KR20220088159A

KR20220088159A - 집적 회로 및 이의 동작 방법

Info

Publication number: KR20220088159A
Application number: KR1020200178914A
Authority: KR
Inventors: 장원석; 김한석; 박재현; 송호빈; 신종신; 정영진
Original assignee: 삼성전자주식회사
Priority date: 2020-12-18
Filing date: 2020-12-18
Publication date: 2022-06-27
Also published as: US11689205B2; US20220200605A1

Abstract

본 개시의 예시적 실시예에 따른 집적 회로에 있어서, 외부 링크(link)를 통해 복수의 송신기 프리셋 설정들 중 m(단, m은 1 이상의 정수)번째 송신기 프리셋 설정에 기반된 제1 데이터 신호를 수신하고, 상기 제1 데이터 신호를 등화하고, 샘플링하도록 구성된 수신기, 상기 수신기에 관한 복수의 파라미터들의 값들로 구성된 복수의 조합들을 포함하는 수신기 세팅(setting) 테이블 및 상기 수신기 세팅 테이블을 참조하여 상기 복수의 조합들을 순차적으로 선택하고, 선택된 조합으로 상기 복수의 파라미터들을 설정하도록 구성된 수신기 제어 회로를 포함하고, 상기 수신기 제어 회로는, 상기 복수의 파라미터들이 상기 복수의 조합들로 순차적으로 설정됨에 따라 상기 수신기로부터 출력되는 복수의 제2 데이터 신호들의 아이 오프닝 스펙들을 기반으로 상기 복수의 조합들 중 상기 m번째 송신기 프리셋 설정에 맵핑되는 조합을 선택하는 것을 특징으로 한다.

Description

집적 회로 및 이의 동작 방법{AN INTEGRATED CIRCUIT AND AN OPERATION METHOD THEREOF}

본 개시의 기술적 사상은 집적 회로에 관한 것으로, 링크 등화(Link Equalization) 과정 중에서 수신 측에서의 링크 적응(adaptation) 동작을 수행하는 집적 회로 및 이의 동작 방법에 관한 발명이다.

전자 시스템에 포함된 집적 회로들 간 링크를 통한 통신 동작 또는, 집적 회로 내의 링크를 통한 통신 동작에서는 채널의 대역폭에 의해 통신 성능이 제한될 수 있다. 일 예로, 집적 회로들 간의 고성능 링크를 통해 전송되는 신호들은 많은 영향들에 의해 열화될 수 있다. 영향들은 신호들의 펄스-응답 크기를 줄이는 감쇠, 신호들의 펄스-응답 너비를 넓히는 분산, 펄스-응답 후에 리플이 발생하는 반사를 포함할 수 있다. 위의 영향들은 전자 시스템의 동작 환경(예를 들면, PVT(Process, Voltage, Temperatur) 조건)에 따라 각각 정도가 달라질 수 있는 바, 동작 환경을 고려하여 최적의 통신이 가능하도록 통신 전에 전자 시스템은 링크 등화 동작을 수행할 수 있다. 링크 등화 동작은 송신 측 집적 회로에서의 최적의 송신기 프리셋(Transmitter Preset)을 찾는 동작을 포함할 수 있다.

한편, 전자 시스템의 속도가 빨라짐에 따라 링크의 심볼간 간섭(InterSymbol Interference)가 커져 송신기 프리셋을 최적으로 설정하는 기존의 방법만으로는 좋은 통신 성능을 보장하기 어려워졌다.

본 개시의 기술적 사상이 해결하려는 과제는 전자 시스템의 집적 회로들 간 또는 집적 회로 내의 통신을 위한 링크 등화 동작에서 TX 프리셋과 함께 수신 측의 파라미터들의 최적의 값들의 조합을 찾음으로써 개선된 통신 성능을 보장할 수 있는 집적 회로 및 이의 동작 방법을 제공하는 데에 있다.

본 개시의 예시적 실시예에 따른 집적 회로에 있어서, 외부 링크를 통해 복수의 송신기 프리셋 설정들 각각에 기반된 복수의 제1 데이터 신호들을 순차적으로 수신하고, 이를 등화 및 샘플링하여 복수의 제2 데이터 신호들을 출력하도록 구성된 수신기, 상기 수신기에 관한 복수의 파라미터들의 값들로 구성된 복수의 조합들을 포함하는 수신기 세팅 테이블, 상기 수신기 세팅 테이블을 참조하여 상기 복수의 조합들을 순차적으로 선택하고, 선택된 조합으로 복수의 파라미터들을 설정하고, 상기 복수의 제2 데이터 신호들의 아이 오프닝 스펙들을 확인하기 위한 위상 코드를 생성하여 상기 수신기에 제공하도록 구성된 수신기 제어 회로를 포함하고, 상기 수신기 제어 회로는, 상기 위상 코드의 값을 변경하고, 변경된 상기 위상 코드의 값에 따른 제1 비트 에러 레이트를 타겟 비트 에러 레이트와 비교하여, 비교 결과를 기반으로 상기 복수의 제2 데이터 신호들의 아이 오프닝 스펙들을 생성하도록 구성된 것을 특징으로 한다.

본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법은, 외부로부터 복수의 송신기 프리셋 설정들 중 m(단, m은 1 이상의 정수)번째 송신기 프리셋 설정에 기반된 제1 데이터 신호를 수신기를 통해 수신하는 단계, 상기 수신기에 관한 복수의 파라미터들의 값들로 구성된 복수의 조합들을 순차적으로 선택하여 선택된 조합으로 상기 복수의 파라미터들을 설정하는 단계, 상기 수신기를 통해 상기 제1 데이터 신호로부터 생성된 복수의 제2 데이터 신호들의 아이 오프닝 스펙들을 위상 코드를 이용해 비트 에러 레이트를 기반으로 모니터링하는 단계 및 상기 모니터링 결과를 기반으로 상기 복수의 조합들 중 상기 m번째 송신기 프리셋 설정에 맵핑되는 조합을 선택하는 단계를 포함하는 것을 특징으로 한다.

본 개시의 예시적 실시예에 따른 집적 회로는 링크 등화 동작에서 수신 측의 복수의 파라미터들을 선별된 조합들에 따라 스위핑하여 수신된 데이터 신호에 대한 아이 패턴을 분석함으로써 빠른 시간 내에 정확한 링크 등화 동작을 수행할 수 있고, 그 결과 다른 집적 회로와의 통신 성능을 향상시킬 수 있다.

또한, 본 개시의 예시적 실시예에 따른 집적 회로는 링크 등화 동작에서 아이 패턴을 분석할 때에 비트 에러 레이트를 이용함으로써 아이 패턴의 상태를 정밀하게 확인함으로써 링크 등화에 반영할 수 있고, 그 결과 다른 직접 회로와의 통신 성능을 향상시킬 수 있다.

본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.

도 1은 본 개시의 예시적 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 설명하기 위한 순서도이다.
도 3은 도 1의 수신기의 예시적 실시예를 나타내는 블록도이다.
도 4a 및 도 4b는 도 1의 수신기 세팅 테이블을 나타내는 테이블도이다.
도 5a 내지 도 5c는 본 개시의 예시적 실시예에 따른 집적 회로의 동작을 설명하기 위한 도면이다.
도 6a 내지 도 6c는 본 개시의 예시적 실시예에 따른 집적 회로의 동작을 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 개시의 예시적 실시예들이 적용되었을 때에, 상태가 좋고 나쁨을 구분할 수 있는 제1 내지 제4 아이 패턴들의 예시를 나타내는 도면이다.
도 8은 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 설명하기 위한 순서도이다.
도 9는 본 개시의 예시적 실시예에 따른 집적 회로의 일측 너비를 측정하는 방법을 구체적으로 설명하기 위한 도면이다.
도 10은 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 설명하기 위한 순서도이다.
도 11은 도 10에서의 예상 절편 값들을 측정하는 방법을 구체적으로 설명하기 위한 도면이다.
도 12는 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 설명하기 위한 순서도이다.
도 13은 도 12에서의 예상 절편 값들을 측정하는 방법을 구체적으로 설명하기 위한 도면이다.
도 14는 본 개시의 예시적 실시예에 따른 집적 회로의 아이 패턴의 샘플링 포인트를 조정하는 동작을 설명하기 위한 순서도이다.
도 15는 본 개시의 예시적 실시예에 따른 집적 회로를 나타내는 블록도이다.
도 16은 본 개시의 예시적 실시예에 따른 집적 회로를 나타내는 블록도이다.
도 17은 본 개시의 예시적 실시예들이 적용된 시스템을 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.

도 1은 본 개시의 예시적 실시예에 따른 전자 시스템(1)을 개략적으로 나타내는 블록도이다. 전자 시스템(1)은 시그널링 시스템으로 지칭될 수 있다.

도 1을 참조하면, 전자 시스템(1)은 제1 집적 회로(10), 제2 집적 회로(100), 제1 및 제2 링크들(20, 30)을 포함할 수 있다. 이하에서는, 서술의 편의를 위하여 제1 집적 회로(10)는 프리 엠퍼사이징(pre-emphasizing) 송신기이고, 제2 집적 회로(100)는 이퀄라이징(equalizing) 수신기인 것을 중심으로 서술한다. 다만, 제1 집적 회로(10)는 후술될 제2 집적 회로(100)의 실시예들이 적용된 수신기로 동작할 수 있으며, 제2 집적 회로(100)는 후술될 제1 집적 회로(10)의 실시예들이 적용된 송신기로 동작할 수 있다. 또한, 제1 및 제2 링크들(20, 30)은 각각 제1 및 제2 채널들로 지칭될 수 있다.

제1 집적 회로(10)는 드라이버 회로(12) 및 송신기 제어 회로(14)를 포함할 수 있다. 드라이버 회로(12)는 제1 링크(20)에 의한 감쇠 등의 영향을 고려하여 입력된 데이터(DATA)를 사전 강조(pre-emphasizing)하여 제1 데이터 신호(DS_1)로서 출력할 수 있다. 송신기 제어 회로(14)는 전력 증폭기(12)의 복수의 프리셋 설정들 중 어느 하나를 선택하고, 선택된 프리셋 설정을 기반으로 전력 증폭기(12)의 사전 강조 동작을 제어할 수 있다. 일 예로, 드라이버 회로(12)는 메인 드라이버(미도시) 및 복수의 서브 드라이버들(미도시)을 포함할 수 있다. 메인 드라이버(미도시)는 메인 신호를 출력하고, 복수의 서브 드라이버들(미도시)은 제1 링크(20)의 감쇠 정도를 고려하여 메인 신호의 성분들(component) 중 일부 또는 전부를 선택적, 집중적으로 강조하여 서브 신호들을 생성할 수 있다. 드라이버 회로(12)는 메인 신호와 서브 신호들을 합성하여 제1 데이터 신호(DS_1)로서 출력할 수 있다.

예시적 실시예로, 송신기 제어 회로(14)는 제1 집적 회로(10)와 제2 집적 회로(100) 간의 링크 등화 과정에서 복수의 송신기 프리셋 설정들을 하나씩 순차적으로 선택하여 선택한 프리셋 설정에 따라 드라이버 회로(12)를 제어할 수 있다. 드라이버 회로(12)는 복수의 송신기 프리셋 설정들 각각에 기반된 복수의 제1 데이터 신호들(DS_1)을 순차적으로 제2 집적 회로(100)에 제1 링크(20)를 통해 송신할 수 있다.

예시적 실시예로, 제2 집적 회로(100)는 제1 링크(20)를 통해 수신한 제1 데이터 신호들(DS_1)에 대하여 본 개시의 기술적 사상에 기반된 적응 동작을 수행한 결과를 나타내는 피드백 신호를 제2 링크(30)를 통해 송신기 제어 회로(14)에 제공할 수 있다. 일부 실시예에 있어서, 제1 링크(20)는 하이-스피드 신호 경로이고, 제2 링크(30)는 로우-스피드 신호 경로일 수 있다. 송신기 제어 회로(14)는 제2 링크(30)를 통해 수신한 신호를 기반으로 복수의 송신기 프리셋 설정들 중 어느 하나를 선택하여 링크 등화 동작을 완료할 수 있다. 이하에서, 전자 시스템(1)은 PCIe(Peripheral Component Interconnect express) 인터커넥션(interconnection) 방식이 적용된 것으로, 링크 등화 동작은 PCIe 표준 스펙 상에 정의된 복구 상태(recovery state)에서 수행되는 것을 전제한다. 다만, 이하 서술될 본 개시의 기술적 사상은 다른 인터커넥션 방식에서도 충분히 적용될 수 있음은 분명하다.

예시적 실시예로, 제2 집적 회로(100)는 수신기(110), 아이 오프닝 모니터(120), 수신기 제어 회로(130), 수신기 세팅 테이블(140) 및 컨트롤러(150)를 포함할 수 있다. 수신기(110)는 링크 등화 동작 중에 복수의 송신기 프리셋 설정들 중 어느 하나(예를 들면, m(단, m은 1 이상의 정수)번째 프리셋 설정)에 기반된 제1 데이터 신호(DS_1)를 제1 링크(20)를 통해 수신할 수 있다. 수신기(110)는 기 설정된 복수의 파라미터들을 기반으로 제1 데이터 신호(DS_1)를 등화하고, 샘플링하여 제2 데이터 신호(DS_2)를 아이 오프닝 모니터(120)에 제공할 수 있다. 복수의 파라미터들은 제1 데이터 신호(DS_1)에 관한 등화 및 샘플링 동작을 위한 것으로, 수신기 제어 회로(130)에 의해 값이 다양하게 설정될 수 있다. 일 예로, 제1 링크(20)가 로우 패스 필터의 특성을 가질 때에, 수신기(110)는 제1 데이터 신호(DS_1)의 고주파 대역의 성분을 강화할 수 있다. 예시적 실시예로, 아이 오프닝 모니터(120)는 제2 데이터 신호(DS_2)의 아이 패턴을 나타내는 신호를 생성하여 수신기 제어 회로(130)에 제공할 수 있다. 수신기 제어 회로(130)는 제2 데이터 신호(DS_2)의 아이 패턴을 확인하기 위해 수신기(110)에 값이 변경되는 위상 코드를 제공할 수 있다. 이에 대한 구체적인 내용은 후술한다.

예시적 실시예로, 수신기 세팅 테이블(140)은 복수의 파라미터들의 값들로 구성된 복수의 조합들을 포함할 수 있다. 복수의 조합들은 기계 학습 등을 통해 미리 선별된 것으로 제2 집적 회로(100)가 지원 가능한 복수의 규격들 별로 분류될 수 있다. 수신기 세팅 테이블(140)은 제2 집적 회로(100) 내의 비휘발성 메모리(미도시)에 저장되거나, 제2 집적 회로(100) 내의 휘발성 메모리(미도시)에 로드될 수 있다.

예시적 실시예로, 수신기 제어 회로(130)는 수신기 세팅 테이블(140)을 참조하여 복수의 파라미터들이 복수의 조합들 각각에 대응하는 값들로 순차적으로 설정되도록 수신기(110)를 제어할 수 있다. 이에, 수신기(110)는 제1 데이터 신호(DS_1)를 복수의 조합들 각각에 부합하는 등화 및 샘플링 동작을 수행하여 복수의 조합들의 개수만큼의 제2 데이터 신호들(DS_2)을 출력할 수 있다. 아이 오프닝 모니터(120)는 제2 데이터 신호들(DS_2)의 아이 패턴들을 나타내는 신호들을 생성하여 수신기 제어 회로(130)에 제공할 수 있다.

예시적 실시예로, 수신기 제어 회로(130)는 제2 데이터 신호들(DS_2)의 아이 오프닝 스펙들을 기반으로 복수의 조합들 중 m번째 송신기 프리셋 설정에 맵핑되는 조합을 선택할 수 있다. 아이 오프닝 스펙은 데이터 신호의 아이 패턴에서 타이밍 마진 또는 전압 마진을 소정의 수치로 나타낸 것일 수 있다. 예시적 실시예로, 아이 오프닝 스펙은 수신기 제어 회로(130)에서 수신기(110)에 제공하는 위상 코드의 값을 기반으로 아이 오프닝 스펙이 표현될 수 있다. 수신기 제어 회로(130)는 비트 에러 레이트(Bit Error Rate)를 기반으로 아이 오프닝 스펙들을 분석함으로써, 위상 코드를 기반으로 구별하기 어려운 아이 오프닝 스펙들의 상태(condition)들의 좋고, 나쁨을 판별할 수 있다. 이에 대한 구체적인 내용은 후술한다. 수신기 제어 회로(130)는 컨트롤러(150)에 m번째 송신기 프리셋 설정에 맵핑된 조합에 대응하는 아이 오프닝 스펙에 관한 신호를 제공할 수 있다.

이후, 제2 집적 회로(100)는 다음 송신기 프리셋 설정(예를 들면, m+1번째 송신기 프리셋 설정)에 기반된 제1 데이터 신호(DS_1)를 제1 집적 회로(10)로부터 수신할 수 있으며, 수신기 제어 회로(130)는 전술한 복수의 파라미터들의 스윕 동작을 재수행하여 복수의 조합들 중 m+1번째 송신기 프리셋 설정에 맵핑되는 조합을 선택할 수 있다. 수신기 제어 회로(130)는 m+1번째 송신기 프리셋 설정에 맵핑된 조합에 대응하는 아이 오프닝 스펙에 관한 신호를 제공할 수 있다.

위와 같은 방식으로 수신기 제어 회로(130)는 복수의 프리셋 설정들 각각에 맵핑되는 조합들에 관한 아이 오프닝 스펙들에 관한 신호들을 컨트롤러(150)에 제공할 수 있다. 컨트롤러(150)는 수신된 신호들을 기반으로 아이 오프닝 스펙이 가장 좋은 복수의 송신기 프리셋 설정들과 복수의 조합들 간의 최적의 쌍에 포함된 송신기 프리셋 설정을 나타내는 피드백 신호를 생성하여 제2 링크(30)를 통해 제1 집적 회로(10)에 제공할 수 있다.

송신기 제어 회로(14)는 피드백 신호를 기반으로 복수의 프리셋 설정들 중 최적의 쌍에서의 송신기 프리셋 설정을 선택하고, 수신기 제어 회로(130)는 복수의 조합들 중 최적의 쌍에서의 조합을 선택함으로써 링크 등화 동작을 완료할 수 있다.

한편, 수신기(110), 아이 오프닝 모니터(120), 수신기 제어 회로(130) 및 수신기 세팅 테이블(140)은 물리적 계층(Physical Layer)에서의 물리매체 접속부(Physical Medium Attachment; PMA)로 구현될 수 있으며, 컨트롤러(150)는 상위 계층인 데이터 링크 계층(Data Link Layer)로 구현될 수 있다. 수신기(110), 아이 오프닝 모니터(120), 수신기 제어 회로(130) 및 수신기 세팅 테이블(140)은 하드웨어로 구현되거나, 소프트웨어로 구현될 수 있으며, 더 나아가, 하드웨어/소프트웨어의 혼합으로도 구현될 수 있다. 일부 실시예에 있어서, 컨트롤러(150)는 물리매체 접속부(PMA)를 제어 또는 실행할 수 있다.

본 개시의 예시적 실시예에 따른 제2 집적 회로(100)는 링크 등화 동작에서 수신기(110)의 복수의 파라미터들의 값들로 구성된 복수의 조합들을 스위핑하여 최적의 송신기 프리셋 설정과 조합 쌍을 찾음으로써 제1 링크(20)에 대한 정확한 적응이 가능한 동시에 선별된 복수의 조합들만을 스위핑함으로써 표준에서 명시된 시간을 준수할 수 있다.

도 2는 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 설명하기 위한 순서도이다.

도 2를 참조하면, 단계 S100에서 집적 회로는 m(단, m은 1 이상의 정수)번째 송신기 프리셋 설정에 기반된 데이터 신호를 수신할 수 있다. 한편, m은 초기에 '1'로 설정될 수 있다. 단계 S110에서 집적 회로는 수신된 데이터 신호에 대한 등화 또는 샘플링 동작에 관련된 복수의 파라미터들을 n(단, n은 1 이상의 정수)번째 조합에 부합하는 값을 갖도록 설정할 수 있다. 한편, n은 초기에 '1'로 설정될 수 있다. 단계 S120에서 집적 회로는 n번째 조합의 값을 갖는 복수의 파라미터들에 따라 등화되고, 샘플링된 데이터 신호의 아이 오프닝 스펙을 모니터링할 수 있다. 즉, 집적 회로는 데이터 신호의 n번째 아이 패턴에 대한 아이 오프닝 스펙을 모니터링할 수 있다. 단계 S130에서 집적 회로는 'n'이 제1 기준 개수(RN1)에 도달하였는지 여부를 판별할 수 있다. 제1 기준 개수(RN1)는 복수의 파라미터들에 관한 복수의 조합들의 개수에 해당할 수 있다. 즉, 집적 회로는 복수의 조합들을 모두 스위핑하였는지 여부를 단계 S130을 통해 확인할 수 있다. 단계 S130가 'NO'인 때에, 단계 S140에서 'n'을 카운트 업하여 단계 S110을 후속할 수 있다. 단계 S130가 'YES'인 때에, 단계 S150을 후속하여 집적 회로는 복수의 조합들 중 m번째 송신기 프리셋 설정에 맵핑되는 조합을 선택할 수 있다. 예시적 실시예로, 집적 회로는 제1 기준 개수(RN1)에 해당하는 아이 패턴들에 대한 아이 오프닝 스펙들을 확인하고, 그 중에서 가장 좋은 아이 오프닝 스펙에 대응하는 조합을 m번째 송신기 프리셋 설정에 맵핑할 수 있다. 단계 S160에서 집적 회로는 'm'이 제2 기준 개수(RN2)에 도달하였는지 여부를 판별할 수 있다. 제2 기준 개수(RN2)는 복수의 송신기 프리셋 설정들의 개수에 해당할 수 있다. 즉, 집적 회로는 복수의 송신기 프리셋 설정들에 따른 데이터 신호들을 모두 수신하여 수신 측에서의 링크 적응 동작을 모두 수행하였는지 여부를 단계 S160을 통해 확인할 수 있다. 단계 S160이 'NO'인 때에, 단계 S170에서 집적 회로는 'm'을 카운트 업하여 단계 S100를 후속할 수 있다. 단계 S160이 'YES'인 때에, 단계 S180에서 집적 회로는 복수의 송신기 프리셋 설정들에 각각 맵핑된 조합들의 아이 오프닝 스펙들을 확인하여 최적의 송신기 프리셋 설정과 조합 쌍을 선택할 수 있다.

도 3은 도 1의 수신기(110)의 예시적 실시예를 나타내는 블록도이다.

도 3을 참조하면, 수신기(110')는 패시브 등화기(111), 연속 시간 선형 등화기(112, Continuous Time Linear Equalizer; CTLE), 가변 이득 증폭기(113, Variable Gain Amplifier; VGA), 결정 피드백 등화기(114, Decision Feedback Equalizer; DFE), 클록/데이터 복원 회로(115) 및 디시리얼라이져(116)를 포함할 수 있다. 패시브 등화기(111)는 제1 파라미터(PM1)를 기반으로 동작하고, 연속 시간 선형 등화기(112)는 제2 파라미터(PM2)를 기반으로 동작하고, 가변 이득 증폭기(113)는 제3 파라미터(PM3)를 기반으로 동작하고, 결정 피드백 등화기(114)는 제4 파라미터(PM4)를 기반으로 동작하며, 클록/데이터 복원 회로(115)는 제5 파라미터(PM5)를 기반으로 동작할 수 있다.

먼저, 제1 데이터 신호(DS_1)는 패시브 등화기(111) 및 연속 시간 선형 등화기(112)를 통과하여 고주파 대역의 성분이 강화될 수 있다. 이후, 제1 데이터 신호(DS_1)는 가변 이득 증폭기(113)를 통해 이득이 조정되어 심볼 간 간섭의 크기가 조정될 수 있다. 이후, 제1 데이터 신호(DS_1)는 클록/데이터 복원 회로(115)에 입력되고, 클록/데이터 복원 회로(115)는 제1 데이터 신호(DS_1)를 샘플링하기 위한 I(Inphase)-클록 신호, Q(Quadrature)-클록 신호 및 에러 클록 신호를 생성할 수 있다. 예시적 실시예로, 클록/데이터 복원 회로(115)는 I-위상 보간기(115_1), Q-위상 보간기(115_2) 및 에러 위상 보간기(115_3)를 포함할 수 있다. I-위상 보간기(115_1)는 외부로부터 I-위상 코드(P_Code_I)를 수신하여 I-위상 코드(P_Code_I)에 부합하는 위상을 갖는 I-클록 신호를 생성하고, Q-위상 보간기(115_2)는 I-위상 코드(P_Code_I)와 제5 파라미터(PM5)에 따른 값 차이를 갖는 Q-위상 코드(P_Code_Q)를 수신하여 Q-위상 코드(P_Code_Q)에 부합하는 위상을 갖는 Q-클록 신호를 생성할 수 있다. 또한, 에러-위상 보간기(115_3)는 외부로부터 에러 위상 코드(P_Code_ER)를 수신하여 에러 위상 코드(P_Code_ER)에 부합하는 위상을 갖는 에러 클록 신호를 생성할 수 있다. 한편, 에러 클록 신호는 제1 데이터 신호(DS_1)의 아이 패턴을 확인하기 위해 위상이 단계적으로 조절되는 신호일 수 있으며, 도 1에서 서술된 위상 코드는 에러 위상 코드(P_Code_ER)일 수 있다. I-클록 신호 및 Q-클록 신호는 제1 데이터 신호(DS_1)의 아이 패턴에서 샘플링 포인트를 찾기 위해 위상이 단계적으로 조절되는 신호일 수 있다. 샘플링 포인트는 데이터 신호의 정확한 값을 샘플링하기 위해 결정된 타이밍을 지칭하는 것이며, 샘플링 포인트는 수신기(110')를 포함하는 집적 회로의 동작 환경에 따라 달라질 수 있다.

결정 피드백 등화기(114)는 제1 데이터 신호(DS_1)를 I-클록 신호로 샘플링하여 샘플링 데이터를 생성하고, 제1 데이터 신호(DS_1)를 에러 클록 신호로 샘플링하여 에러 샘플링 데이터를 생성할 수 있다. 디시리얼라이저(116)는 샘플링 데이터 및 에러 샘플링 데이터를 각각 병렬화하여 등화된 데이터 신호(DS_EQ) 및 에러 데이터 신호(DS_ER)를 출력할 수 있다. 도 1의 제2 데이터 신호(DS_2)는 등화된 데이터 신호(DS_EQ) 및 에러 데이터 신호(DS_ER)를 포함할 수 있다.

도 4a 및 도 4b는 도 1의 수신기 세팅 테이블(140)을 나타내는 테이블도이다.

도 4a를 참조하면, 제1 테이블(TB1)은 복수의 파라미터들의 값들로 구성된 제1 내지 제RN1 조합들(C_1~C_RN1)을 포함할 수 있다. 일 예로, 복수의 파라미터들은 연속 시간 선형 등화기/가변 이득 증폭기의 등화 파라미터(CTLE/VGA EQ Parameter), 연속 시간 선형 등화기/결정 피드백 등화기/가변 이득 증폭기의 전류 파라미터(CTLE/DFE/VGA Current Parameter), 연속 시간 선형 등화기/결정 피드백/가변 이득 증폭기의 로드 파라미터 및 클록/데이터 복원 회로의 클록 위상 파라미터(CDR Clock Phase Parameter)를 포함할 수 있다. 제1 조합(C_1)은 복수의 파라미터들이 "V1_1" 값 내지 "V4_1"값을 각각 가지는 것으로 구성될 수 있다. 제2 조합(C_2)은 복수의 파라미터들이 "V1_2"값 내지 "V4_2"값을 각각 가지는 것으로 구성될 수 있다. 제RN1 조합(C_RN1)은 복수의 파라미터들이 "V1_RN1"값 내지 "V4_RN1"값을 각각 가지는 것으로 구성될 수 있다. 위와 같은 방식으로 제3 조합 내지 제(RN1-1) 조합은 복수의 파라미터들의 값들로 구성될 수 있다. 일부 실시예에 있어서, 집적 회로는 링크 등화 동작에서 제1 조합(C_1)에서부터 제RN1 조합(C_RN1)까지 순차적으로 스위핑하여 수신기를 세팅할 수 있다. 예시적 실시예로, 집적 회로는 조합들의 스위핑 방향을 등화 정도가 낮아지는 방향으로 하거나, 또는, 상기 스위핑 방향을 등화 정도가 높아지는 방향으로 할 수 있다.

도 4b를 더 참조하면, 제2 테이블(TB2)에서와 같이 복수의 조합들(C_1a~C_RN1a, C_1b~C_RN1b)은 복수의 규격들(STD_1, STD_2) 별로 분류될 수 있다. 예시적 실시예로, 집적 회로는 제1 및 제2 규격들(STD_1, STD_2)을 지원할 수 있으며, 이에 따라, 제2 테이블(TB2)은 제1 및 제2 규격들(STD_1, STD_2)에서 각각 사용될 수 있는 복수의 조합들(C_1a~C_RN1a, C_1b~C_RN1b)을 포함할 수 있다.

집적 회로는 링크 등화 동작을 시작할 때, 또는, 링크 등화 동작 시작 전에 제1 및 제2 규격들(STD_1, STD_2) 중 선택된 규격에 관한 신호를 수신할 수 있으며, 집적 회로는 선택된 규격에 부합하는 조합들을 이용하여 링크 등화 동작을 수행할 수 있다. 예를 들어, 집적 회로는 제1 규격(SID_1)이 선택된 때에 제1 규격(SID_1)에 대응하는 복수의 조합들(C_1a~C_RN1a)을 스위핑하여 링크 등화 동작을 수행할 수 있고, 제2 규격(SID_2)이 선택된 때에 제2 규격(SID_2)에 대응하는 복수의 조합들(C_1b~C_RN1b)을 스위핑하여 링크 등화 동작을 수행할 수 있다.

다만, 도 4a 및 도 4b는 예시적인 실시예에 불과한 바, 이에 국한되지 않고, 수신기 세팅 테이블은 더 다양한 복수의 파라미터들의 값들로 구성된 다양한 조합들을 포함할 수 있고, 이러한 조합들은 더 많은 규격들로 각각 분류될 수 있다.

도 5a 내지 도 5c, 도 6a 내지 도 6c는 본 개시의 예시적 실시예에 따른 집적 회로(100a, 100b)의 동작을 설명하기 위한 도면이다. 도 5a 내지 도 5c, 도 6a 내지 도 6c에서는 집적 회로(100a)는 m번째 송신기 프리셋 설정에 기반된 제1 데이터 신호(DS_1m)를 수신하고, 수신기 제어 회로(130')는 수신기 세팅 테이블(140')에 n번째 조합을 요청(Req_C_n)하여 수신된 n번째 조합(C_n)으로 복수의 파라미터들(PM1n~PM5n)을 설정한 것을 전제한다. 이하에서는, 도 3과 중복되는 내용은 생략한다.

도 5a를 참조하면, 제1 데이터 신호(DS_1m)는 패시브 등화기(111'), 연속 시간 선형 등화기(112'), 가변 이득 증폭기(113'), 결정 피드백 등화기(114') 및 디시리얼라이져(116')를 통과하여 등화된 데이터 신호(DS_EQmn) 및 에러 데이터 신호(DS_ERmn)로 출력될 수 있다. 구체적으로, 수신기 제어 회로(130')는 클록/데이터 복원 회로(115)에 포함된 에러 위상 보간기(115_3')에 값이 변경되는 에러 위상 코드(P_Code_ER)를 제공할 수 있다. 클록/데이터 복원 회로(115')는 에러 위상 코드(P_Code_ER)를 기반으로 위상이 변경되는 에러 클록 신호(CLK_ER)를 결정 피드백 등화기(114')에 제공할 수 있다. 또한, 클록/데이터 복원 회로(115')는 제5 파라미터(PM5n)에 부합하는 위상 차를 갖는 I- 클록 신호 및 Q-클록 신호를 포함하는 클록 신호(CLK)를 결정 피드백 등화기(114')에 제공할 수 있다.

아이 오프닝 모니터(120')는 등화된 데이터 신호(DS_EQmn)와 에러 데이터 신호(DS_ERmn) 간의 소정의 연산(예를 들면, XOR 연산)을 수행하여 에러 카운트 신호(ER_CT)를 생성하고, 수신기 제어 회로(130')에 제공할 수 있다. 수신기 제어 회로(130')는 에러 카운트 신호(ER_CT)를 기반으로 등화된 데이터 신호(DS_EQmn), 즉, 제2 데이터 신호에 대한 아이 오프닝 스펙을 확인할 수 있다.

도 5b를 참조하면, 수신기 제어 회로(130')는 하나의 단위 구간(Unit Interval, UI)동안 에러 위상 코드(P_Code_ER[p])를 [1] 내지 [16] 값으로 변경할 수 있으며, 수신기 제어 회로(130')는 값을 변경함에 따라 생성되는 에러 카운트 신호(ER_CT)를 기반으로 등화된 데이터 신호(DS_EQmn)의 아이 패턴의 너비(W1)를 확인할 수 있다. 구체적으로, 수신기 제어 회로(130')는 에러 카운트 신호(ER_CT)의 값의 변경되는 지점에서의 에러 위상 코드(P_Code_ER[p])를 확인하여 이를 기반으로 너비(W1)를 확인할 수 있다. 그 결과, 수신기 제어 회로(130')는 등화된 데이터 신호(DS_EQmn)의 아이 패턴의 너비(W1)는 [4]와 [13] 간의 값 차이에 대응함을 알 수 있다.

도 5c를 더 참조하면, 수신기 제어 회로(130')는 하나의 단위 구간(Unit Interval, UI)동안 에러 위상 코드(P_Code_ER[p])를 [1] 내지 [16] 값으로 변경할 수 있으며, 수신기 제어 회로(130')는 값을 변경함에 따라 생성되는 에러 카운트 신호(ER_CT)를 기반으로 등화된 데이터 신호(DS_EQmn)의 아이 패턴의 너비(W2)를 확인할 수 있다. 즉, 수신기 제어 회로(130')는 등화된 데이터 신호(DS_EQmn)의 아이 패턴의 너비(W2)는 [5]와 [12]간의 값 차이에 대응함을 알 수 있다.

도 6a를 참조하면, 도 5a와 비교하여 수신기 제어 회로(130')는 에러 위상 코드(P_Code_ER) 대신에 레벨이 변경되는 기준 전압(Vref)을 제공할 수 있다.

도 6b를 더 참조하면, 수신기 제어 회로(130')는 기준 전압(Vref[q])을 [1] 내지 [8] 레벨로 변경할 수 있으며, 수신기 제어 회로(130')는 레벨을 변경함에 따라 생성되는 에러 카운트 신호(ER_CT)를 기반으로 등화된 데이터 신호(DS_EQmn)의 아이 패턴의 높이(H1)를 확인할 수 있다. 구체적으로, 수신기 제어 회로(130')는 에러 카운트 신호(ER_CT)의 값의 변경되는 지점에서의 기준 전압(Vref[q])를 확인하여 이를 기반으로 높이(H1)를 확인할 수 있다. 그 결과, 수신기 제어 회로(130')는 등화된 데이터 신호(DS_EQmn)의 아이 패턴의 높이(H1)는 [2]와 [7]간의 레벨 차이에 대응함을 알 수 있다.

도 6c를 더 참조하면, 수신기 제어 회로(130')는 기준 전압(Vref[q])을 [1] 내지 [8] 레벨로 변경할 수 있으며, 수신기 제어 회로(130')는 레벨을 변경함에 따라 생성되는 에러 카운트 신호(ER_CT)를 기반으로 등화된 데이터 신호(DS_EQmn)의 아이 패턴의 높이(H2)를 확인할 수 있다. 즉, 수신기 제어 회로(130')는 등화된 데이터 신호(DS_EQmn)의 아이 패턴의 높이(H2)는 [3]와 [6]간의 레벨 차이에 대응함을 알 수 있다.

다만, 도 5a 내지 도 5c, 도 6a 내지 도 6c는 예시적인 실시예에 불과한 바, 수신기 제어 회로(130')는 에러 위상 코드(P_Code_ER) 및 기준 전압(Vref)을 이용하여 아이 패턴의 너비 및 높이를 확인하고, 아이 오프닝 스펙을 결정할 수 있다. 이하, 서술되는 본 개시의 실시예들은 도 5a 내지 도 5c의 서술된 방법으로 아이 패턴의 너비를 확인하는 것을 중심으로 서술하나, 이에 국한되지 않고, 본 개시의 실시예들은 도 6a 내지 도 6c의 실시예에 적용되고, 도 5a 내지 도 6c가 통합된 실시예에서도 적용될 수 있음은 분명하다.

도 7a 및 도 7b는 본 개시의 예시적 실시예들이 적용되었을 때에, 상태가 좋고 나쁨을 구분할 수 있는 제1 내지 제4 아이 패턴들(E1~E4)의 예시를 나타내는 도면이다. 참고로, 도 7a에서는 제1 및 제2 아이 패턴들(E1, E2)의 좌측만이 도시되었다.

도 7a를 참조하면, 제1 케이스(Case1)에서의 제1 아이 패턴(E1)과 제2 케이스(Case2)에서의 제2 아이 패턴(E2)은 에러 위상 코드를 기반으로 너비를 확인하였을 때, 동일한 너비를 갖는 것으로 확인될 수 있다. 실제로는 제1 아이 패턴(E1)의 너비는 제2 아이 패턴(E2)의 너비보다 넓기 때문에 제1 아이 패턴(E1)이 제2 아이 패턴(E2)보다 더 좋은 상태이나 에러 위상 코드만을 기반으로 너비를 확인하였을 때 이를 구별하기 어렵다.

도 7b를 더 참조하면, 제3 케이스(Case3)에서의 제3 아이 패턴(E3)의 너비(W)는 제4 케이스(Case4)에서의 제4 아이 패턴(E4)의 너비(W)는 동일하며, 제3 아이 패턴(E3)의 샘플링 포인트(SP1)는 좌측으로 치우치고, 제4 아이 패턴(E4)의 샘플링 포인트(SP2)는 우측으로 치우친 상태이다. 이 때, 단순히 너비만을 기반으로 제3 아이 패턴(E3)과 제4 아이 패턴(E4)의 상태의 좋고, 나쁨을 구분하기 어렵다.

본 개시의 예시적 실시예에 따른 집적 회로는, 제1 및 제2 케이스들(Case1, Case2)에서 에러 위상 코드를 기반으로 아이 패턴(E1, E2)의 너비를 확인하는 것과 더불어 아이 패턴(E1, E2)에 너비의 시작 지점에 대응하는 [r] 값에서의 비트 에러 레이트를 기반으로 아이 패턴들(E1, E2)의 상태들 간의 좋고, 나쁨을 판별할 수 있다. 일 예로, 제1 아이 패턴(E1)은 에러 위상 코드가 [r] 값을 가질 때에 측정되는 비트 에러 레이트는 제2 아이 패턴(E2)의 경우보다 작을 수 있는 바, 집적 회로는 제1 아이 패턴(E1)의 상태가 제2 아이 패턴(E2)의 상태보다 더 좋은 것으로 판별할 수 있다.

또한, 본 개시의 예시적 실시예에 따른 집적 회로는, 제3 및 제4 케이스들(Case3, Case4)에서 에러 위상 코드를 기반으로 아이 패턴(E3, E4)의 너비를 확인하는 것과 더불어 아이 패턴(E3, E4)의 샘플링 포인트(SP1, SP2)를 중심으로 각각 나뉜 좌측 너비(W_L1, W_L2)와 우측 너비(W_R1, W_R2)를 개별적으로 측정하여 보다 나쁜(worse) 일측 너비들을 상호 비교함으로써 아이 패턴(E3, E4)의 상태의 좋고, 나쁨을 판별할 수 있다. 이는, 아이 패턴의 상태의 좋고, 나쁨은 전체의 너비보다는 보다 더 나쁜 일측 너비에 크게 의존하는 경향을 고려한 것이다.

예를 들어, 제3 아이 패턴(E3)의 샘플링 포인트(SP1)는 좌측으로 치우쳐 있어 좌측 너비(W_L1)는 우측 너비(W_R1)보다 짧고, 제4 아이 패턴(E4)의 샘플링 포인트(SP2)은 우측으로 치우쳐 있어 우측 너비(W_R2)는 좌측 너비(W_L2)보다 짧을 수 있다. 집적 회로는, 제3 아이 패턴(E3)의 보다 나쁜 일측 너비인 좌측 너비(W_L1)와 제4 아이 패턴(E4)의 보다 나쁜 일측 너비인 우측 너비(W_R2)를 비교하여 아이 패턴들(E3, E4)의 상태들 간의 좋고, 나쁨을 구분할 수 있다. 예를 들어, 제4 아이 패턴(E4)의 우측 너비(W_R2)가 제3 아이 패턴(E3)의 좌측 너비(W_L1)보다 긴 때에, 집적 회로는 제4 아이 패턴(E4)의 상태가 제3 아이 패턴(E3)의 상태보다 더 좋은 것으로 판별할 수 있다.

도 8은 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 설명하기 위한 순서도이다.

도 8을 참조하면, 도 2의 단계 S110에 후속하여 단계 S121a에서 집적 회로는 데이터 신호의 n번째 아이 패턴의 샘플링 포인트를 중심으로 나뉜 좌측 너비 및 우측 너비를 측정할 수 있다. 예시적 실시예로, 집적 회로는 소정의 타겟 비트 에러 레이트와 가장 근접하게 측정되는 에러 위상 코드의 값들을 찾아 좌측 너비 및 우측 너비를 측정할 수 있다. 구체적으로, 집적 회로는 수신기로 입력되는 에러 위상 코드에 대하여 샘플링 포인트에 대응하는 에러 위상 코드의 값을 시작 값으로 하여 에러 위상 코드의 값을 일방향으로 변경시킴에 따라 수신기로부터 출력되는 데이터 신호들의 비트 에러 레이트를 측정하고, 타겟 비트 에러 레이트와 가장 근접하게 측정되는 에러 위상 코드의 마지막 값을 찾아 시작 값과 마지막 값의 차이를 좌측 너비로서 측정할 수 있다. 또한, 집적 회로는 상기 시작 값으로부터 에러 위상 코드의 값을 타방향으로 변경시킴에 따라 수신기로부터 출력되는 데이터 신호들의 비트 에러 레이트를 각각 측정하고, 타겟 비트 에러 레이트와 가장 근접하게 측정되는 에러 위상 코드의 마지막 값을 찾아 시작 값과 마지막 값의 차이를 우측 너비로서 측정할 수 있다. 예시적 실시예로, 스펙에 명시된 링크 등화 동작의 시간 제약을 고려하여 집적 회로가 좌측 너비 및 우측 너비를 빠르게 측정하도록 바이너리 서치(binary search) 방식이 적용될 수 있고, 타겟 비트 에러 레이트는 표준 스펙에 명시된 목표로 하는 비트 에러 레이트보다 높은 값으로 설정될 수 있다. 타겟 비트 에러 레이트는 표준 스펙에 명시된 링크 등화 동작의 시간에 따라 가변적으로 설정될 수 있다.

단계 S122a에서 집적 회로는 좌측 너비와 우측 너비가 동일한지 여부를 판별할 수 있다. 단계 S122a가 'No'인 때에는, 단계 S123a를 후속하여 집적 회로는 좁은 일측 너비에 대응하는 에러 위상 코드의 값을 이용하여 비트 에러 레이트를 측정할 수 있다. 단계 S124a에서 집적 회로는 좁은 일측 너비 및 이에 대응하는 비트 에러 레이트를 n번째 아이 패턴의 스펙으로 저장할 수 있다. 일부 실시예에서, 집적 회로는 좁은 일측 너비만을 n번째 아이 패턴의 스펙으로 저장할 수 있다. 단계 S122a가 'YES'인 때에, 단계 S125a를 후속하여 집적 회로는 좌우측 너비들에 대응하는 에러 위상 코드의 값들을 이용하여 각각에 대응하는 비트 에러 레이트들을 측정할 수 있다. 단계 S126a에서 집적 회로는 측정된 비트 에러 레이트들 중 높은 비트 에러 레이트와 이에 대응하는 일측 너비를 n번째 아이 패턴의 스펙으로 저장할 수 있다. 일부 실시예에서, 집적 회로는 일측 너비만을 n번째 아이 패턴의 스펙으로 저장할 수 있다.

한편, 예시적 실시예로, 집적 회로는 n+1번째 조합에 따른 데이터 신호의 아이 오프닝 스펙을 모니터링할 때에, n번째 아이 패턴의 스펙을 이용할 수 있다. 예를 들어, 집적 회로는 n+1번째 조합으로 수신기를 설정한 후, n+1번째 아이 패턴의 좌측 너비 및 우측 너비를 측정을 스킵하고, n번째 아이 패턴의 스펙에서의 일측 너비를 이용하여 모니터링 동작을 수행할 수 있다. 집적 회로는 n번째 아이 패턴의 스펙에서의 일측 너비를 이용한 결과 n+1번째 조합에 따른 데이터 신호의 n+1번째 비트 에러 레이트가 n번째 조합에 따른 데이터 신호의 n번째 비트 에러 레이트보다 높은 때에, 다음 n+2번째 조합에 따른 데이터 신호의 아이 오프닝 스펙을 모니터링할 때 지속적으로 이용할 수 있고, n번째 아이 패턴의 스펙이 n+1번째 아이 패턴의 스펙보다 좋은 것으로 판별할 수 있다. 집적 회로는 n+1번째 비트 에러 레이트가 n번째 비트 에러 레이트보다 낮고, 상호 간의 차이가 임계 범위 내인 때에는 다음 n+2번째 조합에 따른 데이터 신호의 아이 오프닝 스펙을 모니터링할 때 지속적으로 이용할 수 있고, n+1번째 아이 패턴의 스펙이 n번째 아이 패턴의 스펙보다 좋은 것으로 판별할 수 있다. 또한, 집적 회로는 n+1번째 비트 에러 레이트가 n번째 비트 에러 레이트보다 낮고, 상호 간의 차이가 임계 범위를 벗어난 때, n+1번째 아이 패턴의 스펙이 n번째 아이 패턴의 스펙보다 좋은 것으로 판별하고, n+1번째 조합에 따른 n+1번째 아이 패턴의 스펙을 바이너리 서치를 기반으로 다시 측정한 후, 다음 n+2번째 조합에 따른 데이터 신호의 아이 오프닝 스펙을 모니터링할 때 n+1번째 아이 패턴의 일측 너비를 이용할 수 있다. 이와 같은 방식으로 집적 회로는 복수의 조합들을 스위핑하여 각 조합들에 따른 복수의 아이 패턴들을 빠르게 모니터링할 수 있다.

도 9는 본 개시의 예시적 실시예에 따른 집적 회로의 일측 너비를 측정하는 방법을 구체적으로 설명하기 위한 도면이다.

도 9를 참조하면, 집적 회로는 아이 패턴의 샘플링 포인트(SP)에 대응하는 에러 위상 코드의 값(P_Code_ER[SP])으로부터 타겟 비트 에러 레이트(BER_target1)와 가장 근접하게 측정되는 에러 위상 코드의 값(P_Code_ER[L])을 찾아 좌측 너비(W_L)를 측정할 수 있다. 또한, 집적 회로는 아이 패턴의 샘플링 포인트(SP)에 대응하는 에러 위상 코드의 값(P_Code_ER[SP])으로부터 타겟 비트 에러 레이트(BER_target1)와 가장 근접하게 측정되는 에러 위상 코드의 값(P_Code_ER[R])을 찾아 우측 너비(W_R)를 측정할 수 있다. 예시적 실시예로, 타겟 비트 에러 레이트(BER_target1)는 집적 회로의 동작 환경에 따라 가변적으로 설정될 수 있다. 한편, 이해의 편의를 위해 에러 위상 코드의 값(P_Code_ER[L], P_Code_ER[R])이 수신기(110', 도 3)에 인가된 때에 출력되는 등화된 데이터 신호(DS_EQ)의 비트 에러 레이트는 타겟 비트 에러 레이트(BER_targe1)와 일치하는 것으로 도시하였으나, 실제로는 상호 일치하지 않을 수 있으며, 이 때의 상호 간의 차이는 에러 위상 코드의 해상도에 의존할 수 있다.

도 10은 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 설명하기 위한 순서도이다. 도 10에서는 집적 회로는 아이 패턴의 좌측 패턴에 대응하는 비트 에러 레이트의 변화량과 아이 패턴의 우측 패턴에 대응하는 비트 에러 레이트의 변화량을 기반으로 보다 더 나쁜 대표 예상 절편 값을 선택하는 실시예가 서술된다. 예를 들어, 소정의 타겟 비트 에러 레이트를 이용하는 때에, 좌측 너비가 우측 너비보다 좁게 측정되는 경우가 있으나, 아이 패턴의 우측 패턴에 대응하는 비트 에러 레이트의 변화량은 아이 패턴의 좌측 패턴에 대응하는 비트 에러 레이트의 변화량보다 커서 아이 패턴의 전체적인 상태가 우측 패턴에 크게 의존하는 경향을 고려한 것이다.

도 10을 참조하면, 도 2의 단계 S110에 후속하여 단계 S121b에서 집적 회로는 n번째 아이 패턴에서 샘플링 포인트를 중심으로 나뉜 좌측 패턴 및 우측 패턴에 대응하는 제1 및 제2 에러 위상 코드의 값을 타겟 비트 에러 레이트를 이용하여 찾을 수 있다. 단계 S122b에서 집적 회로는 제1 에러 위상 코드의 값과 가까운 제3 에러 위상 코드의 값 및 제2 에러 위상 코드의 값과 가까운 제4 에러 위상 코드의 값을 획득할 수 있다. 일 예로, 제3 에러 위상 코드의 값과 제1 에러 위상 코드의 값 간의 차이와 제4 에러 위상 코드의 값과 제2 에러 위상 코드의 값 간의 차이는 미리 약속된 값일 수 있다. 단계 S123b에서 집적 회로는 제1 내지 제4 에러 위상 코드들의 값들을 이용하여 좌측 패턴에 대응하는 제1 예상 절편 값 및 우측 패턴에 대응하는 제2 예상 절편 값을 측정할 수 있다. 한편, 예상 절편 값의 정의 및 이를 측정하는 구체적인 방법은 도 11에서 서술된다. 단계 S124b에서 집적 회로는 제1 예상 절편 값과 제2 예상 절편 값이 동일한지 여부를 판별할 수 있다. 단계 S124b가 'NO'인 때에, 단계 S126b를 후속하여 집적 회로는 작은 예상 절편 값에 대응하는 에러 위상 코드의 값을 이용하여 비트 에러 레이트를 측정할 수 있다. 단계 S126b에서 집적 회로는 작은 예상 절편 값을 대표 예상 절편 값으로 선별하고, 대표 예상 절편 값과 이에 대응하는 비트 에러 레이트를 n번째 아이 패턴의 스펙으로 저장할 수 있다. 일부 실시예에서, 집적 회로는 대표 예상 절편 값만을 n번째 아이 패턴의 스펙으로 저장할 수 있다. 단계 S124b가 'YES'인 때에, 단계 S127b를 후속하여 집적 회로는 제1 및 제2 예상 절편 값들 각각에 대응하는 에러 위상 코드의 값들을 이용하여 비트 에러 레이트들을 측정할 수 있다. 단계 S128b에서 집적 회로는 측정된 비트 에러 레이트들 중 가장 높은 비트 에러 레이트에 대응하는 예상 절편 값을 대표 예상 절편 값으로 선별하고, 대표 예상 절편 값과 이에 대응하는 비트 에러 레이트를 n번째 아이 패턴의 스펙(또는 아이 오프닝 스펙)으로 저장할 수 있다. 일부 실시예에서, 집적 회로는 대표 예상 절편 값만을 n번째 아이 패턴의 스펙으로 저장할 수 있다. 이후, 도 2의 단계 S130이 후속된다.

도 11은 도 10에서의 예상 절편 값들을 측정하는 방법을 구체적으로 설명하기 위한 도면이다.

도 11을 참조하면, 집적 회로는 아이 패턴의 샘플링 포인트(SP)에 대응하는 에러 위상 코드의 값(P_Code_ER[SP])을 시작으로 소정의 값만큼 변경되는 에러 위상 코드를 수신기에 제공함으로써, 복수의 제2 데이터 신호들이 수신기로부터 출력되고, 복수의 제2 데이터 신호들 중 타겟 비트 에러 레이트(BER_target)와 동일 또는 유사한 비트 에러 레이트를 갖는 좌측 패턴이 포함된 제2 데이터 신호에 대응되는 제1 에러 위상 코드의 값(P_Code_ER[L])을 찾을 수 있다. 또한, 집적 회로는 위와 같은 방식으로 타겟 비트 에러 레이트(BER_target)와 동일 또는 유사한 비트 에러 레이트를 갖는 우측 패턴이 포함된 제2 데이터 신호에 대응하는 제2 에러 위상 코드의 값(P_Code_ER[R])을 찾을 수 있다. 즉, 제1 에러 위상 코드의 값(P_Code_ER[L])은 아이 패턴의 좌측 패턴에 대응하고, 제2 에러 위상 코드의 값(P_Code_ER[R])은 아이 패턴의 우측 패턴에 대응될 수 있다.

이후, 집적 회로는 제1 에러 위상 코드의 값(P_Code_ER[L])과 근접한 제3 에러 위상 코드의 값(P_Code_ER[L+1]) 및 제2 에러 위상 코드의 값(P_Code_ER[R])과 근접한 제4 에러 위상 코드의 값(P_Code_ER[R-1])을 획득할 수 있다. 전술한 바와 같이, 예시적 실시예로, 제1 및 제3 에러 위상 코드의 값(P_Code_ER[L], P_Code_ER[L+1])들 간의 차이와 제2 및 제4 에러 위상 코드의 값(P_Code_ER[R], P_Code_ER[R-1])들 간의 차이는 미리 약속될 수 있다.

집적 회로는 제1 에러 위상 코드의 값(P_Code_ER[L])을 수신기에 제공하였을 때에, 수신기로부터 출력된 제2 데이터 신호로부터 측정되는 비트 에러 레이트와 제3 에러 위상 코드의 값(P_Code_ER[L+1])을 수신기에 제공하였을 때에, 수신기로부터 출력된 제2 데이터 신호로부터 측정되는 비트 에러 레이트 간의 제1 변화량을 연산하고, 제1 변화량을 기반으로 제1 예상 절편 값(V1_expected)을 측정할 수 있다. 집적 회로는 제2 에러 위상 코드의 값(P_Code_ER[R])을 수신기에 제공하였을 때에, 수신기로부터 출력된 제2 데이터 신호로부터 측정되는 비트 에러 레이트와 제4 에러 위상 코드의 값(P_Code_ER[R-1])을 수신기에 제공하였을 때에, 수신기로부터 출력된 제2 데이터 신호로부터 측정되는 비트 에러 레이트 간의 제2 변화량을 연산하고, 제2 변화량을 기반으로 제2 예상 절편 값(V2_expected)을 측정할 수 있다. 예시적 실시예로, 제1 예상 절편 값은 제1 변화량을 기울기로 갖는 함수와 샘플링 포인트(SP)가 연장된 y축이 접하는 지점에서의 y 절편 값에 해당하고, 제2 예상 절편 값(V2_expected)은 제2 변화량을 기울기로 갖는 함수와 샘플링 포인트(SP)가 연장된 y축이 접하는 지점에서의 y 절편 값에 해당할 수 있다.

예시적 실시예로, 집적 회로는 제2 예상 절편 값(V2_expected)이 제1 예상 절편 값(V1_expected)보다 작은 것을 판별한 때에, 제2 예상 절편 값(V2_expected)을 대표 예상 절편 값으로 선별하고, 대표 예상 절편 값과 이에 대응하는 비트 에러 레이트를 n번째 아이 패턴의 스펙(또는, 아이 오프닝 스펙)으로 저장할 수 있다.

도 12는 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 설명하기 위한 순서도이다. 도 12에서는 집적 회로는 아이 패턴의 좌측 너비의 변화량과 우측 너비의 변화량을 기반으로 보다 더 나쁜 일측 너비를 선택하는 실시예가 서술된다.

도 12를 참조하면, 도 2의 단계 S110에 후속하여 단계 S121c에서 집적 회로는 n번째 아이 패턴에서 샘플링 포인트를 중심으로 나뉜 제1 좌측 너비 및 제1 우측 너비를 제1 타겟 비트 에러 레이트를 이용하여 측정할 수 있다. 단계 S122c에서 집적 회로는 n번째 아이 패턴에서 샘플링 포인트를 중심으로 나뉜 제2 좌측 너비 및 제2 우측 너비를 제2 타겟 비트 에러 레이트를 이용하여 측정할 수 있다. 단계 S123c에서 좌측 너비 변화량 및 우측 너비 변화량을 기반으로 제1 예상 절편 값 및 제2 예상 절편 값을 측정할 수 있다.

단계 S124c에서 집적 회로는 제1 예상 절편 값과 제2 예상 절편 값이 동일한지 여부를 판별할 수 있다. 단계 S124c가 'NO'인 때에, 단계 S126c를 후속하여 집적 회로는 작은 예상 절편 값에 대응하는 에러 위상 코드의 값을 이용하여 비트 에러 레이트를 측정할 수 있다. 단계 S126c에서 집적 회로는 작은 예상 절편 값을 대표 예상 절편 값으로 선별하고, 대표 예상 절편 값 및 이에 대응하는 비트 에러 레이트를 n번째 아이 패턴의 스펙으로 저장할 수 있다. 일부 실시예에서, 집적 회로는 대표 예상 절편 값만을 n번째 아이 패턴의 스펙으로 저장할 수 있다. 단계 S124c가 'YES'인 때에, 단계 S127c를 후속하여 집적 회로는 제1 및 제2 예상 절편 값들 각각에 대응하는 에러 위상 코드의 값들을 이용하여 비트 에러 레이트들을 측정할 수 있다. 단계 S128c에서 집적 회로는 측정된 비트 에러 레이트들 중 높은 비트 에러 레이트에 대응하는 예상 절편 값을 대표 예상 절편 값으로 선별하고, 대표 예상 절편 값 및 이에 대응하는 비트 에러 레이트를 n번째 아이 패턴의 스펙(또는 아이 오프닝 스펙)으로 저장할 수 있다. 일부 실시예에서, 집적 회로는 대표 예상 절편 값만을 n번째 아이 패턴의 스펙으로 저장할 수 있다. 이후, 도 2의 단계 S130이 후속된다.

도 13은 도 12에서의 예상 절편 값들을 측정하는 방법을 구체적으로 설명하기 위한 도면이다.

도 13을 참조하면, 집적 회로는 아이 패턴의 샘플링 포인트(SP)에 대응하는 에러 위상 코드의 값(P_Code_ER[SP])으로부터 제1 타겟 비트 에러 레이트(BER_target1)와 가장 근접하게 측정되는 에러 위상 코드의 값(P_Code_ER[L1])을 찾아 제1 좌측 너비(W_L1)를 측정할 수 있다. 또한, 집적 회로는 아이 패턴의 샘플링 포인트(SP)에 대응하는 에러 위상 코드의 값(P_Code_ER[SP])로부터 제1 타겟 비트 에러 레이트(BER_target1)와 가장 근접하게 측정되는 에러 위상 코드의 값(P_Code_ER[R1])을 찾아 제1 우측 너비(W_R1)를 측정할 수 있다. 이후, 집적 회로는 아이 패턴의 샘플링 포인트(SP)에 대응하는 에러 위상 코드의 값(P_Code_ER[SP])으로부터 제2 타겟 비트 에러 레이트(BER_target2)와 가장 근접하게 측정되는 에러 위상 코드의 값(P_Code_ER[L2])을 찾아 제2 좌측 너비(W_L2)를 측정할 수 있다. 또한, 집적 회로는 아이 패턴의 샘플링 포인트(SP)에 대응하는 에러 위상 코드의 값(P_Code_ER[SP])로부터 제2 타겟 비트 에러 레이트(BER_target2)와 가장 근접하게 측정되는 에러 위상 코드의 값(P_Code_ER[R2])을 찾아 제2 우측 너비(W_R2)를 측정할 수 있다.

집적 회로는 제1 및 제2 좌측 너비들(W_L1, W_L2) 간의 변화량을 기울기로 갖는 함수와 샘플링 포인트(SP)가 연장된 y축이 접하는 지점에서의 y 절편 값을 제1 예상 절편 값(V1_expected)로 측정할 수 있다. 또한, 집적 회로는 제1 및 제2 우측 너비들(W_R1, W_R2) 간의 변화량을 기울기로 갖는 함수와 샘플링 포인트(SP)가 연장된 y축이 접하는 지점에서의 y 절편 값을 제2 예상 절편 값(V2_expected)로 측정할 수 있다. 예시적 실시예로, 집적 회로는 제2 예상 절편 값(V2_expected)이 제1 예상 절편 값(V1_expected)보다 작은 것을 판별한 때에, 제2 예상 절편 값(V2_expected)을 대표 예상 절편 값으로 선별하고, 대표 예상 절편 값과 이에 대응하는 비트 에러 레이트를 n번째 아이 패턴의 스펙(또는, 아이 오프닝 스펙)으로 저장할 수 있다.

도 14는 본 개시의 예시적 실시예에 따른 집적 회로의 아이 패턴의 샘플링 포인트를 조정하는 동작을 설명하기 위한 순서도이다.

도 14를 참조하면, 도 2의 단계 S180에 후속하여 단계 S191에서 집적 회로는 최적 쌍에서의 아이 패턴이 샘플링 포인트를 중심으로 대칭인지 여부를 판별할 수 있다. 예시적 실시예로, 집적 회로는 최적 조합에서 수신되어 등화된 데이터 신호의 아이 패턴의 좌측 너비 및 우측 너비를 도 8 및 도 9에서 서술된 방식으로 측정하고, 좌측 너비와 우측 너비가 일치하는지 여부(또는, 좌측 너비와 우측 너비의 차이가 임계값 이하인지 여부)를 기반으로 샘플링 포인트를 중심으로 대칭되는지 여부를 판별할 수 있다. 또한, 예시적 실시예로, 집적 회로는 최적 조합에서 수신되어 등화된 데이터 신호의 아이 패턴의 제1 및 제2 예상 절편 값들을 도 10 내지 도 13에서 서술된 방식으로 측정하고, 제1 및 제2 예상 절편 값들이 일치하는지 여부(또는, 제1 및 제2 예상 절편 값들 간의 차이가 임계값 이하인지 여부)를 기반으로 샘플링 포인트를 중심으로 대칭되는지 여부를 판별할 수 있다.

단계 S191이 'NO'인 때에, 단계 S192를 후속하여 집적 회로는 I-클록 신호와 Q-클록 신호 간의 위상 차를 조절하여 아이 패턴의 샘플링 포인트를 조정할 수 있다. 예시적 실시예로, 집적 회로는 아이 패턴의 샘플링 포인트가 좌측으로 치우친 경우에는 I-클록 신호와 Q-클록 신호 간의 위상 차를 작게하는 방향으로 조절하고, 아이 패턴의 샘플링 포인트가 우측으로 치우친 경우에는 I-클록 신호와 Q-클록 신호 간의 위상 차를 크게하는 방향으로 조절할 수 있다. 단계 S191이 'YES'인 때에, 집적 회로는 아이 패턴의 샘플링 포인트를 조정하는 동작을 스킵할 수 있다. 이후, 주기적 또는 비주기적으로 단계 S191가 시작될 수 있다.

도 15는 본 개시의 예시적 실시예에 따른 집적 회로(100c)를 나타내는 블록도이다. 도 15에서는 링크 등화 동작이 완료되어 수신기(110”)는 최적의 프리셋 설정에 기반된 제1 데이터 신호(DS_1)를 수신하고, 수신기(110”)는 최적의 조합의 값들로 제1 내지 제5 파라미터들(PM1_S~PM5_S)이 설정된 것을 전제한다.

도 15를 참조하면, 도 5a의 집적 회로(100a)와 비교하여 집적 회로(100c)는 샘플링 포인트 조정기(160”)를 더 포함할 수 있다. 예시적 실시예로, 제1 데이터 신호(DS_1)는 수신기(110”)를 통과하여 등화된 데이터 신호(DS_EQ) 및 에러 데이터 신호(DS_ER)로 출력될 수 있다. 아이 오프닝 모니터(120”)는 등화된 데이터 신호(DS_EQ) 및 에러 데이터 신호(DS_ER) 간의 소정의 연산을 수행하여 에러 카운트 신호(ER_CT)를 생성하고, 수신기 제어 회로(130”)에 제공할 수 있다. 수신기 제어 회로(130”)는 에러 카운트 신호(ER_CT)를 기반으로 등화된 데이터 신호(DS_EQ)의 아이 패턴의 샘플링 포인트를 중심으로 나뉜 좌측 너비 및 우측 너비를 비교하여 대칭을 확인할 수 있다.

예시적 실시예로, 수신기 제어 회로(130”)는 아이 패턴이 대칭적이지 않은 때에 샘플링 포인트 제어신호(SP_CS)를 샘플링 포인트 조정기(160”)에 제공할 수 있다. 샘플링 포인트 조정기(160”)는 샘플링 포인트 제어신호(SP_CS)에 응답하여 위상 오프셋 신호(P_Offset)를 클록/데이터 복원 회로(115”)에 제공할 수 있다. 위상 오프셋 신호(P_Offset)는 제5 파라미터(PM5_S)에 의한 I-클록 신호와 Q-클록 신호 간의 위상 차를 추가적으로 조정하기 위한 것이며, 위상 오프셋 신호(P_Offset)에 의해 I-위상 코드(P_Code_I)와 Q-위상 코드(P_Code_Q) 간의 값 차이는 조정될 수 있다. 예시적 실시예로, 위상 오프셋 신호(P_Offset)는 I-클록 신호와 Q-클록 신호 간의 위상 차를 제5 파라미터(PM5_S)보다 더 미세하게 조정할 수 있도록 구현될 수 있다.

도 16은 본 개시의 예시적 실시예에 따른 집적 회로(100d)를 나타내는 블록도이다. 도 16는 도 5a에서의 등화된 데이터 신호(DS_EQmn)의 아이 패턴으로부터 수신기 제어 회로(130''')가 m번째 송신기 프리셋 설정에 맵핑되는 조합을 선택한 것을 전제한다.

도 16를 참조하면, 집적 회로(100d)는 수신기 제어 회로(130'''), FOM(Figure Of Merit) 맵퍼(160'''), 컨트롤러(150''') 및 메모리(170''')를 포함할 수 있다. 수신기 제어 회로(130''')는 도 5a에서 서술된 복수의 조합들을 스위핑하여 등화된 데이터 신호들의 아이 오프닝 스펙들을 모니터링한 결과, m번째 송신기 프리셋 설정과 맵핑되는 조합에 대응하는 아이 오프닝 스펙에 관한 m번째 신호(I_Spec_m)를 생성할 수 있다. 예시적 실시예로, m번째 신호(I_Spec_m)는 맵핑된 조합에 따른 아이 패턴의 높이, 너비 및 면적 중 적어도 하나의 관련 정보 및 비트 에러 레이트 관련 정보를 포함할 수 있다. 일 예로, 너비 관련 정보는 아이 패턴의 전체 너비 또는 보다 나쁜 일측 너비를 나타내는 정보를 포함하고, 비트 에러 레이트 관련 정보는 아이 패턴의 전체 너비 또는 보다 나쁜 일측 너비에 대응하는 에러 위상 코드에 따라 측정된 비트 에러 레이트를 나타내는 정보를 포함할 수 있다.

예시적 실시예로, FOM 맵퍼(160''')는 m번째 신호(I_Spec_m)에 포함된 정보들을 PCIe 표준 스펙 상에 정의된 포맷을 갖는 m번째 FOM 신호(FOM_m)로 변환할 수 있다. 또한, FOM 맵퍼(160''')는 복수의 송신기 프리셋 설정들과 복수의 조합들 간의 최적의 쌍을 결정하기 위해 m번째 신호(I_Spec_m)가 포함된 신호들 간의 비교 동작을 수행하여 내부 레지스터의 FOM 최대값을 지속적으로 갱신할 수 있다. 향후 FOM 최대값은 수신기 제어 회로가 최적의 쌍에서의 조합으로 수신기를 설정하기 위해 참조될 수 있다. 한편, 예시적 실시예로, m번째 신호(I_Spec_m)의 비트 수는 m번째 FOM 신호(FOM_m)의 비트 수보다 클 수 있다. 컨트롤러(150''')는 FOM 맵퍼(160''')로부터 m번째 FOM 신호(FOM_m)를 현재까지 수신된 FOM 신호들과 비교하여 m번째 FOM 신호(FOM_m)가 가장 큰 값을 갖는 때에, m번째 FOM 신호(FOM_m)를 메모리(170''')에 저장할 수 있다. 한편, 메모리(170''')에 저장되었던 이전 FOM 신호는 삭제될 수 있다. 컨트롤러(150''')는 복수의 송신기 프리셋 설정들에 대응하는 FOM 신호들을 모두 수신한 후에, 메모리(170''')를 확인하여 복수의 송신기 프리셋 설정들과 복수의 조합들 간의 최적의 쌍에 포함된 송신기 프리셋 설정을 나타내는 피드백 신호(FB)를 생성하여 외부(예를 들면, 도 1의 제1 집적 회로(10))로 출력할 수 있다. 이에 따라, 제1 집적 회로(10, 도 1)는 수신된 피드백에 응답하여 제2 집적 회로(100d)에 최적의 쌍에 포함된 송신기 프리셋 설정에 기반된 데이터 신호를 송신할 수 있고, 제2 집적 회로(100d)의 수신기 제어 회로(130''')는 최적의 쌍에 포함된 조합으로 수신기의 복수의 파라미터들을 설정할 수 있다.

도 17은 본 개시의 예시적 실시예들이 적용된 시스템(1000)을 나타내는 블록도이다. 시스템(1000)에는 구성 요소들의 세트를 상호 연결하는 포인트-투-포인트 링크로 구성된 구조(fabric)의 실시예가 적용되었다.

도 17을 참조하면, 프로세서(1010), 컨트롤러 허브(1020), 그래픽 가속기(1030), 시스템 메모리(1040), 스위치/브릿지(1050) 및 입출력 장치(1060)를 포함할 수 있다. 프로세서(1010)는 컨트롤러 허브(215)와 프론트-사이드 버스(front-side bus)를 통해 연결될 수 있다. 일 예로, 프론트-사이드 버스는 시리얼 포인트-투-포인트 인터커넥트일 수 있다.

시스템 메모리(1020)는 RAM(Random Access Memory), 비휘발성 메모리 등과 같이 시스템(1000) 내의 장치들로부터 접근이 가능한 임의의(any) 메모리 장치들을 포함할 수 있다. 시스템 메모리(1020)는 메모리 인터페이스를 통해 컨트롤러 허브(1020)와 연결될 수 있다. 예를 들어, 메모리 인터페이스는 DDR(Double-Data Rate) 메모리 인터페이스, 듀얼 채널 DDR 메모리 인터페이스 및 다이나믹 RAM 메모리 인터페이스 중 어느 하나일 수 있다.

컨트롤러 허브(1020)는 PCIe 인터커넥션 계층에서의 루트 허브(root hub), 루트 콤플렉스(root complex) 및 루트 컨트롤러 중 어느 하나일 수 있다. 예를 들어, 컨트롤러 허브(1020)는 칩셋, 메모리 컨트롤러 허브(MCH), 노쓰브릿지(northbridge), 인터커넥트 컨트롤러 허브(ICH), 사우스브릿지(southbridge) 및 루트 컨트롤러/허브를 포함할 수 있다.

컨트롤러 허브(1020)는 스위치/브릿지(1050)와 시리얼 링크를 통해 연결될 수 있다. 송신기/수신기(1022, 1051)는 인터페이스/포트(1022, 1051)로 지칭될 수 있으며, 컨트롤러 허브(1020)와 스위치/브릿지(1050) 사이의 통신을 제공하기 위한 프로토콜 스택을 포함할 수 있다. 송신기/수신기(1022, 1051)는 본 개시의 예시적 실시예들이 적용되어 링크 적응 동작을 수행할 수 있다.

스위치/브릿지(1050)는 입출력 장치(1060)로부터 패킷들/메시지들을 컨트롤러 허브(1020)로 업스트림(upstream)하거나, 컨트롤러 허브(1020)로부터 입출력 장치(1060)로 다운스트림(downstream)할 수 있다. 스위치/브릿지(1050)는 복수의 가상의 PCI 투 PCI 브릿지 장치들의 논리적 어셈블리(assembly)로 지칭될 수 있다. 입출력 장치(1060)는 내부 또는 외부 장치 또는 전자 시스템에 연결된 구성 요소를 지칭할 수 있다. 한편, 입출력 장치(1060)은 PCIe에서의 엔드포인트 장치일 수 있다. 한편, 송신기/수신기(1052, 1062)는 스위치/브릿지(1050)와 입출력 장치(1060) 간의 통신을 위한 프로토콜 스택을 포함하며, 본 개시의 예시적 실시예들이 적용되어 링크 적응 동작을 수행할 수 있다.

그래픽 가속기(1030)는 컨트롤러 허브(1020)와 시리얼 링크를 통해 연결될 수 있다. 그래픽 가속기(1030)는 MCH와 연결되거나, ICH와 연결될 수 있다. 송신기/수신기(1021, 1031)는 그래픽 가속기(1030)와 컨트롤러 허브(1020) 간의 통신을 위한 프로토콜 스택을 포함하며, 본 개시의 예시적 실시예들이 적용되어 링크 적응 동작을 수행할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

집적 회로에 있어서,
외부 링크(link)를 통해 복수의 송신기 프리셋 설정들 중 m(단, m은 1 이상의 정수)번째 송신기 프리셋 설정에 기반된 제1 데이터 신호를 수신하고, 상기 제1 데이터 신호를 등화하고, 샘플링하도록 구성된 수신기;
상기 수신기에 관한 복수의 파라미터들의 값들로 구성된 복수의 조합들을 포함하는 수신기 세팅(setting) 테이블; 및
상기 수신기 세팅 테이블을 참조하여 상기 복수의 조합들을 순차적으로 선택하고, 선택된 조합으로 상기 복수의 파라미터들을 설정하도록 구성된 수신기 제어 회로를 포함하고,
상기 수신기 제어 회로는,
상기 복수의 파라미터들이 상기 복수의 조합들로 순차적으로 설정됨에 따라 상기 수신기로부터 출력되는 복수의 제2 데이터 신호들의 아이 오프닝 스펙들을 기반으로 상기 복수의 조합들 중 상기 m번째 송신기 프리셋 설정에 맵핑되는 조합을 선택하는 것을 특징으로 하는 집적 회로.
제1항에 있어서,
상기 수신기는,
상기 복수의 파라미터들에 대응하는 패시브 등화기, 연속 시간 선형 등화기, 가변 이득 증폭기, 결정 피드백 등화기 및 클록/데이터 복원 회로 중 적어도 하나를 포함하는 것을 특징으로 하는 집적 회로.
제1항에 있어서,
상기 복수의 조합들은,
상기 집적 회로가 지원 가능한 복수의 규격들(standards) 별로 분류된 것을 특징으로 하는 집적 회로.
제3항에 있어서,
상기 수신기 제어 회로는,
상기 복수의 조합들로부터 상기 복수의 규격들 중 선택된 규격에 부합하는 적어도 하나의 조합을 이용하여 상기 복수의 파라미터들을 설정하도록 구성된 것을 특징으로 하는 집적 회로.
제1항에 있어서,
상기 아이 오프닝 스펙들은, 상기 복수의 제2 데이터 신호들의 아이 패턴들 각각에서의 보다 나쁜(worse) 일측 너비들에 관한 정보를 포함하고,
상기 수신기 제어 회로는, 상기 정보를 참조하여, 상기 복수의 조합들로부터 상기 보다 나쁜 일측 너비들 중 가장 좋은 상태(condition)의 일측 너비에 대응하는 조합을 상기 m번째 송신기 프리셋 설정에 맵핑하도록 구성된 것을 특징으로 하는 집적 회로.
제5항에 있어서,
상기 수신기 제어 회로는,
상기 아이 패턴들 각각에서의 샘플링 포인트를 중심으로 나뉜 상기 아이 패턴들의 좌측 너비들 및 우측 너비들을 타겟 비트 에러 레이트(bit error rate)를 이용하여 측정하고, 상기 측정된 좌측 너비들 및 상기 측정된 우측 너비들로부터 상기 보다 나쁜 일측 너비들을 선별(sort)하도록 구성된 것을 특징으로 하는 집적 회로.
제6항에 있어서,
상기 수신기 제어 회로는,
상기 측정된 좌측 너비들 및 상기 측정된 우측 너비들 각각에 대응하는 비트 에러 레이트들을 기반으로 상기 보다 나쁜 일측 너비들을 선택하는 것을 특징으로 하는 집적 회로.
제1항에 있어서,
상기 아이 오프닝 스펙들은, 상기 복수의 제2 데이터 신호들의 아이 패턴들 각각에서의 보다 나쁜 대표 예상 절편 값들에 관한 정보를 포함하고,
상기 수신기 제어 회로는, 상기 정보를 참조하여, 상기 복수의 조합들로부터 상기 보다 나쁜 대표 예상 절편 값들 중 가장 좋은 상태(condition)의 대표 예상 절편 값에 대응하는 조합을 상기 m번째 송신기 프리셋 설정에 맵핑하도록 구성된 것을 특징으로 하는 집적 회로.
제8항에 있어서,
상기 수신기 제어 회로는, 상기 복수의 제2 데이터 신호들의 아이 패턴들에서 각각의 샘플링 포인트를 중심으로 나뉜 상기 아이 패턴들의 좌측 패턴들 및 우측 패턴들 각각에 대응하는 제1 예상 절편 값들 및 제2 예상 절편 값들을 측정하고, 상기 측정된 제1 및 제2 예상 절편 값들로부터 상기 보다 나쁜 대표 예상 절편 값들을 선별(sort)하도록 구성된 것을 특징으로 하는 집적 회로.
제9항에 있어서,
상기 FOM 맵퍼로부터 상기 m번째 FOM 신호를 포함하는 복수의 FOM 신호들을 기반으로 상기 복수의 송신기 프리셋 설정들과 상기 복수의 조합들 간의 최적의 쌍에 포함된 송신기 프리셋 설정을 나타내는 피드백 신호를 생성하여 외부로 출력하도록 구성된 컨트롤러를 더 포함하는 것을 특징으로 하는 집적 회로.
제1항에 있어서,
상기 집적 회로는,
상기 복수의 송신기 프리셋 설정들과 상기 복수의 조합들 간의 최적의 쌍에서, 상기 외부 링크를 통해 수신되어 상기 수신기로부터 출력된 제3 데이터 신호의 샘플링 포인트가 상기 아이 패턴의 중심에 위치하도록 조정하도록 구성된 샘플링 포인트 어댑터를 더 포함하는 것을 특징으로 하는 집적 회로.
제11항에 있어서,
상기 수신기는, 샘플링 동작을 위한 I(In-phase)-클록 신호 및 Q(Quadrature)-클록 신호를 생성하도록 구성된 클록/데이터 복원 회로를 포함하고,
상기 샘플링 포인트 어댑터는,
상기 I-클록 신호와 상기 Q-클록 신호 간의 위상 차를 변경하기 위해 상기 클록/데이터 복원 회로에 위상 오프셋을 제공하도록 구성된 것을 특징으로 하는 집적 회로.
제1항에 있어서,
상기 수신기는, 상기 아이 오프닝 스펙들을 모니터링하기 위한 에러 클록 신호를 생성하도록 구성된 클록/데이터 복원 회로를 포함하고,
상기 수신기 제어 회로는,
상기 에러 클록 신호의 위상을 변경하기 위해 상기 클록/데이터 복원 회로에 제공되는 위상 코드를 기반으로 상기 아이 오프닝 스펙들을 생성하도록 구성된 것을 특징으로 하는 집적 회로.
집적 회로에 있어서,
외부 링크를 통해 복수의 송신기 프리셋 설정들 각각에 기반된 복수의 제1 데이터 신호들을 순차적으로 수신하고, 이를 등화 및 샘플링하여 복수의 제2 데이터 신호들을 출력하도록 구성된 수신기;
상기 수신기에 관한 복수의 파라미터들의 값들로 구성된 복수의 조합들을 포함하는 수신기 세팅 테이블;
상기 수신기 세팅 테이블을 참조하여 상기 복수의 조합들을 순차적으로 선택하고, 선택된 조합으로 복수의 파라미터들을 설정하고, 상기 복수의 제2 데이터 신호들의 아이 오프닝 스펙들을 확인하기 위한 위상 코드를 생성하여 상기 수신기에 제공하도록 구성된 수신기 제어 회로를 포함하고,
상기 수신기 제어 회로는,
상기 위상 코드의 값을 변경하고, 변경된 상기 위상 코드의 값에 따른 제1 비트 에러 레이트를 타겟 비트 에러 레이트와 비교하여, 비교 결과를 기반으로 상기 복수의 제2 데이터 신호들의 아이 오프닝 스펙들을 생성하도록 구성된 것을 특징으로 하는 집적 회로.
제14항에 있어서,
상기 아이 오프닝 스펙들은, 상기 복수의 제2 데이터 신호들 각각의 아이 패턴들에서의 보다 나쁜 일측 너비들에 관한 정보를 포함하고,
상기 수신기 제어 회로는, 상기 정보를 참조하여, 상기 복수의 송신기 프리셋 설정들 별로 상기 보다 나쁜 일측 너비들 중 가장 좋은 상태의 일측 너비에 대응하는 조합을 맵핑하도록 구성된 것을 특징으로 하는 집적 회로.
제15항에 있어서,
상기 정보는, 상기 보다 나쁜 일측 너비들 각각에 대응하는 제2 비트 에러 레이트들을 더 포함하고,
상기 수신기 제어 회로는,
상기 보다 나쁜 일측 너비들 중 동일한 값을 갖는 제1 일측 너비들에 대하여 상기 제2 비트 에러 레이트들을 참조해 상기 제1 일측 너비들의 상태를 비교하도록 구성된 것을 특징으로 하는 집적 회로.
제14항에 있어서,
상기 복수의 송신기 프리셋 설정들 각각에 맵핑된 최적의 조합들에 대응하는 상기 아이 오프닝 스펙들에 관한 복수의 신호들을 상기 수신기 제어 회로로부터 수신하여 소정의 포맷을 갖는 복수의 FOM 신호들로 변환하도록 구성된 FOM(Figure Of Merit) 맵퍼를 더 포함하는 것을 특징으로 하는 집적 회로.
외부로부터 복수의 송신기 프리셋 설정들 중 m(단, m은 1 이상의 정수)번째 송신기 프리셋 설정에 기반된 제1 데이터 신호를 수신기를 통해 수신하는 단계;
상기 수신기에 관한 복수의 파라미터들의 값들로 구성된 복수의 조합들을 순차적으로 선택하여 선택된 조합으로 상기 복수의 파라미터들을 설정하는 단계;
상기 수신기를 통해 상기 제1 데이터 신호로부터 생성된 복수의 제2 데이터 신호들의 아이 오프닝 스펙들을 위상 코드를 이용해 비트 에러 레이트를 기반으로 모니터링하는 단계; 및
상기 모니터링 결과를 기반으로 상기 복수의 조합들 중 상기 m번째 송신기 프리셋 설정에 맵핑되는 조합을 선택하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 동작 방법.
제18항에 있어서,
상기 복수의 파라미터들은,
상기 수신기의 등화 동작 및 샘플링 동작을 위한 파라미터들을 포함하는 것을 특징으로 하는 집적 회로의 동작 방법.
제19항에 있어서,
상기 모니터링하는 단계는,
상기 복수의 제2 데이터 신호들의 아이 패턴들에서 각각의 샘플링 포인트를 중심으로 나뉜 상기 아이 패턴들의 좌측 너비들 및 우측 너비들을 측정하는 단계; 및
상기 측정된 좌측 너비들 및 상기 측정된 우측 너비들 중 상기 복수의 제2 데이터 신호들 각각에 대응하는 보다 나쁜 일측 너비들을 획득하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 동작 방법.