JPWO2019049524A1

JPWO2019049524A1 - データ受信装置及びデータ送受信装置

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Publication number: JPWO2019049524A1
Application number: JP2019540808A
Authority: JP
Inventors: 智一田中; 菊池　秀和; 秀和菊池; 英雄諸橋
Original assignee: Sony Semiconductor Solutions Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2017-09-11
Filing date: 2018-07-20
Publication date: 2020-10-15
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Also published as: US20200213076A1; JP7186708B2; WO2019049524A1; US11212074B2

Abstract

【課題】シリアルデータの送受信の際の通信品質の向上を図ることが可能なデータ受信装置を提供する。【解決手段】受信したシリアルデータから、該シリアルデータの立ち上がりのタイミングで値が反転する第１の信号と、該シリアルデータの立ち下がりのタイミングで値が反転する第２の信号と、を生成する信号生成部と、前記信号生成部が生成した前記第１の信号および前記第２の信号を用いてクロック再生を行うクロック再生部と、を備える、データ受信装置が提供される。【選択図】図４

Description

本開示は、データ受信装置及びデータ送受信装置に関する。

大容量のデータを高速に伝送するために、クロック信号を伴わないシリアルデータ通信が広く使用されている。シリアルデータ通信を実現する装置として、１対の信号線を用いて信号を伝送する装置がある（例えば特許文献１等参照）。また、シリアルデータ通信を実現する装置には、クロック再生（ＣＤＲ、Clock Data Recovery）回路が広く用いられている（例えば非特許文献１等参照）。

特開２０１３−１８７５８４号公報

Ｈｏｇｇｅ，ＣＰ著、「ＡＳｅｌｆＣｏｒｒｅｃｔｉｎｇＣｌｏｃｋＲｅｃｏｖｅｒｙＣｉｒｃｕｉｔ」、ＪｏｕｒｎａｌｏｆＬｉｇｈｔｗａｖｅＴｅｃｈｎｏｌｏｇｙ、ＬＴ第３巻、第６号、１９８５年１２月、ｐ．１３１２−１３１４

シリアルデータを送信するデータ送信装置と、シリアルデータを受信するデータ受信装置は、動作速度の向上や消費電力の低減などを図ることにより、通信品質の向上が求められる。

そこで、本開示では、シリアルデータの送受信の際の通信品質の向上を図ることが可能な、新規かつ改良されたデータ受信装置及びデータ送信装置を提案する。

本開示によれば、受信したシリアルデータから、該シリアルデータの立ち上がりのタイミングで値が反転する第１の信号と、該シリアルデータの立ち下がりのタイミングで値が反転する第２の信号と、を生成する信号生成部と、前記信号生成部が生成した前記第１の信号および前記第２の信号を用いてクロック再生を行うクロック再生部と、を備える、データ受信装置が提供される。

また本開示によれば、第１のデジタル信号と、前記第１のデジタル信号と逆方向に伝送される第２のデジタル信号とが伝送される同一の伝送路からの前記第１のデジタル信号を受信する受信回路と、前記第２のデジタル信号を送信する送信回路と、前記第２のデジタル信号を減衰させるフィルタ回路と、を備える、データ送受信装置が提供される。

以上説明したように本開示によれば、通信品質の向上を図ることが可能な、新規かつ改良されたデータ受信装置及びデータ送受信装置を提供することが出来る。

なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。

代表的なＣＤＲ回路の構成例を示す説明図である。Ｄ型フリップフロップの構成及び動作タイミングを示す説明図である。Ｄ型フリップフロップの構成及び動作タイミングを示す説明図である。本開示の第１の実施形態に係るシリアルデータ受信装置１００の構成例を示す説明図である。フリップシンボル生成器１１０の機能を説明するための説明図である。フリップシンボル生成器１１０の構成例を示す説明図である。フリップシンボル生成器１１０の構成例を示す説明図である。フリップシンボル生成器１１０の構成例を示す説明図である。同実施形態に係るホッジの位相検出器１２０のＤ型フリップフロップの回路構成を示す説明図である。同実施形態に係るホッジの位相検出器１２０のデータの遷移例を示す説明図である。同実施形態に係るシリアルデータ受信装置１００の変形例を示す説明図である。同実施形態に係るシリアルデータ受信装置１００の変形例を示す説明図である。同実施形態に係るシリアルデータ受信装置１００の全体構成例を示す説明図である。本開示の第２の実施形態に係るシリアルデータ送受信システム２００の構成例を示す説明図である。同実施形態における下りの信号と上りの信号の周波数成分の例を示す説明図である。同実施形態に係るシリアルデータ送受信システム２００のより具体的な回路構成例を示す説明図である。上り信号送信回路の構成例を示す説明図である。上り信号送信回路の構成例を示す説明図である。上り信号送信回路の構成例を示す説明図である。上り信号送信回路の構成例を示す説明図である。

以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

なお、説明は以下の順序で行うものとする。
１．第１の実施の形態
１．１．概要
１．２．構成例
２．第２の実施の形態
２．１．概要
２．２．構成例
３．まとめ

＜１．第１の実施形態＞
［１．１．概要］
本開示の第１の実施形態について詳細に説明する前に、本開示の第１の実施形態に至る概要を説明する。

大容量のデータを高速に伝送するために、クロック信号を伴わないシリアルデータ通信が広く使用されている。シリアルデータ通信を実現する装置として、１対の信号線を用いて信号を伝送する装置がある。

シリアルデータを受信する受信装置では、クロック再生（ＣＤＲ、Clock Data Recovery）回路が広く用いられている。図１は、代表的なＣＤＲ回路の構成例を示す説明図である。図１に示したＣＤＲ回路１０は、ホッジの位相検出器を使用したものであり、ホッジの位相検出器１１と、チャージポンプ（ＣＰ＋、ＣＰ−）１２、１３と、ループフィルタ（ＬＦ）１４と、電圧制御発振器（ＶＣＯ）１５と、を備える。

ホッジの位相検出器１１は、第１のＤ型フリップフロップ（ＤＦＦ）１１ａ、第２のＤ型フリップフロップ１１ｂ、入力されるシリアルデータと、第１のＤＦＦ１１ａの出力との論理不一致を検出する第１の排他的論理和回路（ＥＸＯＲ）１１ｃ、第１のＤＦＦ１１の出力と第２のＤＦＦ１１ｂの出力の論理不一致を検出する第２のＥＸＯＲ１１ｄを備える。

第１のＥＸＯＲ１１ｃの出力はアップ信号ＵＰとして、ループフィルタ（ＬＦ）１４に電流を充電するチャージポンプ（ＣＰ＋）１２を駆動し、第２のＥＸＯＲ１１ｄの出力はダウン信号ＤＯＷＮとしてＬＦ１４から電流を放電するチャージポンプ（ＣＰ−）１３を駆動する。

ＬＦ１４は、チャージポンプ出力電流を積分・平滑化してＶＣＯ１５の入力信号を生成する。ＶＣＯ１５は入力信号に応じた周波数のクロックを発生する。ＶＣＯ１５の発生したクロックは、インバータ１６を通じてＣＤＲ回路１０の再生クロック（Recovered Clock）となり、第２のＤＦＦ１１ｂの出力がリタイミングデータ（Retimed Serial Data）となる。

このようなＣＤＲ回路は、入力信号のタイミングゆらぎ（ジッタ）に対応してクロック周波数を信号に合わせて追随させる構成となっている。このジッタ耐力を確保するためには、正常な位置からクロックがずれた場合であっても、ＣＤＲ回路が正常に動作する必要がある。このため、ＣＤＲ回路のデータの入り口の初段のフリップフロップは、クロックが正常な位置（例えば、信号の中心位置）から外れた位置となった場合であっても、正常に信号をラッチする必要がある。従ってＣＤＲ回路のフリップフロップは、受信する信号の１ビットの周期より桁違いに小さなSETUP/HOLDタイミングでも、正常に動作することが要求され、フリップフロップの特性が受信装置全体の性能の制約となる。

図２は、初段のＤ型フリップフロップ１１ａの構成及び動作タイミングを示す説明図である。Ｄ型フリップフロップは、図２に示したように２段のＤラッチ回路で構成される。ＣｌｏｃｋがＬｏｗの状態で初段のＤラッチ回路が出力したデータを、ＣｌｏｃｋがＨｉｇｈに遷移するタイミングで２段目のＤラッチ回路が取り込んで出力する。Ｃｌｏｃｋの立ち上がりエッジから、データの出力までの時間をアクセス時間と呼ぶ。

このようなフリップフロップ回路での、クロック遷移に近いところでデータ遷移が発生した場合の挙動の一例を説明する。図３は、Ｄ型フリップフロップの構成及び動作タイミングを示す説明図であり、クロック遷移に近いところでデータ遷移が発生した場合のＤ型フリップフロップの挙動を示すものである。クロック遷移とデータ遷移のタイミングが近い場合、初段のＤラッチ回路がラッチする信号の遷移が完全に完了する前に、ラッチがホールド状態に移行してしまう。初段のＤラッチ回路のラッチが不完全であるために、２段目のＤラッチ回路の駆動力が不足してしまう。従って、クロック遷移に近いところでデータ遷移が発生すると、アクセス時間が顕著に増加してしまう。

シリアル受信回路の初段のフリップフロップ回路は、ラッチ前後の信号の遅延をＸＯＲ回路によって検出して位相ずれを検知する構造となっている。従って、アクセス時間のずれたそのままシリアル受信回路の位相誤差となり、シリアル受信回路の受信性能の悪化に繋がる。このように、小さなSETUP/HOLD領域を伝送データレートに対して可能な限り小さくすることが求められる。

この点がシリアル受信回路の動作上限速度を制約し、ジッタ耐性を劣化させてしまっている。また、初段のフリップフロップ回路に高速な回路を用いると消費電力の増大にも繋がる。

そこで本件開示者は、上述した点に鑑み、シリアルデータを受信するデータ受信装置において、動作速度の向上や消費電力の低減などを図ることにより、通信品質を向上させることを目的とする技術について鋭意検討を行った。その結果、本件開示者は、以下で説明するように、シリアルデータを受信するデータ受信装置において、動作速度の向上や消費電力の低減などを図ることにより、通信品質を向上させることが可能な技術を考案するに至った。

以上、本実施形態の概要について説明した。続いて、本実施形態に係るシリアルデータ受信装置の構成例を説明する。

［１．２．構成例］
図４は、本実施形態に係るシリアルデータ受信装置１００の構成例を示す説明図である。以下、図４を用いて本実施形態に係るシリアルデータ受信装置１００の構成例について説明する。図４に示したシリアルデータ受信装置１００は、例えば、シリアルデータ伝送技術を用いたデジタル映像・音声データの送受信を行うシステムで用いられる装置である。シリアルデータ受信装置１００は、例えば、デジタル映像・音声データとして、２４ビット階調ＶＧＡ（ＶｉｄｅｏＧｒａｐｈｉｃｓＡｒｒａｙ）、ＷＶＧＡ（ＷｉｄｅＶＧＡ）、ＳＶＧＡ（ＳｕｐｅｒＶＧＡ）、ＸＧＡ（ｅＸｔｅｎｄｅｄＧｒａｐｈｉｃｓＡｒｒａｙ）、ＷＸＧＡ（ＷｉｄｅＸＧＡ）、ＳＸＧＡ（ＳｕｐｅｒＸＧＡ）、ＵＸＧＡ（ＵｌｔｒａＸＧＡ）等の動画像を受信する。

図４に示したように、本実施形態に係るシリアルデータ受信装置１００は、フリップシンボル生成器１１０と、ホッジの位相検出器１２０、１３０と、チャージポンプ１４１、１４２、１４３、１４４と、ループフィルタ（ＬＦ）１５０と、電圧制御発振器（ＶＣＯ）１６０と、を含んで構成される。

フリップシンボル生成器１１０は、Ｄラッチ回路１１１、１１２を有する。フリップシンボル生成器１１０は、入力されるシリアルデータから２種類の信号を生成して出力する。１つは、シリアルデータの立ち上がりのタイミングで０と１とが反転する信号であり、もう１つは、シリアルデータの立ち下がりのタイミングで０と１とが反転する信号である。前者をRISE-EDGE FIPPED SIMBOLとし、後者をFALL-EDGE FIPPED SIMBOLとする。図５は、フリップシンボル生成器１１０の機能を説明するための説明図である。図５には、フリップシンボル生成器１１０に入力されるシリアルデータの一例と、そのシリアルデータによりフリップシンボル生成器１１０が生成するRISE-EDGE FIPPED SIMBOL及びFALL-EDGE FIPPED SIMBOLが示されている。

図６は、フリップシンボル生成器１１０の構成例を示す説明図である。フリップシンボル生成器１１０は、図６に示したように、Ｄ型フリップフロップ回路１１３、１１４を備えることで実現することが出来る。言い換えれば、図６に示したフリップシンボル生成器１１０は、入力シリアルデータをクロックとして扱った、１／２分周器を２つ組み合わせた構成である。この場合、このＤ型フリップフロップ回路１１３、１１４の動作クロックレートは、シリアルデータのビットレートの半分となる。さらに、Ｄ型フリップフロップ回路１１３、１１４は、自分が出力する信号の反転信号を取り込めれば良いので、SETUP/HOLDに対する余裕が常に確保される。よって、このＤ型フリップフロップ回路１１３、１１４に対する動作クロック要求及びSETUP/HOLD要求は、共に大きく緩和できる。

Ｄ型フリップフロップ回路１１３、１１４は、それぞれＤラッチ回路２つで構成される。図７は、フリップシンボル生成器１１０の構成例を示す説明図である。図７は、図６に示したフリップシンボル生成器１１０を、Ｄラッチ回路１１５ａ、１１５ｂ、１１６ａ、１１６ｂで置き換えたものである。この図７の回路におけるＤラッチ回路１１５ａ、１１６ａと、１１５ｂ、１１６ｂとは、それぞれ同じ動きをしているのでまとめることができる。図８は、フリップシンボル生成器１１０の構成例を示す説明図である。図８は、図７に示したフリップシンボル生成器１１０を、Ｄラッチ回路１１１、１１２で置き換えたものである。

本実施形態に係るシリアルデータ受信装置１００は、フリップシンボル生成器１１０を設けていることで、入力シリアルデータからRISE-EDGE FIPPED SIMBOL及びFALL-EDGE FIPPED SIMBOLを生成することが出来る。これらの信号は、ビットが１または０の連続符号数の最小値が２であるという特徴を有する。従って、これらの信号同士の排他的論理和をとると、元の信号または元の信号の０／１を反転した信号のどちらかを得ることができる。信号が反転しているかどうかは、Ｄラッチ回路１１１、１１２がラッチしている初期状態と、入力シリアルデータの初期値に依存する。従って、信号の極性を固定したいのであれば、入力シリアルデータがＨｉｇｈまたはＬｏｗのタイミングで、フリップシンボル生成器１１０のＤラッチ回路１１１、１１２のリセットを解除するリセット解除回路を用いても良い。

ホッジの位相検出器１２０、１３０は、それぞれ、入力されるデータとクロックとの位相差を検出する。ホッジの位相検出器１２０は、立ち上がりエッジ型の第１のＤ型フリップフロップ（ＤＦＦ）１２１ａ、立ち下がりエッジ型の第２のＤ型フリップフロップ１２１ｂ、入力されるシリアルデータと、第１のＤＦＦ１２１ａの出力との論理不一致を検出する第１の排他的論理和回路（ＥＸＯＲ）１２１ｃ、及び、第１のＤＦＦ１２１ａの出力と第２のＤＦＦ１２１ｂの出力の論理不一致を検出する第２のＥＸＯＲ１２１ｄを備える。

同様に、ホッジの位相検出器１３０は、立ち上がりエッジ型の第３のＤ型フリップフロップ（ＤＦＦ）１３１ａ、立ち下がりエッジ型の第４のＤ型フリップフロップ１３１ｂ、入力されるシリアルデータと、第３のＤＦＦ１３１ａの出力との論理不一致を検出する第３の排他的論理和回路（ＥＸＯＲ）１３１ｃ、及び、第３のＤＦＦ１３１ａの出力と第４のＤＦＦ１３１ｂの出力の論理不一致を検出する第４のＥＸＯＲ１３１ｄを備える。

本実施形態に係るホッジの位相検出器１２０、１３０のＤ型フリップフロップは、それぞれ、初段のＤ型フリップフロップ回路におけるＤラッチ回路間に遅延を挿入していることを特徴とする。図９は、本実施形態に係るホッジの位相検出器１２０のＤ型フリップフロップの回路構成を示す説明図である。図９では本実施形態に係るホッジの位相検出器１２０のＤ型フリップフロップのみを示しているが、ホッジの位相検出器１３０のＤ型フリップフロップについても同様である。図９に示したように、本実施形態に係るホッジの位相検出器１２０のＤ型フリップフロップ１２１ａは、Ｄラッチ回路１２２、１２３と、遅延素子１２４と、からなる。

図１０は、本実施形態に係るホッジの位相検出器１２０のデータの遷移例を示す説明図である。EDGE FIPPED SIMBOLの値のデータ遷移のタイミングと、ＶＣＯ１６０の出力のデータ遷移のタイミングとが近い場合であっても、遅延素子１２４により、Ｄラッチ回路１２３に送られるＶＣＯ１６０の出力が所定時間遅延される。従って、Ｄラッチ回路１２２がプリラッチしたデータがHOLD状態になっても、Ｄラッチ回路１２３がラッチしたデータはすぐにはHOLD状態にならず、遅延素子１２４による所定時間の遅延の後にＤラッチ回路１２３がラッチしたデータがHOLD状態になる。本実施形態に係るホッジの位相検出器１２０、１３０は、遅延素子１２４があることによって、入力クロックとデータの遷移タイミングが近い場合にも、出力側のＤラッチ回路１２３の入力が安定してから動作開始できるため、安定したアクセスタイミングを得ることが出来る。

図９に示した本実施形態に係るホッジの位相検出器１２０は、入力シリアルデータが、例えばビット０、ビット１、ビット０とクロック毎にデータ遷移すると、遅延素子１２３の挿入により、２段目のＤラッチ回路１２２が２回目の遷移を拾ってしまい、期待する動作が出来ない。しかし本実施形態では、フリップシンボル生成器１１０によりビットが１または０の連続符号数の最小値が２であるという特徴を有する信号が生成される。従って、本実施形態に係るホッジの位相検出器１２０は、フリップシンボル生成器１１０が生成する信号により期待する動作が可能となる。

第１のＥＸＯＲ１２１ｃの出力はアップ信号ＵＰとして、ＬＦ１５０に電流を充電するチャージポンプ（ＣＰ＋）１４１を駆動し、第２のＥＸＯＲ１２１ｄの出力はダウン信号ＤＯＷＮとしてＬＦ１５０から電流を放電するチャージポンプ（ＣＰ−）１４２を駆動する。

また、第３のＥＸＯＲ１３１ｃの出力はアップ信号ＵＰとして、ＬＦ１５０に電流を充電するチャージポンプ（ＣＰ＋）１４３を駆動し、第４のＥＸＯＲ１３１ｄの出力はダウン信号ＤＯＷＮとしてＬＦ１５０から電流を放電するチャージポンプ（ＣＰ−）１４４を駆動する。

ＬＦ１５０は、チャージポンプ出力電流を積分・平滑化してＶＣＯ１６０の入力信号を生成する。ＶＣＯ１６０は入力信号に応じた周波数のクロックを発生する。ＶＣＯ１６０の発生したクロックは、インバータ１５１を通じて、シリアルデータ受信装置１００の再生クロック（Recovered Clock）となる。また、各位相検出器１２０、１３０から出力されるRetimeされた信号データ同士の排他的論理和を第５のＥＸＯＲ１２１ｅで取ることで、入力データもしくは入力データの反転信号を得られる。Retimeしたデータが反転しているかどうかは、一度ロックが完了したのちは変化することが無い。よって、信号が反転しているかどうかは、信号内に信号が反転しているかどうかわかる特異なパターンを挿入して判別し、後段のロジックで修正することもできる。

本実施形態に係るシリアルデータ受信装置１００の変形例を示す。図１１は、本実施形態に係るシリアルデータ受信装置１００の変形例を示す説明図である。図１１に示したシリアルデータ受信装置１００は、ホッジの位相検出器１２０、１３０に用いられるＤ型フリップフロップ回路が、いずれも立ち上がりエッジ型となっている。また、図１１に示したシリアルデータ受信装置１００は、図４に示したＶＣＯ１６０の替わりにＶＣＯ１６０’が設けられた構成となっている。また図１１に示したシリアルデータ受信装置１００は、Ｄ型フリップフロップ回路１６１、１６２、１６３、１６４と、排他的論理和回路（ＥＸＯＲ）１６５、１６６と、がさらに設けられている。

図１１に示したシリアルデータ受信装置１００は、ホッジの位相検出器１２０、１３０に用いられるＤ型フリップフロップ回路が、いずれも立ち上がりエッジ型となっていることで、ＶＣＯ１６０’のクロック周波数をＶＣＯ１６０のクロック周波数の半分にしている。ＶＣＯ１６０’のクロック周波数をＶＣＯ１６０のクロック周波数の半分にしていることで、図１１に示したシリアルデータ受信装置１００は、図４に示したシリアルデータ受信装置１００より消費電力をさらに削減している。なお、ＶＣＯ１６０’のクロック周波数をＶＣＯ１６０のクロック周波数の半分とする代わりに、９０度ずれた２相クロックが必要となる。ＶＣＯ１６０’は、第１のＤ型フリップフロップ１２１ａと、第２のＤ型フリップフロップ１２１ｂとには、それぞれ位相が９０度ずれたクロックを供給する。第１のＤ型フリップフロップ１２１ｃと、第２のＤ型フリップフロップ１２１ｄとに対しても同様である。

Ｄ型フリップフロップ回路１６１、１６２は、ホッジの位相検出器１２０の出力を交互にラッチする。例えば、Ｄ型フリップフロップ回路１６１は奇数番目のホッジの位相検出器１２０の出力をラッチし、Ｄ型フリップフロップ回路１６２は偶数番目のホッジの位相検出器１２０の出力をラッチする。同様に、Ｄ型フリップフロップ回路１６３、１６４は、ホッジの位相検出器１３０の出力を交互にラッチする。例えば、Ｄ型フリップフロップ回路１６３は奇数番目のホッジの位相検出器１３０の出力をラッチし、Ｄ型フリップフロップ回路１６４は偶数番目のホッジの位相検出器１３０の出力をラッチする。

ＥＸＯＲ１６５は、Ｄ型フリップフロップ回路１６１、１６３の出力の排他的論理和をとることで、奇数番目のデータのRetimeされたシリアルデータを出力する。ＥＸＯＲ１６６は、Ｄ型フリップフロップ回路１６２、１６４の出力の排他的論理和をとることで、奇数番目のデータのRetimeされたシリアルデータを出力する。図１１に示したシリアルデータ受信装置１００は、このような構成を有することでＥＸＯＲ１６５、１６６をデータレートで駆動する必要がなくなり、さらに高速化に貢献できる。

本実施形態に係るシリアルデータ受信装置１００の変形例を示す。図１２は、本実施形態に係るシリアルデータ受信装置１００の変形例を示す説明図である。図１２に示したシリアルデータ受信装置１００は、ホッジの位相検出器１２０、１３０に用いられるＤ型フリップフロップ回路が、いずれも立ち上がりエッジ型となっている。また、図１１に示したシリアルデータ受信装置１００は、図４に示したＶＣＯ１６０であり、単相のクロックを出力する。そして図１２に示したシリアルデータ受信装置１００は、ＬＦ１５０から電流を放電するチャージポンプ（ＣＰ−）１４２’、１４４’の駆動力を、チャージポンプ（ＣＰ−）１４２、１４４の駆動力の半分としている。

このように、チャージポンプ（ＣＰ−）１４２’、１４４’の駆動力を、チャージポンプ（ＣＰ−）１４２、１４４の駆動力の半分とすることで、ＶＣＯ１６０の消費電力をさらに削減することが出来る。従って、図１２に示したシリアルデータ受信装置１００は、消費電力をさらに抑えてシリアルデータを受信することが可能となる。

本実施形態に係るシリアルデータ受信装置１００の全体構成例を示す。図１３は、本実施形態に係るシリアルデータ受信装置１００の全体構成例を示す説明図である。図１３は、本実施形態に係るシリアルデータ受信装置１００の全体構成例は、図１１に示した構成に、デシリアライザ１７０と、極性検出部１８０と、を加えたものである。

デシリアライザ１７０は、ＥＸＯＲ１６５、１６６から出力される、Retimeされた信号データを、ＶＣＯ１６０’から出力されるクロックを用いて、所定のビット数を有するパラレルのデータ及びパラレルのクロックに変換する。極性検出部１８０は、極性検出器１８１と、加算器１８２と、を備え、デシリアライザ１７０から出力されるパラレルのデータ及びパラレルのクロックを用いて極性を検出する。

以上説明したように本開示の第１の実施形態に係るシリアルデータ受信装置１００は、シリアルデータの受信の際に、高速動作を可能とし、またジッタ耐性を向上させ、さらにはシリアルデータの受信時における消費電力を低減することができる。

＜２．第２の実施形態＞
［２．１．概要］
続いて、本開示の第２の実施形態について詳細に説明する前に、本開示の第２の実施形態に至る概要を説明する。

従来、シリアル転送を用いて高速にデータ通信する装置が実現されている。例えば、このような装置として、１対の信号線を用いて差動信号を伝送する装置が実現されている（例えば、特開２０１３−１８７５８４号公報など参照）。この１対の信号線を用いた差動信号の伝送では、送信側の機器（ソース機器）から受信側の機器（シンク機器）へ差動信号を用いた高速なデータ転送が行われる。また、この伝送では、シンク機器からソース機器へのデータの伝送は、差動信号が伝送される１対の信号線を経由した同相信号の送受信により行われる。また、特開２０１３−１８７５８４号公報で開示されている技術では、伝送路にＡＣ結合を備えていることで、差動信号を下りのデータ伝送とし、同相信号を上りのデータ伝送とする装置における利便性を向上させている。

一方、特開２０１３−１８７５８４号公報で開示されている技術は、下りが差動信号、上りが同相信号に限定されており、差動と同相の違いを使って信号分離をすることが前提となっている。そのため、例えば上り下りとも同相信号となるような同軸ケーブルを伝送路に使うことができない。昨今、データ通信用の伝送路として差動のＳＴＰ（シールデットツイストペア）ケーブルの他に、同軸で安価なＣＯＡＸ（コアキシャル）ケーブルを使用するケースが増えている。このようなケーブルを使用できないと、シリアル転送を用いたデータ通信において用途が限られてしまう。また、特開２０１３−１８７５８４号公報で開示されている技術は、上りデータのスタート時に充電パターンを必要としており、上りデータの帯域を狭めてしまっていた。

そこで本件開示者は、上述した点に鑑み、差動ケーブルだけで無く同軸ケーブルも使用することで用途を広範化することが出来ると共に、上りデータの帯域を有効に利用することが出来る技術について鋭意検討を行った。その結果、本件開示者は、以下で説明するように、差動ケーブルだけで無く同軸ケーブルも使用することで用途を広範化することが出来ると共に、上りデータの帯域を有効に利用することが出来る技術を考案するに至った。

以上、本実施形態の概要について説明した。続いて、本実施形態に係るシリアルデータ送受信システムの構成例を説明する。

［２．２．構成例］
図１４は、本開示の第２の実施形態に係るシリアルデータ送受信システム２００の構成例を示す説明図である。以下、図１４を用いて本開示の第２の実施形態に係るシリアルデータ送受信システム２００の構成例について説明する。なお、図１４では、シリアルデータ送受信システム２００のデータ送信側の機器（ソース機器３００）およびデータ受信側の機器（シンク機器４００）においてデータの伝送に係わる機能構成のみを示し、その他は省略して示す。

本開示の第２の実施形態に係るシリアルデータ送受信システム２００は、例えば、シリアルデータ伝送技術を用いたデジタル映像・音声データの送受信を行うシステムである。本開示の第２の実施形態に係るシリアルデータ送受信システム２００は、デジタル映像・音声データとして、２４ビット階調ＶＧＡ（ＶｉｄｅｏＧｒａｐｈｉｃｓＡｒｒａｙ）、ＷＶＧＡ（ＷｉｄｅＶＧＡ）、ＳＶＧＡ（ＳｕｐｅｒＶＧＡ）、ＸＧＡ（ｅＸｔｅｎｄｅｄＧｒａｐｈｉｃｓＡｒｒａｙ）、ＷＸＧＡ（ＷｉｄｅＸＧＡ）、ＳＸＧＡ（ＳｕｐｅｒＸＧＡ）、ＵＸＧＡ（ＵｌｔｒａＸＧＡ）等の動画像を伝送する。

図１４に示したように、本開示の第２の実施形態に係るシリアルデータ送受信システム２００は、ソース機器３００と、シンク機器４００と、を含んで構成される。シリアルデータ送受信システム２００は、１対の信号線（伝送路５００）を介した信号によりデータをシリアル転送するものであり、ソース機器３００と、シンク機器４００と、伝送されるデータの経路である伝送路５００とを備える。以下の説明では、ソース機器３００からシンク機器４００の方向を下り、シンク機器４００からソース機器３００の方向を上りとする。以下では、下り信号は一般的に映像信号等を扱い、上り信号は制御信号等の低速な信号を扱うケースで説明する。伝送路５００としてはシールデッドペアケーブルが用いられうる。ここで、ソース機器３００とシンク機器４００とを接続する伝送路５００には差動ケーブルが用いられてもよく、同軸ケーブルが用いられてもよい。従って、シリアルデータ送受信システム２００は、下りが差動信号、上りが同相信号となる信号だけでなく、上り下りとも同相信号となるような信号も伝送されうる。

ソース機器３００の構成を説明する。ソース機器３００は、下り送信処理部３１０と、差動ドライバ３２０と、ローパスフィルタ（ＬＰＦ）３３０と、上り受信処理部３４０と、を含んで構成される。

下り送信処理部３１０は、ソース機器３００からシンク機器４００に送信するデータを決定し、その決定したデータを差動ドライバ３２０に供給するものである。例えば、下り送信処理部３１０は、データ（下りデータ）をシンク機器４００に送信する場合には、伝送するためのクロックである送信クロック（図では、Ｔｃｌｋと表す）に下りデータを同期させ、この同期させた下りデータを差動ドライバ３２０に供給する。なお、図１４では、下り送信処理部３１０に下りデータを供給するための信号線（信号線３１９）と、下り送信処理部３１０に送信クロックＴＣＬＫを供給するための信号線（信号線３１８）とが示されている。また図１４では、下り送信処理部３１０からデータを差動ドライバ３２０に供給するための信号線（信号線３１７）が示されている。

また、下り送信処理部３１０は、信号線３４１を介して参照クロック送信命令が上り受信処理部３４０から供給された場合には、送信クロックＴＣＬＫをＮ分周したクロックを、参照クロック（ＲＥＦ）として差動ドライバ３２０に供給する。

差動ドライバ３２０は、下り送信処理部３１０から供給された信号を１対の信号線（伝送路５００）でシリアル転送するために差動信号を生成するものである。この差動ドライバ３２０は、互いに逆位相となる対の信号（差動信号）を生成し、その生成した信号を、
伝送路５００を介してシンク機器４００に供給する。

ＬＰＦ３３０は、差動ドライバ３２０から出力される信号を減衰させて、伝送路５００を通じてシンク機器４００から伝送されてくる信号を通過させるフィルタである。図１４では、ＬＰＦ３３０を通過した信号を上り受信処理部３４０に供給するための信号線（信号線３３１）が示されている。本実施形態では、ソース機器３００からシンク機器４００へ伝送される下りの信号と、シンク機器４００からソース機器３００へ伝送される上りの信号とで、周波数帯を変えている。従って、ＬＰＦ３３０は、シンク機器４００からソース機器３００へ伝送される上りの信号を通過させ、ソース機器３００からシンク機器４００へ伝送される下りの信号を減衰させる特性を有している。

図１５は、本実施形態における下りの信号と上りの信号の周波数成分の例を示す説明図である。このように、本実施形態では、図１５に示したように、下りの信号と上りの信号とは、周波数帯が重ならないような周波数成分としている。なお本実施形態では、下りの信号を高周波として上りの信号を低周波としているが、本開示は係る例に限定されるものでは無い。

上り受信処理部３４０は、ＬＰＦ３３０を通過した信号を解析し、その解析結果を出力するものである。例えば、上り受信処理部３４０は、ＬＰＦ３３０を通過した信号が上りの信号のデータ（ここでは、ユーザーデータと称する）である場合には、ソース機器３００におけるユーザーデータを使用する回路（図示せず）に、信号線３４３を介してユーザーデータを供給する。また、上り受信処理部３４０は、ＬＰＦ３３０を通過した信号が、参照クロックを要求する信号（ここでは、参照クロック要求信号（ＲＥＦＲＥＱ）と称する）である場合には、参照クロック送信命令を、信号線３４１を介して下り送信処理部３１０に供給する。また図１４には、上り受信処理部３４０から上りデータＣｌｋを出力するための信号線（信号線３４２）が示されている。

上り受信処理部３４０の構成は特定のものに限定されないが、例えば、ＬＰＦ３３０を通過した信号と、所定の電位である参照電位とを比較し、その比較結果と、ソース機器３００において発生させた所定のクロックとを比較することでデータを検出する機能を有するように構成される。

続いてシンク機器４００の構成を説明する。シンク機器４００は、差動レシーバ４１０と、下り受信処理部４２０と、上り送信処理部４３０と、差動ドライバ４４０と、ハイパスフィルタ（ＨＰＦ）４５０と、とを備える。

差動レシーバ４１０、伝送路５００を介して供給され、ハイパスフィルタ４５０を通過した差動信号を受信するものである。この差動レシーバ４１０は、ソース機器３００の差動ドライバ３２０が送信した差動信号を受信して、受信した信号を下り受信処理部４２０に、信号線４１１を介して供給する。

下り受信処理部４２０は、差動レシーバ４１０から供給された信号を解析し、その解析結果を出力するものである。例えば、下り受信処理部４２０は、下りデータが差動信号で伝送された場合には、その下りデータを、シンク機器４００における下りデータを使用する回路（図示せず）に信号線４２１を介して供給する。また、下り受信処理部４２０は、参照クロックの受信が必要である場合には、参照クロック要求信号（ＲＥＦＲＥＱ）の送信を実行するための信号（参照クロック要求送信命令）を、上り送信処理部４３０に信号線４２３を介して供給する。

さらに、下り受信処理部４２０は、参照クロックを受信した場合には、下り受信処理部４２０が下りデータを検出する際に用いるクロック（基準クロック）を参照クロックに同期させる。なお、下り受信処理部２２０は、送信クロック（ＴＣＬＫ）を、シンク機器４００における送信クロック（ＴＣＬＫ）を使用する回路（図示せず）に信号線４２２を介して供給する。

下り受信処理部４２０の構成は特定のものに限定されないが、例えば、一例として上述した第１の実施形態で説明したシリアルデータ受信装置１００の構成を適用することが出来る。下り受信処理部４２０として、上述のシリアルデータ受信装置１００の構成を適用することで、シンク機器４００は、シリアルデータの受信の際に、高速動作を可能とし、またジッタ耐性を向上させ、さらにはシリアルデータの受信時における消費電力を低減することができる。

上り送信処理部４３０は、シンク機器４００からソース機器３００に送信するデータを決定し、その決定したデータを差動ドライバ４４０へ供給するものである。例えば、上り送信処理部４３０は、参照クロック要求送信命令が下り受信処理部４２０から供給されている場合には、参照クロック要求信号（ＲＥＦＲＥＱ）を差動ドライバ４４０に信号線３３１を介して供給する。

また、上り送信処理部４３０は、参照クロック要求送信命令が供給されていない場合において、送信対象のデータ（ユーザーデータ）が供給された場合には、ユーザーデータを差動ドライバ４４０に供給する。この場合において、上り送信処理部４３０は、上り方向のデータ送信のためのクロックである上り送信クロック（図では、上りデータＣｌｋと表す）にユーザーデータを同期させ、この同期させたユーザーデータを差動ドライバ４４０に供給する。なお、図１４では、上り送信処理部４３０にユーザーデータを供給するための信号線４９９と、上り送信処理部４３０に上りデータＣｌｋを供給するための信号線４９８とが示されている。また上り送信処理部４３０は、上りデータのスタート時に、特開２０１３−１８７５８４号公報で開示されている技術のように充電パターンを送信することを妨げるものでは無い。

差動ドライバ４４０は、上り送信処理部４３０から供給された信号を１対の信号線（伝送路５００）を介して転送するために差動信号を生成するものである。差動ドライバ４４０は、生成した差動信号を、伝送路５００を介してソース機器３００のＬＰＦ３３０に供給する。

ＨＰＦ４５０は、差動ドライバ４４０から出力される信号を減衰させて、伝送路５００を通じてソース機器３００から伝送されてくる信号を通過させるフィルタである。上述したように、本実施形態では、ソース機器３００からシンク機器４００へ伝送される下りの信号と、シンク機器４００からソース機器３００へ伝送される上りの信号とで、周波数帯を変えている。従って、ＨＰＦ４５０は、シンク機器４００からソース機器３００へ伝送される上りの信号を減衰させ、ソース機器３００からシンク機器４００へ伝送される下りの信号を通過させる特性を有している。

図１４に示したシリアルデータ送受信システム２００で伝送される映像信号はピクセルクロック（ドットクロックやシフトクロックと呼ばれることもある）に対し、２４ビット等の信号がパラレルに入力され、それらをシリアル信号に変換し伝送される。その場合、映像信号はピクセルクロックの逓倍の信号となる。つまり、解像度が低い場合はこのピクセルクロックが小さく、逓倍された信号成分も低周波となることがある、この場合、下り信号である映像信号と上り信号とで周波数成分が近くなると、高精度なフィルタを使用することで信号を分離することになる。

そこで本実施形態では、そのような場合を考慮し、下り信号は固定の伝送レートにして、この下り信号に映像信号を格納して送ってもよい。このようにすることで、上り信号と下り信号それぞれの伝送レートが固定となり、周波数差をつけることができる。上り信号と下り信号に周波数差を付けることで、例えばＬＰＦ３３０やＨＰＦ４５０に簡易な構成のものを用いることが出来る。簡易な構成とは、例えば、抵抗素子と容量素子のみで構成出来るものなどを指すが、本開示はもちろんこれに限定するものではない。

図１６は、本開示の第２の実施形態に係るシリアルデータ送受信システム２００のより具体的な回路構成例を示す説明図である。

差動ドライバ３２０（下り信号送信回路）は差動回路である。下り信号送信回路の出力は５０Ωの抵抗Ｒ１、Ｒ２で終端されている。そして、伝送路５００を介して差動レシーバ４１０（下り信号受信回路）にて５０Ωの抵抗Ｒ３、Ｒ４で終端されている。この５０Ωの抵抗の前段に、例えば１８０ｐＦの容量素子Ｃ１、Ｃ２が入っており、これが第１のハイパスフィルタの構成となっている。さらにその先に直流成分をカットするための容量素子Ｃ３、Ｃ４が入っており、これが第１のハイパスフィルタの構成となっている。これらのハイパスフィルタにより、シンク機器４００からソース機器３００へ伝送される上り信号を減衰させる。

差動ドライバ４４０（上り信号送信回路）の後段には、フェライトビーズ（ＦＢ）４４１、４４２が設けられている。フェライトビーズ（ＦＢ）４６１、４６２はインダクタ素子であってもよい。フェライトビーズ（ＦＢ）４４１、４４２は、高周波でインピーダンスが高く、低周波でインピーダンスが低い素子であり、上り信号送信回路側の負荷の影響を小さくするために挿入されているものである。

上り信号送信回路はチャージポンプ構成であり、電流源４４１、４４２、４４３、４４４を、スイッチ４４５、４４６、４４７、４４８によるスイッチングで電流を出力したり引いたりする構成を有している。スイッチ４４５、４４６、４４７、４４８は、例えば後述するようにＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）が用いられうる。また上り信号送信回路は、電流が切れた際にＤＣ位置を定めるために、電源を分圧するための抵抗素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４を設けている。これらの電流が伝送路５００を介して、下り信号送信回路の５０Ω負荷に流れ、電圧が変化する。

下り信号受信回路側は、容量値が低い容量素子Ｃ３、Ｃ４が接続されているため、低周波成分に対してはインピーダンスが高いため、電流は殆ど流れない。また上り信号受信回路には、下り信号も入力されてしまうため、前段にＬＰＦ３３０を入れて、下り信号成分を減衰させ、上り信号のみを受信できる構成にしている。

上り信号受信回路は、さらに正相側にＤＣオフセットをつけてもよい。正相側にＤＣオフセットをつけることで、上り信号受信回路は、上り信号が無い時にはＨｉｇｈまたはＬｏｗレベルを出力できるようにすることができる。このＤＣオフセットは、微小なノイズ等により、無信号時に出力をトグルさせない役目を担っている。例えば、高速の下り信号が伝送路５００で伝送される際に、周波数同期させるために参照クロックを起動シーケンスの初めに必要とする場合がある。

この参照クロック要求は上り信号を使ってシンク機器４００の側から送るが、信号が無い時をこの参照クロック要求とする場合に、ノイズ等でトグルしてしまうと参照クロック要求がソース機器３００の側に届かず、同期が取れず通信ができないといった状態になってしまう恐れがある。別の構成として、上り信号に特殊な符号等を入れ、その符号が届かないことを参照クロック要求とする等、他の方法もあり得るが、このＤＣオフセットを付与することで、システムをより簡易化することが可能となる。

スイッチ４４５、４４６、４４７、４４８は、所定のタイミングでオン、オフするスイッチである。そのようなスイッチとして、例えばＭＯＳＦＥＴが用いられうる。これらのスイッチ４４５、４４６、４４７、４４８のオン、オフのタイミングを変えることで、すなわち、電流源４４１、４４２、４４３、４４４のオン、オフのタイミングを変えることで、差動通信だけでなく、同相通信や、ＤＣ結合での同相通信が可能となる。また、スイッチ４４５、４４６、４４７、４４８のオン、オフのタイミングを変えることで、伝送路５００が差動ケーブルだけでなく同軸ケーブルであっても対応可能となる。

スイッチ４４５、４４６、４４７、４４８のデューティ比は、略５０％であることが好ましい。デューティ比が５０％以外の値となると、上り信号送信回路からの信号線の電圧が、電源電圧またはグランド（ＧＮＤ）に近付く。上り信号送信回路からの信号線の電圧が、電源電圧またはグランド（ＧＮＤ）に近付ことにより、電流源４４１、４４２、４４３、４４４が破綻することになる。

なお、上述した回路定数は一例であり、抵抗やコンデンサについては、ソース機器３００とシンク機器４００との間で伝送路を使って通信したい信号の特性に応じて、様々な回路定数のものを用いることができることは言うまでもない。

上り信号送信回路の具体例を示す。図１７〜図２０は、上り信号送信回路の構成例を示す説明図である。図１７は、ＡＣ結合で差動通信の場合の上り信号送信回路の構成例であり、図１８は、ＡＣ結合で同相通信の場合の上り信号送信回路の構成例であり、図１９は、ＤＣ結合で同相通信の場合の上り信号送信回路の構成例であり、図２０は、ＡＣ結合で同軸通信の場合の上り信号送信回路の構成例である。

図１７に示した上り信号送信回路は、スイッチ４４５、４４８はＨｉｇｈの状態でオンとなり、Ｌｏｗの状態でオフとなる。スイッチ４４６、４４７はＬｏｗの状態でオンとなり、Ｈｉｇｈの状態でオフとなる。すなわち、差動信号が上り信号送信回路から出力されることになる。

図１８に示した上り信号送信回路は、スイッチ４４５、４４６はＨｉｇｈの状態でオンとなり、Ｌｏｗの状態でオフとなる。スイッチ４４７、４４８はＬｏｗの状態でオンとなり、Ｈｉｇｈの状態でオフとなる。すなわち、同相信号が上り信号送信回路から出力されることになる。

図１９に示した上り信号送信回路は、スイッチ４４５、４４６は常にオフの状態であり、スイッチ４４７、４４８はＬｏｗの状態でオンとなり、Ｈｉｇｈの状態でオフとなる。すなわち、同相信号が上り信号送信回路から出力されることになる。

図２０に示した上り信号送信回路は、スイッチ４４５、４４８はＨｉｇｈの状態でオンとなり、Ｌｏｗの状態でオフとなる。スイッチ４４６、４４７はＬｏｗの状態でオンとなり、Ｈｉｇｈの状態でオフとなる。また図２０に示した例では同軸通信であるため、伝送路では１本の信号線で信号が送られることになる。

このように、スイッチ４４５、４４６、４４７、４４８のオン、オフ特性を、伝送路５００で伝送される信号に応じて変化させることで、上り信号送信回路は様々な伝送路に対応することが可能となる。

以上説明したように、本開示の第２の実施形態に係るシリアルデータ送受信システム２００は、差動ケーブルだけで無く同軸ケーブルも使用することで用途を広範化することが出来ると共に、上りデータの帯域を有効に利用することが出来る。従って、本開示の第２の実施形態に係るシリアルデータ送受信システム２００は、伝送路５００として様々なケーブルを用いることが可能となり、差動ケーブルのみしか伝送路に使うことが出来なかったシリアルデータ送受信システムに比べ、汎用性を飛躍的に高めることが可能となる。

＜３．まとめ＞
以上説明したように本開示の第１の実施の形態によれば、シリアルデータを受信するデータ受信装置において、動作速度の向上や消費電力の低減などを図ることにより、通信品質を向上させることが可能なシリアルデータ受信装置１００が提供される。

また、以上説明したように本開示の第２の実施の形態によれば、差動ケーブルだけで無く同軸ケーブルも使用することで用途を広範化することが出来ると共に、上りデータの帯域を有効に利用することが出来るシリアルデータ送受信システム２００が提供される。

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。

なお、以下のような構成も本開示の技術的範囲に属する。
（１）
受信したシリアルデータから、該シリアルデータの立ち上がりのタイミングで値が反転する第１の信号と、該シリアルデータの立ち下がりのタイミングで値が反転する第２の信号と、を生成する信号生成部と、
前記信号生成部が生成した前記第１の信号および前記第２の信号を用いてクロック再生を行うクロック再生部と、
を備える、データ受信装置。
（２）
前記クロック再生部は、前記第１の信号及び前記第２の信号のそれぞれに対して個別に位相検出を行う位相検出部を備える、前記（１）に記載のデータ受信装置。
（３）
各前記位相検出部は、前記第１の信号または前記第２の信号を入力するフリップフロップ回路を備え、
前記フリップフロップ回路は、前記第１の信号または前記第２の信号と、クロック信号とを入力する第１のＤラッチ回路と、前記クロック信号を所定時間遅延させる遅延器と、前記第１のＤラッチ回路の出力と、前記遅延器との出力を入力する第２のＤラッチ回路と、を備える、前記（２）に記載のデータ受信装置。
（４）
各前記位相検出部は、前記シリアルデータの符号が遷移するタイミングで前記第１のＤラッチ回路及び前記第２のＤラッチ回路のリセットを解除するリセット解除回路をさらに備える、前記（３）に記載のデータ受信装置。
（５）
各前記位相検出部による位相検出の結果に基づいて駆動するチャージポンプをさらに備える、前記（２）〜（４）のいずれかに記載のデータ受信装置。
（６）
前記チャージポンプの出力に応じて電圧制御発振器の駆動電圧を生成するループフィルタをさらに備える、前記（５）に記載のデータ受信装置。
（７）
前記シリアルデータは映像データである、前記（１）〜（６）のいずれかに記載のデータ受信装置。
（８）
第１のデジタル信号と、前記第１のデジタル信号と逆方向に伝送される、前記第１のデジタル信号と異なる周波数帯域を有する第２のデジタル信号とが伝送される同一の伝送路からの前記第１のデジタル信号を受信する受信回路と、
前記第２のデジタル信号を送信する送信回路と、
前記第２のデジタル信号を減衰させるフィルタ回路と、
を備える、データ送受信装置。
（９）
前記送信回路は、前記第１のデジタル信号と同相信号である前記第２のデジタル信号を送信する、前記（８）に記載のデータ送受信装置。
（１０）
前記送信回路は、前記第１のデジタル信号と差動信号である前記第２のデジタル信号を送信する、前記（８）に記載のデータ送受信装置。
（１１）
前記第１のデジタル信号及び前記第２のデジタル信号は固定の伝送レートで伝送される、前記（８）〜（１０）のいずれかに記載のデータ送受信装置。
（１２）
前記送信回路は、前記第２のデジタル信号のデューティ比を略５０％で伝送する、前記（８）〜（１１）のいずれかに記載のデータ送受信装置。
（１３）
前記送信回路は、前記第２のデジタル信号の送信に先立って所定の充電パターンを送信する、前記（８）に記載のデータ送受信装置。
（１４）
前記受信回路は、正相側に直流成分のオフセットを付与する、前記（８）〜（１３）のいずれかに記載のデータ送受信装置。
（１５）
前記伝送路で伝送されるデータは映像データである、前記（８）〜（１４）のいずれかに記載のデータ送受信装置。
（１６）
前記映像データの送信元の装置である、前記（１５）に記載のデータ送受信装置。
（１７）
前記映像データの受信先の装置である、前記（１５）に記載のデータ送受信装置。

１００シリアルデータ受信装置
２００シリアルデータ送受信システム
３００ソース機器
４００シンク機器

Claims

受信したシリアルデータから、該シリアルデータの立ち上がりのタイミングで値が反転する第１の信号と、該シリアルデータの立ち下がりのタイミングで値が反転する第２の信号と、を生成する信号生成部と、
前記信号生成部が生成した前記第１の信号および前記第２の信号を用いてクロック再生を行うクロック再生部と、
を備える、データ受信装置。
前記クロック再生部は、前記第１の信号及び前記第２の信号のそれぞれに対して個別に位相検出を行う位相検出部を備える、請求項１に記載のデータ受信装置。
各前記位相検出部は、前記第１の信号または前記第２の信号を入力するフリップフロップ回路を備え、
前記フリップフロップ回路は、前記第１の信号または前記第２の信号と、クロック信号とを入力する第１のＤラッチ回路と、前記クロック信号を所定時間遅延させる遅延器と、前記第１のＤラッチ回路の出力と、前記遅延器との出力を入力する第２のＤラッチ回路と、を備える、請求項２に記載のデータ受信装置。
各前記位相検出部は、前記シリアルデータの符号が遷移するタイミングで前記第１のＤラッチ回路及び前記第２のＤラッチ回路のリセットを解除するリセット解除回路をさらに備える、請求項３に記載のデータ受信装置。
各前記位相検出部による位相検出の結果に基づいて駆動するチャージポンプをさらに備える、請求項２に記載のデータ受信装置。
前記チャージポンプの出力に応じて電圧制御発振器の駆動電圧を生成するループフィルタをさらに備える、請求項５に記載のデータ受信装置。
前記シリアルデータは映像データである、請求項１に記載のデータ受信装置。
第１のデジタル信号と、前記第１のデジタル信号と逆方向に伝送される、前記第１のデジタル信号と異なる周波数帯域を有する第２のデジタル信号とが伝送される同一の伝送路からの前記第１のデジタル信号を受信する受信回路と、
前記第２のデジタル信号を送信する送信回路と、
前記第２のデジタル信号を減衰させるフィルタ回路と、
を備える、データ送受信装置。
前記送信回路は、前記第１のデジタル信号と同相信号である前記第２のデジタル信号を送信する、請求項８に記載のデータ送受信装置。
前記送信回路は、前記第１のデジタル信号と差動信号である前記第２のデジタル信号を送信する、請求項８に記載のデータ送受信装置。
前記第１のデジタル信号及び前記第２のデジタル信号は固定の伝送レートで伝送される、請求項８に記載のデータ送受信装置。
前記送信回路は、前記第２のデジタル信号のデューティ比を略５０％で伝送する、請求項８に記載のデータ送受信装置。
前記送信回路は、前記第２のデジタル信号の送信に先立って所定の充電パターンを送信する、請求項８に記載のデータ送受信装置。
前記受信回路は、正相側に直流成分のオフセットを付与する、請求項８に記載のデータ送受信装置。
前記伝送路で伝送されるデータは映像データである、請求項８に記載のデータ送受信装置。
前記映像データの送信元の装置である、請求項１５に記載のデータ送受信装置。
前記映像データの受信先の装置である、請求項１５に記載のデータ送受信装置。