JP2011029779A - 送信機および通信システム - Google Patents

Abstract

【課題】周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる送信機、および通信システムを提供する。
【解決手段】送信機２は、発振回路４と、送信部５とを備える。発振回路４は、基準クロックＣＫ_ｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相（Ｎは２以上の整数）のクロックＣＫ_１〜ＣＫ_Ｎを生成して出力する。送信部５は、発振回路４から出力されたクロックＣＫ_１〜ＣＫ_Ｎを入力して、このクロックＣＫ_ｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓ_ｎを同期させて高速シリアル伝送線路Ｌ_ｎを介して受信機３に送信する。
【選択図】 図１

Description

本発明は、送信機および通信システムに関する。

近年、薄型テレビの大画面化や高精細化に伴い、テレビ内部におけるデータ伝送量が増加し、データ伝送の高速化、パラレル化、チャネル間の配線の省スペース化が進んでいる。このようなデータの伝送方式の一例として、ＬＶＤＳ（Low Voltage Differential Signaling）が挙げられる。ＬＶＤＳは、抵抗終端された一対の差動伝送線路における電流方向を変えることによって信号を送受信する方式である。

上記のように、複数の伝送線路によりデータ伝送を行う伝送方式において、データレートが上がり、チャネル間のスペースが狭くなると、チャネル間の干渉（クロストーク）が生じ、データ伝送品質の低下に繋がる。特に、データ遷移情報が重要な役割を果たすクロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路を用いるデータ伝送方式にあっては、チャネル間のクロストークによりデータのエッジ（データの遷移点）に時間的な揺らぎ（以下、ジッター）が生じ、データ伝送品質の劣化が生じる。

そこで、例えば特許文献１に記載の信号伝送装置では、送信装置内に第１の遅延部を設けると共に、受信装置内に第１の遅延部と同じ構成で同じ信号遅延時間を生じさせる第２の遅延部を設けている。これにより、送信装置から送信される第２の信号（映像信号）に対し第１の信号（クロック信号）に第１の遅延部において遅延を生じさせ、第１の信号と第２の信号との同期タイミングをずらすことで、クロストークの影響によるジッターを抑制すると共に、送信装置から送信される第２の信号に受信装置内の第２の遅延部において第１の信号と同様の信号時間遅延を生じさせることで、最終的に第１の信号と第２の信号とを同期させている。

特開２００７−１９５０５５号公報

上記従来の信号伝送装置では、送信装置から送信される第１の信号（クロック信号）に信号遅延時間を生じさせることで、クロストークに起因するジッターの低減を図っている。しかしながら、この信号伝送装置では、回路素子や配線の長さ等によって信号に遅延を生じさせているため、遅延量が固定値となる。そのため、例えば周波数可変のシステムにおいてクロックの周波数（データレート）が変更された場合には、その周波数の変化に対応できないといった問題があった。

本発明は、上記問題点を解消する為になされたものであり、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる送信機、および通信システムを提供することを目的とする。

本発明の送信機は、Ｎ本（Ｎは２以上の整数）の伝送線路Ｌ_１〜Ｌ_Ｎを介して受信機にＮ個のシリアルデータ信号Ｓ_１〜Ｓ_Ｎを送信する送信機であって、基準クロックＣＫ_ｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ_１〜ＣＫ_Ｎを生成して出力する発振回路と、発振回路から出力されたクロックＣＫ_１〜ＣＫ_Ｎを入力して、各クロックＣＫ_ｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓ_ｎを同期させて伝送線路Ｌ_ｎに送出する送信部と、を備えることを特徴とする。

この送信機では、同じ周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ_１〜ＣＫ_Ｎを生成し、各クロックＣＫ_ｎにシリアルデータ信号Ｓ_ｎを同期させて伝送線路Ｌ_ｎを介して受信機に送信する。これにより、Ｎ本の伝送線路Ｌ_１〜Ｌ_Ｎを介して送信されるシリアルデータ信号Ｓ_１〜Ｓ_Ｎは、位相差により遅延（スキュー）が生じたＣＫ_１〜ＣＫ_Ｎにそれぞれ同期して送信されることになるので、隣接する伝送線路Ｌ_１〜Ｌ_Ｎ間においてクロストークし合わないようにデータのエッジをずらすことができ、クロストークに起因するジッターを低減することが可能となる。また、周波数が変化した場合であっても、同じ周期を有するクロックＣＫ_１〜ＣＫ_Ｎが常に同じ位置関係（位相差）で生成されて出力されるため、周波数の変化にも対応することができる。従って、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。

また、発振回路は、位相が２π／ＮずれたＮ相のクロックＣＫ_１〜ＣＫ_Ｎを生成して出力することが好適である。この場合には、隣接する伝送線路Ｌ_１〜Ｌ_Ｎ間において、データのエッジが最もクロストークし合わない位置関係となるので、より一層クロストークに起因するジッターの低減を図ることができる。

また、本発明の通信システムは、Ｎ本（Ｎは２以上の整数）の伝送線路Ｌ_１〜Ｌ_Ｎを介してＮ個のシリアルデータ信号Ｓ_１〜Ｓ_Ｎを送信する送信機と、この送信機から送信されたシリアルデータ信号Ｓ_１〜Ｓ_Ｎを受信する受信機とを備えた通信システムであって、送信機は、基準クロックＣＫ_ｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ_１〜ＣＫ_Ｎを生成して出力する発振回路と、発振回路から出力されたクロックＣＫ_１〜ＣＫ_Ｎを入力して、各クロックＣＫ_ｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓ_ｎを同期させて伝送線路Ｌ_ｎに送出する送信部と、を備え、受信機は、送信機からクロックＣＫ_１〜ＣＫ_Ｎに同期して送信されたシリアルデータ信号Ｓ_１〜Ｓ_Ｎを受信する受信部と、受信部により受信されたクロックＣＫ_１〜ＣＫ_Ｎに同期したシリアルデータ信号Ｓ_１〜Ｓ_Ｎを入力して、このシリアルデータ信号Ｓ_１〜Ｓ_Ｎに基づいてデータＤ_１〜Ｄ_ＮおよびクロックＣＫ_１〜ＣＫ_Ｎの復元を行うクロックリカバリ部と、クロックリカバリ部によって復元されたデータＤ_１〜Ｄ_ＮおよびクロックＣＫ_１〜ＣＫ_Ｎを入力して、Ｎ本の伝送線路Ｌ_１〜Ｌ_Ｎ間の位相のずれを調整して出力するデスキュー回路と、を備えることを特徴とする。

この通信システムでは、同じ周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ_１〜ＣＫ_Ｎを生成し、各クロックＣＫ_ｎにシリアルデータ信号Ｓ_ｎを同期させて伝送線路Ｌ_ｎを介して受信機に送信する。そして、受信機は、受信したシリアルデータ信号Ｓ_１〜Ｓ_ＮからデータＤ_１〜Ｄ_ＮおよびクロックＣＫ_１〜ＣＫ_Ｎを復元し、伝送線路Ｌ_１〜Ｌ_Ｎ間の位相のずれを調整して出力する。このような構成により、Ｎ本の伝送線路Ｌ_１〜Ｌ_Ｎを介して送信されるシリアルデータ信号Ｓ_１〜Ｓ_Ｎは、位相差により遅延が生じたＣＫ_１〜ＣＫ_Ｎに同期して送信されることになるので、隣接する伝送線路Ｌ_１〜Ｌ_Ｎ間においてクロストークし合わないようにデータのエッジをずらすことができ、クロストークに起因するジッターを低減することが可能となる。また、周波数が変化した場合であっても、同じ周期を有するクロックＣＫ_１〜ＣＫ_Ｎが常に同じ位置関係（位相差）で生成されて出力されるため、周波数の変化にも対応することができる。従って、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。

本発明によれば、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。

本実施形態に係る送信機を含んだ通信システムの構成図である。 発振回路の回路図である。 ＶＣＯの回路図である。 比較例におけるクロックとデータのエッジとを示す図である。 本実施形態におけるクロックとデータのエッジとを示す図である。

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本実施形態に係る送信機を含んだ通信システムの構成図である。この図に示される通信システム１は、送信機２と、受信機３とを備える。送信機２と受信機３とは、Ｎ本の高速シリアル伝送線路Ｌ_１〜Ｌ_Ｎによって接続されている。この高速シリアル伝送線路Ｌ_１〜Ｌ_Ｎは、送信機２から送出される信号を受信機３に伝送する信号線である。なお、Ｎは２以上の整数、ｎは１以上Ｎ以下の各整数である（以下同様）。

送信機２は、発振回路４と、送信部５とを備える。送信機２は、受信機３に例えば画像（映像）データを送信する装置である。

発振回路４は、基準クロックＣＫ_ｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相（多相）のクロックＣＫ_１〜ＣＫ_Ｎを生成して出力する。この発振回路４は、図２に示すように、ＰＬＬ（Phase-Locked Loop）回路であり、位相比較器４１と、ＣＰ（Charge Pomp：チャージポンプ）４２と、ＶＣＯ（VoltageControlled Oscillator：電圧制御発振回路）４３と、分周回路４４とを含んで構成されている。

ここで、発振回路４のＶＣＯ４３は、リングオシレータにより構成されている。具体的には、図３を参照しながら説明する。図３は、ＶＣＯ４３の回路図である。同図に示すように、ＶＣＯ４３は、例えば５個のインバータＩ_１〜Ｉ_５を備えており、このインバータＩ_１〜Ｉ_５がリング状に接続されることによりリングオシレータを構成している。各インバータＩ_１〜Ｉ_５は、ＰＭＯＳトランジスタのドレイン端子とＮＭＯＳトランジスタのドレイン端子とが互い接続された構成となっている。そして、各インバータＩ_１〜Ｉ_５は、ＣＰ４２の出力に基づく制御電圧Ｖ_ｃにより制御されることで、出力端から同一の周期を有すると共に、位相が互いに異なるクロックＣＫ_１〜ＣＫ_５を出力する。このクロックＣＫ_１〜ＣＫ_５は、例えば隣り合うクロックＣＫ_１〜ＣＫ_５同士の位相が２π／５ずつずれている。発振回路４は、生成したクロックＣＫ_１〜ＣＫ_Ｎを送信部５に出力する。なお、インバータＩ_ｍ（ｍは１以上の各整数）は、必要とされるクロックＣＫ_１〜ＣＫ_Ｎの位相数（高速シリアル伝送線路Ｌ_１〜Ｌ_Ｎの数）に応じて適宜接続数が変更される。

上記の発振回路４においては、図２に示すように、ＶＣＯ４３から出力されたクロックＣＫ_１〜ＣＫ_Ｎのうち１つのクロックが発振信号Ｃ_ｏｕｔとして分周回路４４に供給され、この分周回路４４において発振信号Ｃ_ｏｕｔを分周して分周信号Ｃ_ｄを生成して出力し、この分周信号Ｃ_ｄが位相調比較器４１に帰還される。位相比較器４１では、基準クロックＣＫ_ｒｅｆと分周信号Ｃ_ｄとの位相差を検出し、この検出した位相差を表す比較信号ｕｐ，ｄｏｗｎをＣＰ４２に出力する。そして、ＣＰ４２では、入力した比較信号ｕｐ，ｄｏｗｎが表す位相差に応じた量の電流が生成され、この電流に基づいた制御電圧Ｖ_ｃがＶＣＯ４３に出力される。

図１に戻って、送信部５は、送信機２に入力されたパラレルデータ信号Ｐ_ｄａｔａを入力し、このパラレルデータ信号Ｐ_ｄａｔａをシリアルデータ信号Ｓ_１〜Ｓ_Ｎに変換して高速シリアル伝送線路Ｌ_１〜Ｌ_Ｎにそれぞれ送出する。送信部５は、複数の送信器５_１〜５_Ｎから構成されている。送信器５_１は、パラレルデータ信号Ｐ_ｄａｔａを入力して、このパラレルデータ信号Ｐ_ｄａｔａをシリアルデータ信号Ｓ_１に変換すると共に、発振回路４から出力されたクロックＣＫ_１を入力して、このクロックＣＫ_１にシリアルデータ信号Ｓ_１を同期させて高速シリアル伝送線路Ｌ_１を介して受信機３に送出する。送信器５_ｎも同様に、パラレルデータ信号Ｐ_ｄａｔａをシリアルデータ信号Ｓ_ｎに変換し、このシリアルデータ信号Ｓ_ｎをクロックＣＫ_ｎに同期させて受信機３に送出する。

ここで、上述のように、クロックＣＫ_１〜ＣＫ_Ｎは、その位相が２π／Ｎだけずれている。従って、図１においては、送信器５_１から高速シリアル伝送線路Ｌ_１を介して送出されるシリアルデータ信号Ｓ_１と、送信器５_ｎから高速シリアル伝送線路Ｌ_ｎを介して送出されるシリアルデータ信号Ｓ_ｎとのデータのエッジの位相が（２π／Ｎ）×（ｎ−１）だけずれて送信されることになる。

受信機３は、受信部６と、クロックリカバリ部７_１〜７_Ｎと、シリアル−パラレル変換部８_１〜８_Ｎと、デスキュー回路９と、論理回路１０とを備える。受信機３は、例えばＬＣＤ（Liquid Crystal Display）パネルの一部を構成している。

受信部６は、送信機２から高速シリアル伝送線路Ｌ_１〜Ｌ_Ｎを介して送出されたシリアルデータ信号Ｓ_１〜Ｓ_Ｎを受信して入力し、このシリアルデータ信号Ｓ_１〜Ｓ_Ｎをクロックリカバリ部７に出力する。受信部６は、例えばラッチ回路である。

クロックリカバリ部７_１〜７_Ｎは、受信部６から出力されたシリアルデータ信号Ｓ_１〜Ｓ_Ｎを入力し、このシリアルデータ信号Ｓ_１〜Ｓ_Ｎに基づいて、データＤ_１〜Ｄ_ＮおよびクロックＣＫ_１〜ＣＫ_Ｎを復元する。具体的には、クロックリカバリ部７_１は、シリアルデータ信号Ｓ_１からクロックＣＫ_１を復元して再生し、この復元されたクロックＣＫ_１のエッジとデータＤ_１のエッジとの位相比較を行うことで位相の調整を行い、データＤ_１のビットレートと同じクロックの周波数を再生する。クロックリカバリ部７_ｎも同様に、シリアルデータ信号Ｓ_ｎからクロックＣＫ_ｎを復元して再生し、この復元されたクロックＣＫ_ｎのエッジとデータＤ_ｎとの位相比較を行うことで位相の調整を行い、データＤ_ｎのビットレートと同じクロックの周波数を再生する。クロックリカバリ部７_１〜７_Ｎは、復元したデータＤ_１〜Ｄ_ＮおよびクロックＣＫ_１〜ＣＫ_Ｎをパラレル−シリアル変換部８_１〜８_Ｎに出力する。

シリアル−パラレル変換部８_１〜８_Ｎは、クロックリカバリ部７_１〜７_Ｎから出力されたデータＤ_１〜Ｄ_ＮおよびクロックＣＫ_１〜ＣＫ_Ｎを入力し、データＤ_１〜Ｄ_Ｎをシリアルデータからパラレルデータに変換する。シリアル−パラレル変換部８_１〜８_Ｎは、パラレルデータに変換したデータＤ_１〜Ｄ_ＮとクロックＣＫ_１〜ＣＫ_Ｎとをデスキュー回路９に出力する。

デスキュー回路９は、シリアル−パラレル変換部８_１〜８_Ｎから出力されたデータＤ_１〜Ｄ_ＮおよびクロックＣＫ_１〜ＣＫ_Ｎの位相を調整する。具体的には、デスキュー回路９は、シリアル−パラレル変換部８_１から出力されたデータＤ_１およびクロックＣＫ_１を入力して、この入力したデータＤ_１およびクロックＣＫ_１の位相がシリアル−パラレル変換部８_ｎから出力されたデータＤ_ｎおよびクロックＣＫ_ｎと一致するように、発振回路４においてクロックＣＫ_１，ＣＫ_ｎに与えられた位相のずれ（位相差）を調整（デスキュー）する。デスキュー回路９は、位相調整後のデータＤ_１〜Ｄ_ＮおよびクロックＣＫ_１〜ＣＫ_Ｎを論理回路１０に出力する。

論理回路１０は、デスキュー回路９から出力されたデータＤ_１〜Ｄ_ＮおよびクロックＣＫ_１〜ＣＫ_Ｎを入力して、このデータＤ_１〜Ｄ_ＮおよびクロックＣＫ_１〜ＣＫ_Ｎをパラレル受信データＰＲ_ｄａｔａとして生成して出力する。論理回路１０は、このパラレル受信データＰＲ_ｄａｔａを、例えば画像データとしてＬＣＤの表示部に出力する。

次に、上記送信機２を備える本実施形態の通信システム１の作用・効果について図４および図５を参照しながら説明する。図４は、比較例におけるクロックとデータのエッジとを示す図であり、図５は、本実施形態におけるクロックとデータのエッジとを示す図である。

図４に示すように、比較例の通信システムにあっては、位相が同一のクロックＣＫにシリアルデータ信号をそれぞれ同期させて例えば高速シリアル伝送線路Ｌ_１，Ｌ_ｎに送出されるため、データのエッジ（データ遷移点）が高速シリアル伝送線路Ｌ_１と高速シリアル伝送線路Ｌ_ｎとで一致している。そのため、隣接する高速シリアル伝送線路Ｌ_１，Ｌ_ｎ間でクロストークが生じ、このクロストークに起因するジッターが生じる。

これに対して、図５に示すように、本実施形態の通信システム１では、隣り合うクロックＣＫ_１〜ＣＫ_Ｎ同士の位相が２π／Ｎずれている（図５においては、ｎ＝２の場合を示し、πずれている）。すなわち、シリアルデータ信号Ｓ_１とシリアルデータ信号Ｓ_ｎとの遷移が重ならないように、データが出力される。これにより、クロックＣＫ_１に同期したシリアルデータ信号Ｓ_１と、クロックＣＫ_ｎに同期したシリアルデータ信号Ｓ_ｎとのエッジも同様に位相がずれることになる。そのため、隣接する高速シリアル伝送線路Ｌ_１と高速シリアル伝送線路Ｌ_ｎとの間においてクロストークし合わない位置にデータのエッジが位置するため、クロストークに起因するジッターを低減することができる。

以上、本実実施形態に係る送信機２を備える通信システム１では、送信機２が、同じ周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ_１〜ＣＫ_Ｎを生成し、各クロックＣＫ_ｎにシリアルデータ信号Ｓ_ｎを同期させて伝送線路Ｌ_ｎを介して受信機３に送信する。そして、受信機３は、受信したシリアルデータ信号Ｓ_１〜Ｓ_ＮからデータＤ_１〜Ｄ_ＮおよびＣＫ_１〜ＣＫ_Ｎクロックを復元し、伝送線路Ｌ_１〜Ｌ_Ｎ間の位相のずれを調整して出力する。このような構成により、Ｎ本の伝送線路Ｌ_１〜Ｌ_Ｎを介して送信されるシリアルデータ信号Ｓ_１〜Ｓ_Ｎは、位相差により遅延が生じたＣＫ_１〜ＣＫ_Ｎに同期して送信されることになるので、隣接する伝送線路Ｌ_１〜Ｌ_Ｎ間においてクロストークし合わないようにデータのエッジをずらすことができ、クロストークに起因するジッターを低減することが可能となる。また、周波数が変化した場合であっても、同じ周期を有するクロックＣＫ_１〜ＣＫ_Ｎが常に同じ位置関係（位相差）で生成されて出力されるため、周波数の変化にも対応することができる。従って、周波数の変化に対応でき、且つクロストークに起因するジッターの低減を図ることができる。

また、本実施形態では、発振回路４によって生成されるクロックＣＫ_１〜ＣＫ_Ｎの位相差によってシリアルデータ信号Ｓ_１〜Ｓ_Ｎに遅延を与える構成としているため、例えば遅延回路やクロストーク分を補正する回路等を必要とせず、簡易な構成とすることができる。

また、発振回路は、位相が２π／ＮずれたＮ相のクロックＣＫ_１〜ＣＫ_Ｎを生成して出力するので、隣接する伝送線路Ｌ_１〜Ｌ_Ｎ間において、データのエッジが最もクロストークし合わない位置関係となり、より一層クロストークに起因するジッターの低減を図ることができる。

なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、多相クロックを生成する発振回路４としてインバータＩ_ｍを備えるリングオシレータを用いたが、発振回路４は同一の周期であると共に互いに位相の異なるＮ相のクロック（多相クロック）を生成するものであればよく、リングオシレータに限定されない。例えば、ＬＣオシレータやＤＬＬ（Delay-Locked Loop）等であってもよい。

１…通信システム、２…送信機、３…受信機、４…発振回路、５…送信部、６…受信部、７_１〜７_Ｎ…クロックリカバリ部、９…デスキュー回路、ＣＫ_１〜ＣＫ_Ｎ…クロック、Ｌ_１〜Ｌ_Ｎ…高速シリアル伝送線路、Ｓ_１〜Ｓ_Ｎ…シリアルデータ信号。

Claims (3)

1. Ｎ本（Ｎは２以上の整数）の伝送線路Ｌ_１〜Ｌ_Ｎを介して受信機にＮ個のシリアルデータ信号Ｓ_１〜Ｓ_Ｎを送信する送信機であって、
   基準クロックＣＫ_ｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ_１〜ＣＫ_Ｎを生成して出力する発振回路と、
   前記発振回路から出力された前記クロックＣＫ_１〜ＣＫ_Ｎを入力して、各クロックＣＫ_ｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓ_ｎを同期させて伝送線路Ｌ_ｎに送出する送信部と、
   を備えることを特徴とする送信機。
2. 前記発振回路は、位相が２π／ＮずれたＮ相のクロックＣＫ_１〜ＣＫ_Ｎを生成して出力することを特徴とする請求項１記載の送信機。
3. Ｎ本（Ｎは２以上の整数）の伝送線路Ｌ_１〜Ｌ_Ｎを介してＮ個のシリアルデータ信号Ｓ_１〜Ｓ_Ｎを送信する送信機と、この送信機から送信された前記シリアルデータ信号Ｓ_１〜Ｓ_Ｎを受信する受信機とを備えた通信システムであって、
   前記送信機は、
   基準クロックＣＫ_ｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相のクロックＣＫ_１〜ＣＫ_Ｎを生成して出力する発振回路と、
   前記発振回路から出力された前記クロックＣＫ_１〜ＣＫ_Ｎを入力して、各クロックＣＫ_ｎ（ｎは１以上Ｎ以下の各整数）にシリアルデータ信号Ｓ_ｎを同期させて伝送線路Ｌ_ｎに送出する送信部と、
   を備え、
   前記受信機は、
   前記送信機から前記クロックＣＫ_１〜ＣＫ_Ｎに同期して送信された前記シリアルデータ信号Ｓ_１〜Ｓ_Ｎを受信する受信部と、
   前記受信部により受信された前記クロックＣＫ_１〜ＣＫ_Ｎに同期した前記シリアルデータ信号Ｓ_１〜Ｓ_Ｎを入力して、このシリアルデータ信号Ｓ_１〜Ｓ_Ｎに基づいてデータＤ_１〜Ｄ_ＮおよびクロックＣＫ_１〜ＣＫ_Ｎの復元を行うクロックリカバリ部と、
   前記クロックリカバリ部によって復元された前記データＤ_１〜Ｄ_ＮおよびクロックＣＫ_１〜ＣＫ_Ｎを入力して、Ｎ本の前記伝送線路Ｌ_１〜Ｌ_Ｎ間の位相のずれを調整して出力するデスキュー回路と、
   を備えることを特徴とする通信システム。

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