JPH1127341A - 信号ループバック装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 単発で送出されるループバック実行／解除信
号を独立に検出し、対局の故障検出によって、故障以前
のループバック制御状態をクリアする。 【解決手段】 ＤＳ３信号とＤＳ１信号の多重／分離部
１と、ＤＳ１信号を折り返すためのＤＳ１信号ループバ
ック記憶部２と、入力信号形式のままＤＳ３信号を折り
返すＤＳ３信号ループバック記憶部３と、多重／分離部
１とＤＳ３信号ループバック記憶部３からのＤＳ３ルー
プバック信号のいずれかを選択する選択部４を有し、ル
ープバック実行／解除情報を複数回検出して、保護段つ
き検出部５から出力される実行又は解除の検出結果に基
づいて、ＤＳ１ＤＳ３信号ループバック用記憶部２，３
及び選択部４に対し、ループバックの実行又は解除を制
御する。

Description

【発明の詳細な説明】

【０００１】（目次） 発明の属する技術分野 従来の技術（図２０） 発明が解決しようとする課題 課題を解決するための手段（図１） 発明の実施の形態 ・実施形態の説明（図２〜図１９，図２１） 発明の効果

【０００２】

【発明の属する技術分野】本発明は、信号を折り返して
遠隔地監視などに使用する信号ループバック装置に関
し、特に北米ＤＳ３ Ｃビットパリティ（Ｃ−ｂｉｔ
Ｐａｒｉｔｙ）方式（ＴＲ−ＮＷＴ−０００４９９ Ｉ
ｓｓｕｅ５）に適合したＤＳ３信号ループバック（Ｌｏ
ｏｐｂａｃｋ）に用いて好適な信号ループバック装置に
関する。

【０００３】従来から使用されている北米ＤＳ３信号に
は、余剰なビットが無い為、遠隔地監視などネットワー
ク監視機能の高度化に整合しづらい問題があったが、そ
れを解決する為に北米ＢｅｌｌｃｏｒｅよりＤＳ３ Ｃ
ビットパリティ方式が技術勧告されている。これは、元
来スタッフ指示ビットであるＤＳ３信号中のＣビットを
使って対局警報などの各種情報やデータリンク信号など
を伝送する事を可能としている。

【０００４】

【従来の技術】従来より、通信装置の保守を行なう際に
は、通信装置の送信側の構成の出力を、そのまま折り返
して受信側の構成に接続し、自装置の機能が正常か否か
を判定するループバックが行なわれている。そして、ル
ープバック制御信号の伝送については、スタッフビット
を用いた方式を適用しており、また、ループバック回路
については、入力されて折り返す信号と、通常送出して
いる出力信号とをセレクタ回路などで２：１に選択する
回路で実現している。

【０００５】

【発明が解決しようとする課題】ところで、ループバッ
ク制御を誤って実行する事はサービス回線を瞬断させる
事になる為できるだけ避けなくてはならない。特に、回
線エラー（品質劣化）による誤動作の保護等を考慮する
必要がある。また、ループバック実行／解除信号はチャ
ネル（ＣＨ）毎にそれぞれ独立に送出されるので、ハー
ドウェアとしての検出回路はチャネル個別に、また、ル
ープバック制御を解除しないまま対向局（制御局）が、
故障してしまう可能性も考慮し対策が必要になる。更
に、何らかの方法によって対局の故障を検出するだけで
なく、この故障検出によって、故障以前のループバック
制御状態をクリアする事も必要になってくる。

【０００６】また、ＤＳ３Ｃビットパリティ方式に適合
した信号ループバックに着目すると、ＤＳ３信号は４
４．７３６ＭＨｚと高速であり出力波形のパルスマスク
についてはＬＳＩなど論理回路から直接的に生成する事
が多い為、その出力波形の歪みを回避する事が要求され
る。従来のセレクタによるクロック切り替えでは、ルー
プバック実行時と通常運用時とでは論理的な回路が別で
あり、当然ながら出力波形の歪みにバラツキが発生する
為、特性のバラツキに直結してしまう。

【０００７】更に、ループバックする入力ＤＳ３信号を
論理回路で折り返す場合には、復号回路でバイポーラ信
号からＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ ｔｏ Ｚｅｒ
ｏ）信号に復号してから折り返す構成とする事が多い
が、本来は何ら手を加える事無く、折り返すことが望ま
しいという課題がある。本発明は、このような課題に鑑
み創案されたもので、品質劣化による信号の誤検出を考
慮して誤動作からの保護を担保し、チャネル毎に送出さ
れてくるループバック実行／解除信号を共通のハードウ
ェアでチャネル個別に独立に検出し、対局の故障検出に
よって、故障以前のループバック制御状態をクリアする
事をも実現できるようにした、信号ループバック装置を
提供することを目的とする。

【０００８】

【課題を解決するための手段】図１は、本発明の信号ル
ープバック装置を示す原理ブロック図で、この図１に示
す信号ループバック装置１０は、多重／分離部１，ＤＳ
１信号ループバック用記憶部２，ＤＳ３信号ループバッ
ク用記憶部３，選択部４，保護段付き検出部５，ループ
バック制御部６及びクロック発生部７を備えて構成され
る（請求項１，請求項２）。

【０００９】多重／分離部１は、ＤＳ３Ｃビットパリテ
ィ方式に適合するディジタル信号としてのＤＳ３信号と
該ＤＳ３信号よりも低速ディジタル信号としてのＤＳ１
信号との間で多重／分離処理を施すものである。ＤＳ１
信号ループバック用記憶部２は、多重／分離部１のＤＳ
１信号入出力側に介装され、ＤＳ１信号を一旦記憶し、
この記憶されたＤＳ１信号を読み出すことにより、ＤＳ
１信号を折り返すものである。

【００１０】ＤＳ３信号ループバック用記憶部３は、多
重／分離部１のＤＳ３信号入出力側に介装され、ＤＳ３
信号を一旦記憶し、この記憶されたＤＳ３信号を読み出
すことにより、入力されてきた信号形式のままＤＳ３信
号を折り返すものである。選択部４は、多重／分離部１
からのＤＳ３信号出力及びＤＳ３信号ループバック用記
憶部３からのＤＳ３ループバック信号のうちのいずれか
を選択するものである。

【００１１】保護段付き検出部５は、ＤＳ３信号のＣビ
ットからループバック実行／解除情報を複数回検出する
と、ループバックを実行又は解除する旨の検出結果を出
力するものである。クロック発生部７は、ＤＳ３信号ル
ープバック用記憶部３のための読み出しクロック，多重
／分離部１における多重部用の動作クロックを発生する
ものであるが、このクロック発生部７は、基準クロック
発振部，クロック選択式位相比較部及びクロック発振部
を有するＰＬＬ回路として構成されることが好ましい。

【００１２】尚、クロック選択式位相比較部は、受信ク
ロック及び基準クロック発振部からの基準クロックのう
ちのいずれかを選択して選択されたクロックについて位
相比較出力を出力するものである。更に、ＤＳ３信号ル
ープバック用記憶部３が、バイポーラ形式のＤＳ３信号
を書き込みとともに、バイポーラ形式のままＤＳ３信号
を読み出すように構成されていることとしてもよい（請
求項３）。

【００１３】また、ＤＳ３信号ループバック用記憶部へ
の書き込みが、受信クロックに同期した書き込みクロッ
クで実行されるとともに、ＤＳ３信号ループバック用記
憶部からの読み出しが、受信クロックに同期した読み出
しクロックで実行されるように構成され、且つ、書き込
みクロックと読み出しクロックとの位相関係を監視し
て、書き込みクロックの位相と読み出しクロックの位相
との位相差が所定値以下になると、書き込みクロック及
び読み出しクロックの一方を強制的に所定量シフトさせ
るクロック位相調整部を設けてもよい（請求項４）。

【００１４】また、保護段付き検出部５が、ループバッ
クを実行又は解除する旨の検出結果を保持する検出結果
保持部をそなえて構成されるとともに、ループバック制
御部６が、ループバックの解除時に保護段付き検出部５
での検出状態を強制的にリセットするための強制リセッ
ト信号を出力しうるように構成され、且つ、保護段付き
検出部５に、ループバック制御部６からの強制リセット
信号を受けると、検出結果保持部で保持されている検出
結果を強制的にリセットする強制リセット部強制リセッ
ト部を備えるようにしてもよい（請求項５）。

【００１５】他方、本願の信号ループバック装置は、Ｄ
Ｓ３信号及びＤＳ１信号に限らず、他のディジタル信号
に対してもループバックの制御を行なうことができ、こ
の場合は、ループバック部，保護段付き検出部，ループ
バック制御部を備えるように構成する。以下、上述の構
成の本発明装置を「他の信号ループバック装置」という
とすると、図１に示す信号ループバック装置のブロック
図を、この他の信号ループバック装置にあてはめるなら
ば、図１中符号３で表記されるＤＳ３信号ループバック
用記憶部がループバック部に相当し、図１中符号５で表
記される保護段付き検出部が保護段付き検出部に相当
し、図１中符号６で表記されるループバック制御部がル
ープバック制御部に相当する（請求項６）。

【００１６】ここで、ループバック部（図１中符号３参
照）は、入力線を通じて入力されてきたディジタル入力
信号を一旦記憶し、入力されてきた信号形式のままディ
ジタル入力信号を折り返して出力線へループバックを行
なうものである。保護段付き検出部（図１中符号５参
照）は、ディジタル入力信号からループバック実行／解
除情報を複数回検出すると、ループバックを実行又は解
除する旨の検出結果を出力するものである。

【００１７】ループバック制御部（図１中符号６参照）
は、保護段つき検出部での検出結果に基づいて、ループ
バック部に対し、ループバックの実行又は解除のための
制御を施すものである。また、ループバック部（図１中
符号６参照）が、ディジタル入力信号を一旦記憶する記
憶部をそなえ、記憶部への書き込みが、受信クロックに
同期した書き込みクロックで実行されるとともに、記憶
部からの読み出しが、受信クロックに同期した読み出し
クロックで実行されるように構成してもよい（請求項
７）。

【００１８】更に、書き込みクロックと読み出しクロッ
クとの位相関係を監視して、書き込みクロックの位相と
読み出しクロックの位相との位相差が所定値以下になる
と、書き込みクロック及び読み出しクロックの一方を強
制的に所定量シフトさせるクロック位相調整部を設けら
れることもこともできる（請求項８）。尚、ディジタル
入力信号の信号形式がバイポーラ形式であって、記憶部
を、バイポーラ形式のディジタル入力信号を書き込みと
ともに、バイポーラ形式のままディジタル入力信号を読
み出すように構成することも実施に際し好適である（請
求項９）。

【００１９】保護段つき検出部（図１中符号５参照）
が、ループバックを実行又は解除する旨の検出結果を保
持する検出結果保持部をそなえて構成されるとともに、
ループバック制御部（図１中符号６参照）が、ループバ
ックの解除時に保護段つき検出部での検出状態を強制的
にリセットするための強制リセット信号を出力しうるよ
うに構成され、且つ、保護段つき検出部（図１中符号５
参照）に、ループバック制御部（図１中符号６参照）か
らの強制リセット信号を受けると、検出結果保持部で保
持されている検出結果を強制的にリセットする強制リセ
ット部が設ける構成により実施をすることも望ましい
（請求項１０）。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。さて、本実施形態にかかる信号ル
ープバック装置は、基幹系に向けて設けられる多重分離
装置に敷設される装置であり、例えば、図２１に示すよ
うに、電話器５０からの電気信号はＰＣＭ／ＭＵＸ５１
により６４ｋＨｚの信号に変換され、更に多重部（ＭＵ
Ｘ部）５２により１．５４４ＭＨｚのＤＳ１信号に変換
され、多重分離装置５３でＤＳ１入力信号が多重変換さ
れ４４．７３６ＭＨｚのＤＳ３信号として基幹系４０を
そのままのＤＳ３信号又は、ＳＤＨあるいはＳＯＮＥＴ
方式で伝送される。その後は、対向する多重分離装置６
３でＤＳ３信号がＤＳ１信号に変換される。

【００２１】尚、逆に、対向多重分離装置５３からのＤ
Ｓ３信号は、基幹系４０を通じ多重分離装置６３でＤＳ
１信号に変換され、その後は順次低速信号に変換され
て、最終的には電話機へ至る。これにより、双方向に送
信が可能となる。勿論、端末は電話機に限らず、コンピ
ュータ端末である場合も、上述のネットワークにおい
て、同様の信号処理が行なうことがきる。

【００２２】また、この対向多重分離装置６３には、ネ
ットワーク監視部（ＮＭ）６４が接続されており、この
多重分離装置６３を通じループバックの実行あるいは解
除のための信号が基幹系４０を通じて多重分離装置５３
へ送ることができるようになっていて、後述する手法
で、この多重分離装置５３は、信号ループバックを実行
したり、解除したりすることができるようになってい
る。

【００２３】これにより、ネットワーク監視部（ＮＭ）
６４で遠隔監視が可能になる。このように、信号ループ
バック装置は、基幹系に対して信号を多重分離する多重
分離装置に設けられていることになる。図２は、本発明
の信号ループバック装置の実施形態を示すブロック図で
あるが、この図２に示す信号ループバック装置２０は、
上述のごとく、多重分離装置（５３，６３）内に組み込
まれており、Ｍ１３ＤＭＵＸ／Ｍ１３ＭＵＸ部１１のほ
かに、ＤＳ１ループバックメモリ回路１２，ＤＳ３ルー
プバックメモリ回路１３，セレクタ１４，ループバック
信号検出回路１５，制御部１６及びクロック発生部１７
を備えて構成される。

【００２４】ここで、Ｍ１３ＤＭＵＸ／Ｍ１３ＭＵＸ部
１１は、Ｍ１３ＤＭＵＸ部１１−１，Ｍ１３ＭＵＸ部１
１−２を備えて構成され、Ｍ１３ＤＭＵＸ部１１−１
は、ＤＳ３信号をＤＳ１＊２８ＣＨに分離する機能を有
するものであり、Ｍ１３ＭＵＸ部１１−２は、ＤＳ１＊
２８ＣＨを北米ＤＳ３信号に多重変換する機能を有する
ものである。

【００２５】従って、Ｍ１３ＤＭＵＸ部１１−１とＭ１
３ＭＵＸ部１１−２は、ＤＳ３Ｃビットパリティ方式に
適合するディジタル信号としてのＤＳ３信号とＤＳ３信
号よりも低速ディジタル信号としてのＤＳ１信号との間
で多重／分離処理を施す多重／分離部としての機能を有
する。ＤＳ１ループバックメモリ回路１２は、通常の多
重変換ＤＳ１データ２８ＣＨとループバック用のＤＳ１
データ（出力ＤＳ１信号と同じ）２８ＣＨが入力され
て、入力ＤＳ１データを非同期多重変換用の対応するチ
ャネルメモリに書き込み動作を行ない、入力ＤＳ１クロ
ックとマスタクロックから生成したＤＳ１クロックとの
間で位相比較を行ない、その結果を非同期スタッフ制御
信号としてＭ１３ＭＵＸ部１１−２に渡す事で非同期多
重変換を実現するようにしたもので、それゆえ、多重／
分離部のＤＳ１信号入出力側に介装され、ＤＳ１信号を
一旦記憶し、この記憶されたＤＳ１信号を読み出すこと
により、ＤＳ１信号を折り返すためのＤＳ１信号ループ
バック用記憶部としての機能を備えるものである。

【００２６】ＤＳ３ループバックメモリ回路１３は、ル
ープバック用のＤＳ３データ（ＤＳ３バイポーラデータ
等）を、送られてきたデータ伝送形式と同じ伝送形式で
送り返すために一時的に記憶するものである。ここで、
図３は、本発明の実施形態におけるＤＳ３ループバック
メモリ回路１３の概略構成を示すブロック図であり、こ
の図３に示すＤＳ３ループバックメモリ回路１３は、メ
モリ１３−１，パルスジェネレータ１３−２及び位相比
較部１３−３を備えて構成される。

【００２７】メモリ１３−１は、ＤＳ３信号を一旦記憶
するものであり、ＤＳ３信号ループバックの際に、ＤＳ
３ループバックメモリ回路１３に一時的に入力されてき
たＤＳ３信号を保持するものである。ここで、図４と図
５は、メモリ１３−１の一例としてＰ／Ｎバイポーラデ
ータ４ビットメモリ回路を示す図であり、この図４と図
５に示すＰ／Ｎバイポーラデータ４ビットメモリ回路
（１３−１−１，１３−１−２）は、シフトレジスタ
（ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）とＯＲ回路及びＡＮ
Ｄ回路を備えて構成される。

【００２８】このＰ／Ｎバイポーラデータ４ビットメモ
リ回路（１３−１−１，１３−１−２）では、入力ＤＳ
３バイポーラ信号を、受信クロックに基づいて生成され
たライト（Ｗｒｉｔｅ）パルスのタイミングを基に、順
次ストアしていくとともに、一方マスタクロック（送信
クロック）に基づいたリード（Ｒｅａｄ）パルスにより
シフトレジスタのデータを順次選択する事で読み出しク
ロック（マスタクロック）に同期したデータを出力する
ものである。

【００２９】クロック／パルスに関しては、後述する
が、上記を換言すると、Ｐ／Ｎバイポーラデータ（ＤＳ
３信号）をメモリ回路内に書き込むタイミングは、受信
クロックに基づいて生成されたライトパルスによりデー
タが書き込まれる一方、メモリ回路からのデータの読み
出しタイミングは、マスタクロックに基づいて生成され
た読み出しタイミングパルスによりデータが読み出され
る。

【００３０】更に、別言すれば、後述するメモリ内のフ
リップフロップ（ＦＦ）に、データを書き込むタイミン
グは、書き込みタイミングパルスに依存し、メモリ３−
１のフリップフロップ（ＦＦ）からデータが読み出され
る際には、読み出しタイミングパルスに依存する。パル
スジェネレータ１３−２は、ＤＳ３バイポーラ信号をメ
モリ１３−１に書き込むときのライトパルスや、メモリ
１３−１からＤＳ３バイポーラ信号を読み込むためのリ
ードパルスを生成するものであり、このため、パルスジ
ェネレータ１３−２は、例えば、図６に示すように、ラ
イトパルスジェネレータ１３−２−１とリードパルスジ
ェネレータ１３−２−２を備えて構成される。

【００３１】ここで、ライトパルスジェネレータ１３−
２−１は、リングカウンタ（ｒｉｎｇ ｃｏｕｎｔｅ
ｒ）として構成され、ライトパルスジェネレータ１３−
２−１は、書き込みクロックによって書き込みタイミン
グパルス（ライトパルス）を生成するようになってい
る。Ｎ／Ｐバイポーラデータ４ビットメモリ１３−１−
１〜２では、各フリップフロップ（ＦＦ）にパルスジェ
ネレータ１３−２から送られてくるライトパルスのタイ
ミングを基に、データが各フリップフロップに順次書き
込まれていくようになっている。

【００３２】一方、リードパルスジェネレータ１３−２
−２は、シフトレジスタとゲートを備えてリングカウン
タ（ｒｉｎｇ ｃｏｕｎｔｅｒ）として構成され、リー
ドパルスジェネレータ１３−２−２は、読み出しクロッ
クによってリードパルスを生成するようになっている。
Ｎ／Ｐバイポーラデータ４ビットメモリ１３−１−１〜
２では、各フリップフロップ（ＦＦ）にパルスジェネレ
ータ１３−２から送られてくるリードパルスのタイミン
グを基に、データが各フリップフロップから順次に読み
出されていくようになっている。

【００３３】尚、リードパルスジェネレータ１３−２−
２は、位相比較部１３−３からの強制位相調整入力によ
り、読み出し位置を最適な位置に強制的にリセットする
事で読み出し位置の調整を行なうようになっている。位
相比較部１３−３は、ライトパルスとリードパルスの位
相を監視し、書き込みタイミングに読み出しタイミング
が近づいていた場合に、強制位相調整信号（リセット信
号）をリードパルスジェネレータ１３−２−２に出力す
るものである。

【００３４】ここで、図７は、位相比較部の一例を示す
図であり、この図７に示す位相比較部は、４ビットメモ
リ回路に対応して４つの位相比較回路（１３−３−１〜
１３−３−４）を備えて構成される。各位相比較回路
（１３−３−１〜１３−３−４）は、３つのフリップフ
ロップ（ＦＦ）を中心に構成されており、位相比較部
は、Ｐ／Ｎバイポーラデータ４ビットメモリに対応し
て、４つの位相調整回路（１３−３−１〜１３−３−
４）を備えて構成され、この各位相調整回路は、リード
パルスジェネレータ１３−２−２のフリップフロップに
対して作用するものである。

【００３５】換言すると、例えば、位相比較回路１３−
３−１は、メモリ１３−１内のフリップフロップＦＦ１
に関し、ライトパルスとリードパルスの位相比較を行な
うとともに、ライトパルスとリードパルスの位相差が所
定値以下になると、フリップフロップＦＦ１からデータ
を読み出すリードパルスを生成するリードパルスジェネ
レータに、強制位相調整信号を出力するものである。

【００３６】ここで、強制位相調整信号を受けた、リー
ドパルスジェネレータは、フリップフロップＦＦ１から
データを読み出すリードパルスの生成を抑止され、強制
位相調整信号が解除されると、リードパルスが生成され
る。このように、位相比較部１３−３（若しくは各位相
比較回路１３−３−１〜４）は、パルスジェネレータ１
３−２により生成されるライトパルスとリードパルスと
の位相比較を行なうようになっており、書き込みクロッ
クと読み出しクロックとの位相関係を監視して、書き込
みクロックの位相と読み出しクロックの位相との位相差
が所定値以下になると、書き込みクロック及び読み出し
クロックの一方を強制的に所定量シフトさせるクロック
位相調整部としての機能を備えるものである。

【００３７】ここで、図１５，図１６及び図１７は、Ｄ
Ｓ３ループバックメモリ回路１３の動作を説明するため
のタイムチャートである（尚、図１５等において用いる
が（１）〜（１６）等の符号は、各図において共通であ
る。）。図１５は、ＤＳ３ループバックメモリ回路１３
の通常動作時を示すタイムチャートであり、この図１５
が示すように、入力データ（（Ｐ），（Ｎ）；Ａ〜Ｌ）
は、受信クロックを基準として生成されたライトパルス
（ＷＥ１〜４）に基づき、シフトレジスタ内のフリップ
フロップ（ＦＦ１〜４）に順次書き込まれ、一方では送
信クロックを基準として生成されたリードパルス（ＲＥ
１〜４）に基づきシフトレジスタ内のＦＦ１〜４から順
次読み出され、出力データ（（Ｐ），（Ｎ）；Ａ〜Ｌ）
として、ループバックが行なわれるようになっている。

【００３８】一方、図１６は、ライトパルスＷＥ１の直
後にリードパルスＲＥ１が位置している場合で、リード
パルスＲＥ１がフリップフロップ（ＦＦ１）のデータ変
化点に位置する場合ＤＳ３ループバックメモリ回路１３
の動作説明するためのタイムチャートである。この場合
において、ＤＳ３ループバックメモリ回路１３内の位相
比較部１３−３がリードパルスＲＥ１がデータ変化点に
あることを検出することで、強制位相調整信号として、
リードパルスＲＥ１のリセットイネーブル信号，リード
パルスＲＥ１のリセット信号を出力する。

【００３９】即ち、経時的に、ライトパルスＷＥ１とリ
ードパルスＲＥ１とがフリップフロップＦＦ１に対し
て、同じタイミングとなると、リードパルスＲＥ１をシ
フトすべく、リードパルスＲＥ１のリセットイネーブル
を出力し、所望のタイミングでリードパルスＲＥ１を出
力する。パルスジェネレータ内のリードパルスＲＥ１を
発生させるリードパルスジェネレータに、リードパルス
ＲＥ１のリセットイネーブルとリードパルスＲＥ１のリ
セット出力信号とが強制位相調整入力される。

【００４０】他方、図１７は、ライトパルスＷＥ１の直
前にリードパルスＲＥ１が位置している場合、即ち、フ
リップフロップＦＦ１に関し、ライトパルスＷＥ１に対
してリードパルスＲＥ１がデータの変化点にある状態に
おける、ＤＳ３ループバックメモリ回路１３の動作を説
明するためのタイムチャートである。ライトパルスＷＥ
１とリードパルスＲＥ１とが、経時的に同じタイミング
で、フリップフロップＦＦ１に入力されることで、リー
ドパルスＲＥ１のリセットイネーブルが出力され、リー
ドパルスＲＥ１とライトパルスＷＥ１のタイミングが重
なることから強制位相出力信号が出力され、リードパル
スＲＥ１の位相調整が行なわれる。

【００４１】このようにして、クロックの位相差が所定
値以下になるとその一方を強制的に所定量シフトさせる
ことができる。上述のように、位相比較部１３−３は、
ライトパルスとリードパルスとの位相関係を監視して、
ライトパルスの位相とリードパルスの位相との位相差が
所定値以下になると、ライトパルス，リードパルスの一
方を強制的に所定量シフトさせるものであるから、クロ
ック位相調整部としての機能を有する。

【００４２】ところで、図２に示すセレクタ１４は、Ｍ
１３ＭＵＸ部１１−１からのＤＳ３信号出力及びＤＳ３
信号ループバックメモリ回路１３からのＤＳ３ループバ
ック信号のうちいずれかを選択するものである。換言す
ると、セレクタ１４は、Ｍ１３ＭＵＸ部１１−１からク
ロックに同期して送られてくるＤＳ３信号出力及びＤＳ
３信号ループバックメモリ回路１３から送られてくるＤ
Ｓ３ループバック信号のうちいずれかをクロックの切り
替えなしに選択するものである。

【００４３】ループバック信号検出回路１５は、ＤＳ３
バイポーラ信号からループバック信号等を検出するもの
であり、このため、このループバック信号検出回路１５
は、図８に示すように、保護回路１５−１，受信判定コ
ード判定部１５−２，受信コード検出保持部１５−３及
び強制リセット部１５−４を備えて構成されている。保
護回路１５−１は、ＤＳ３ Ｃビットパリティ方式のＤ
Ｓ３信号からＣ１３（ループバック実行／解除信号等を
行なう旨の信号若しくは情報等を有するＣビット）を検
出するものである。Ｃ１３に付加されている所定のコー
ドを検出するに際して、ＤＳ３信号のＣビットからルー
プバック実行／解除情報を複数回検出すると、ループバ
ックを実行又は解除する旨の検出結果を出力するように
なっている。

【００４４】換言すると、保護回路１５−１は、入力Ｄ
Ｓ３信号の回線品質劣化を考慮し、ある程度のビット誤
りを許容するものである。ここで、図９は、保護回路１
５−１の一例を示す図であり、この図９に示す保護回路
１５−１は、シリアルパターン検出部１５−１−１，６
ビットコードの１０段保持回路１５−１−２，コード一
致検出部１５−１−３，検出回路タイミング発生部１５
−１−４，７／１０一致カウンタ及び判定部１５−１−
５並びに検出コード保持部１５−１−６を備えて構成さ
れる。

【００４５】図９に示す保護回路１５−１は、入力ＤＳ
３信号（ループバック制御信号）を受信クロックに同期
して入力し、ＤＳ３フレーム上のＣ１３位置を示すタイ
ミングパルス（ＦＴＩＭＥタイミングパルス，図中「Ｔ
ｉＭＦＥＡＣ」と表記）にて必要なＦＥＡＣビットを抽
出するようになっている。抽出されたＦＥＡＣビット
は、シリアルパタン検出部１５−１−１に入力され、１
６ビットシリアルデータ単位で“１１１１１１１１０ｘ
ｘｘｘｘｘ０”（最左が先，ｘ：不定）を監視する事で
コードの先頭を判定すると同時に６ビットコード“ｘｘ
ｘｘｘｘ”をパラレルに変換し（図中太線に６パラと表
記）、６ビットパラレルコード１０段保持回路１５−１
−２に入力されるようになっている。

【００４６】６ビットパラレルコード１０段保持回路１
５−１−２の出力は、コード一致検出部１５−１−３に
て検出回路タイミング発生部１５−１−４の制御により
１回目〜１０回目まで順次コードの一致／不一致を検出
し、その結果を７／１０一致カウンタ及び判定部１５−
１−５に入力するようになっている。尚、図９中の太線
は、同様に６パラレル信号を意味するものである。

【００４７】ここで、図９の第一検出回路タイミング発
生回路１５−１−４−Ａと図１０に第二検出回路タイミ
ング発生回路１５−１−４−Ｂとは、併せて検出回路タ
イミング発生部１５−１−４として機能するものであ
る。検出回路タイミング発生回路１５−１−４−Ａは、
入力ＤＳ３信号からシリアルパターン検出部１５−１−
１で検出されたときは、検出するコードを個別に捉え
て、一致カウンタ及び判定部において、これから１０回
連続して入ってくるコードの検出を図るタイミングを所
望のときに発生させるものである。

【００４８】一方、検出回路タイミング発生回路１５−
１−４−Ｂは、検出回路タイミング発生回路１５−１−
４−Ａのタイミング発生の開始から７／１０一致カウン
タ及び判定部等でコードを１０個検出するためのタイミ
ングを図るものである。１０回中７回以上一致するまで
は、コード一致検出部１５−１−３は、最新コードとの
比較によって一致／不一致判定するものである。

【００４９】検出コードが７回以上一致した場合、その
受信コードを検出コード保持部１５−１−６で保持し、
ループバック実行判定部１５−２−Ａとループバック解
除判定部１５−２−Ｂ及び受信コード判定部１５−２に
保持コードとして入力するようになっている（図９に示
すように、７／１０一致カウンタ及び判定部１５−１−
５，検出コード保持部１５−１−６の検出結果は、図１
１及び図１２に示すように、ループバック実行判定部１
５−２−Ａとループバック解除判定部１５−２−Ｂ及び
受信コード判定部１５−２に保持コードとして入力され
る（図１１に示す端子（符号「Ｃ」を表記）や図１２の
端子（符号「Ｃ′」，「Ｃ″」と表記）に検出結果が、
検出コード保持部１５−１−６から送られてくる。）。

【００５０】尚、ここで、多図にわたって図中に表記さ
れている同じ符号等は、共通して用いられている。受信
コード判定部１５−２は、保護回路１５−１にＤＳ３信
号から抽出され、且つ、検出されたコードの判定を行な
うものである。ここで、図１１は、受信コード判定部１
５−２の実施例を示す図であり、この図１２に示す受信
コード判定部１５−２は、検出コードがＦＥＡＣコード
（Ａｌａｒｍ ａｎｄ Ｓｔａｔｕｓ，Ｉｎ Ｂａ
ｎｄ Ｌｏｏｐ Ｂａｃｋ，ＵＮＡＳＳＩＧＥＤ Ｃ
ＯＤＥ）として具体的にいかなるコードかを判定するも
のであり、一方、図１２も、受信コード判定部１５−２
を示すもので、この図１１に示す受信コード判定部１５
−２は、ループバックの実行又は解除のコードか否かを
判定するようになっている。

【００５１】図１１及び図１２の入力端（端子「Ｃ」）
からは、図９に示す保護回路１５−１の一致カウンタ及
び判定部からの検出コードが入力され、図１１に示すル
ープバック実行判定部１５−２−Ａでループバック実行
のコードが検出されると、その検出結果を図１２に示す
端子Ａから受信コード検出保持部１５−３に入力する、
一方、ループバック解除判定部１５−２−Ｂでループバ
ック解除のコードが検出されると、その検出結果を図１
２に示す端子Ｂから受信コード検出保持部１５−３に入
力するようになっている。

【００５２】即ち、ループバック実行判定部１５−２−
Ａは、“１１１０００”を検出し、ループバック解除判
定部１５−２−Ｂは“００１１１０”を検出するもので
ある。その検出結果は、受信コード検出保持部１５−３
に入力され、ループバックの検出／解除条件として使用
される。他方、受信コード判定部１５−２は、受信コー
ドをデコードして受信コード検出保持部１５−３に受信
コードを入力するようになっている。

【００５３】受信コード検出保持部１５−３は、判定さ
れたコードを保持するものである。ここで、図１２は、
受信コード検出保持部１５−３の実施例を示す図であ
り、この図１２に示す受信コード検出保持部１５−３
は、受信コード毎に（例えば、チャネル個別に）保持す
ることができるようになっている。受信コード検出保持
部１５−３は、ループバックを実行又は解除する旨の検
出結果を保持する検出結果保持部としての機能を備える
ものである。

【００５４】即ち、受信コード検出保持部１５−３で
は、６２種類の“独立した検出結果保持回路”を備え受
信結果を保持する機能を持つようになっている。受信コ
ード検出保持部１５−３の出力は、独立した出力とし
て、ＮＭインタフェース部１６−１に通知する。換言す
ると、受信コード判定部１５−２及び受信コード検出保
持部１５−３チャネル毎に送出されてくるループバック
実行／解除信号を共通のハードウェアでチャネル個別に
独立に検出するものであり、チャネル個別に検出コード
を保持するものである。

【００５５】強制リセット部１５−４は、ＮＭインタフ
ェース部１６−１からの信号に基づき受信コード検出保
持部１５−３で保持されているコードを解除するもので
ある。強制リセット部１５−４は、ループバック制御部
６からの強制リセット信号を受けると、検出結果保持部
で保持されている検出結果を強制的にリセットする強制
リセット部としての機能を備えるものである。

【００５６】ここで、図１３は、強制リセット部１５−
４を示す図であり、この図１３が示す強制リセット部１
５−４は、ＮＭインタフェース部１６−１からの制御信
号に基づきコードを保持している状態の解除を行なうも
のである。また、リセットタイミング乗せ換え部１５−
４−１では、ＮＭインタフェース部１６−１から入力さ
れる複数の“リセット制御信号”を処理しやすいように
マスタクロックであるＤＳ３入力クロックに乗せ換える
機能を持つようになっている。

【００５７】マスタクロックに乗せ換えられた“リセッ
ト制御信号”は、受信コード検出保持回路１５−３に入
力され、対応する受信コード検出保持回路のリセット制
御を行なうようになっている。尚、ＮＭインタフェース
部１６−１からのループバック実行／解除制御信号は、
ループバック信号検出回路にも接続され、解除信号によ
って対応するループバック信号検出回路を初期化する機
能を持つ。即ち、受信コード検出保持コード１５−３で
保持されているコードを解除するようになっている。

【００５８】従って、ループバック信号検出回路１５
は、ＤＳ３信号のＣビットからループバック実行／解除
情報を複数回検出すると、ループバックを実行又は解除
する旨の検出結果を出力する保護段つき検出部としての
機能を有するものである。制御部１６は、ＮＭインタフ
ェース部１６−１とネットワーク監視装置（ＮＭ）１６
−２とにより構成されるものである。

【００５９】ＮＭインタフェース部１６−１は、ループ
バック検出回路１５でコードが検出された場合に、その
コードをネットワーク監視装置（ＮＭ）１６−２に通知
するものであるとともに、ネットワーク監視装置（Ｎ
Ｍ）１６−２からの制御信号をループバック信号検出回
路１５やＤＳ１ループバック回路に通知するものであ
り、ネットワーク監視装置（ＮＭ）１６−２と各回路
（１２，１３，１５，１７等）間の接続機器である。

【００６０】制御部１６−２は、ＤＳ３信号のＣ１３の
フレームに付加されている情報，コードに基づいてルー
プバックの実行又は解除のための制御を施すものであ
る。ここで、図１８は、ネットワーク監視装置（ＮＭ）
１６−２でのループバック制御の手順例を示すフローチ
ャートであり、１つのコードに着目して制御ステップを
説明する。

【００６１】ネットワーク監視装置（ＮＭ）１６−２で
ループバック制御がスタートとすると、ループバック信
号検出回路１５で検出されるコードがループバック実行
コードか否かを監視し（ステップＳ１）、ループバック
実行コードが検出されないなら以後監視をし続ける。一
方、ループバック実行コードが検出されるループバック
制御コマンドを実行する用になっている（ステップＳ
２）。

【００６２】換言すると、コードに対応するチャネルを
ループバック制御すべく、そのチャネルのネットワーク
監視装置（ＮＭ）１６−２内のアドレスを指定し、ルー
プバック実行のコマンドを実行する。ここで、ネットワ
ーク監視装置（ＮＭ）１６−２は、ループバック実行の
コマンドを実行すると、その旨をＮＭインタフェース部
１６−１を通じてループバック信号検出回路１５，ＤＳ
１ループバックメモリ回路１２等に通知するようになっ
ている。

【００６３】かたやループバックを実行後は、そのルー
プバックを解除するコードを監視する、換言すると、ル
ープバック信号検出回路１５で、ループバック解除コー
ドが検出されているか監視するようになっており、ルー
プバック解除コードが検出されないなら以後解除コード
の監視をし続ける（ステップＳ３）。一方、ループバッ
ク解除コードが検出される際には、ループバック制御コ
マンドを解除する用になっている（ステップＳ５）。

【００６４】即ち、コードに対応するチャネルのループ
バック制御すべく、そのチャネルのネットワーク監視装
置（ＮＭ）内のアドレスを指定し、ループバック解除の
コマンドを実行する。 ここで、ネットワーク監視装置
（ＮＭ）１６−２は、ループバック解除のコマンドを実
行すると、その旨をＮＭインタフェース部１６−１を通
じてループバック信号検出回路１５，ＤＳ１ループバッ
クメモリ回路１２等に通知するようになっている。

【００６５】ループバック解除の旨の信号を受けた検出
コード保持回路１５−３は、保持しているループバック
実行のコードを解除（リセット）するようになってい
る。他方、ループバック実行の制御後ループバックの解
除コードが検出されないときは、ネットワーク監視装置
（ＮＭ）１６−２は、ループバック解除コードを監視す
る他、ループバック実行状態を監視するようになってい
る（ステップＳ４）。

【００６６】即ち、ループバック実行後に、解除する所
望の要件（例えば実行後の時間監視）を具備するかを監
視する。ループバック実行状態を監視して、解除するた
めの所望の要件を具備するときに、ネットワーク監視装
置（ＮＭ）１６−２は、検出コード保持回路１５−３で
保持されているループバック実行コードを強制的にリセ
ット（解除）するために強制リセット部１５−４にＮＭ
インタフェース部１６−１を通じて、その旨の信号を出
力する一方、解除の要件を具備するに至らない場合に
は、ループバック実行状態を監視し続けるようになって
いる（ステップＳ４）。

【００６７】尚、ループバック実行状態監視によりルー
プッバクの解除のコマンドが実行されたとき（ステップ
Ｓ４からステップ５）は、ループバック解除コードの監
視は終了する。このように、ＮＭインタフェース部１６
−１とネットワーク監視装置（ＮＭ）１６−２を備える
制御部１６は、ループバックの実行後所定の要件を具備
するに至った場合は、ループバックの実行を解除するた
めの制御を施す機能を備えるものであるとともに、ルー
プバックの解除時に保護段付き検出部での検出状態を強
制的にリセットするための強制リセット信号を出力しう
るループバック制御部としての機能を備えるものであ
る。

【００６８】ここで、付言しておくが、先にも述べた
が、図１８に示すフローチャートは、１つのコードに対
する制御部１６でのループバック制御手順を示すもので
ある。換言すると、各チャネル毎に、ループバック実行
／解除のコード（全チャネルループバック制御を行なう
ときは、その旨のコード又は、ある特定のチャネルルー
プバック制御を行なうときは、その旨のコード）を制御
部で図１８の如く監視が行なわれるようになっている。

【００６９】クロック発生部１７は、ＤＳ３信号ループ
バックメモリ回路１３のための読み出しクロック及び多
重部であるＭ１３ＭＵＸ部１１−２の動作クロックを発
生するものである。ここで、図１４は、クロック発生部
１７の一例を示す図であり、この図１４に示すクロック
発生部１７は、ＸＯ（通常基準クロック発生部）１７−
１，クロック選択回路１７−２及び電圧制御発振器とし
ての送信クロック発信部（ＶＣＸＯ）１７−３を備えて
構成される。

【００７０】ここで、クロック選択回路１７−２は、セ
レクタ回路１７−２−１，位相比較回路１７−２−２，
ローパスフィルタ（ＬＰ）１７−２−３を備えて構成さ
れ、ＸＯ（通常基準クロック発生部）１７−１，クロッ
ク選択回路１７−２とともにＰＬＬ回路（Ｐｈａｓｅ−
Ｌｏｃｋｅｄ Ｌｏｏｐ）を構成するものである。セレ
クタ回路１７−２−１は、ＮＭインタフェース部１６−
１からの信号に基づいて、受信クロックか送信（マス
タ）クロックの何れかを選択するものである。即ち、セ
レクタ回路１７−２−１は、メモリ１３−１にデータを
書き込む際には受信クロックを、一方、メモリ１３−１
からデータを読み込む際には送信クロックを選択するよ
うになっている。

【００７１】即ち、セレクタ回路１７−２−１は、送信
クロック発信にＶＣＸＯを用い位相比較の為の基準タイ
ミングを切り替え可能としたものである。換言すると、
クロック選択回路１７−２は、受信クロックを基準クロ
ックとして選択し、送信クロック源である外部ＶＣＸＯ
の位相比較を行ない、ＰＬＬ回路内をフィードバックさ
せることで、基準クロックと外部ＶＣＸＯのクロックを
同期させることができるようになっている。

【００７２】尚、ループバック制御信号等は、ＦＥＡＣ
（ＦＥＡＣ；Ｆａｒ Ｅｎｄ Ａｌａｒｍ ａｎｄ Ｃ
ｏｎｔｒｏｌ）コードとして伝送され、ＦＥＡＣコード
は、ＤＳ３フレーム中のＣビット（Ｃ１３）のタイムス
ロットを使用し、１６ビットで示される。このＦＥＡＣ
コードは、３つに分類され、Ａｌａｒｍ ａｎｄＳｔ
ａｔｕｓ（優先度順位），Ｉｎ Ｂａｎｄ Ｌｏｏｐ
Ｂａｃｋ（ループバック信号），ＵＮＡＳＳＩＧＮ
ＥＤ ＣＯＤＥである。

【００７３】図２０（Ａ）は、ＤＳ３ Ｃビットパリテ
ィ方式のデータの伝送形態を簡略して示す図であり、こ
の図２０（Ａ）が示すように、ＦＥＡＣコードは、同一
コード（例えば、図中では「Ａ」あるいは「Ｂ」で表記
される。）を１０回連続挿入して伝送することとなって
おり、ＦＥＡＣコードの挿入が無い場合には、アイドル
（Ｉｄｌｅ）コード“１”を挿入する。

【００７４】図２０（Ｂ）もＤＳ３ Ｃ−ビットパリテ
ィ方式のデータの伝送形態を簡略して示す図であり、こ
の図２０（Ｂ）が示すように、ループバック信号は、
先ずループバック実行“１１１１１１１１ ０１１１０
０００”か解除“１１１１１１１１ ０００１１１０
０”を１０回送出した後、目的の制御実行チャネル（Ｃ
Ｈ）＃１を指定するコードを１０回送出する。つまり、
ループバック信号は合計２０回分のコードを使って判定
される。

【００７５】尚、図２０（Ｂ）は、ループバック実行
（図中「実」と表記されいる。）を１０回送出した後
に、目的の制御チャネル（ＣＨ）を指定するコード（図
中では、例えば「♯１」と表記されている。）を１０回
送出した例が示されている。図２０（Ｃ）もＤＳ３ Ｃ
ビットパリティ方式のデータの伝送形態を簡略して示す
図であり、この図２０（Ｃ）が示すように、とのＦ
ＥＡＣコードよりも、ループバック信号のコード挿入
を優先する。

【００７６】このように、ＦＥＡＣコードのうちのルー
プバック信号は、ループバック実行か解除を１０回送出
した後、目的の制御チャネルを指定するコードを１０回
送出することがわかる。上述の構成により、ＤＳ３信号
のＣ１３にコード（情報）が付加されている場合は、保
護回路１５−１において連続して所定回数（例えば１０
回中７回）同じコードが検出された場合には、そのコー
ドを受信コード判定部１５−２に送り如何なるコードか
を判別する。

【００７７】受信コード判定部１５−２においては、保
護回路１５−１から送られてきたコードをデコードし
て、判別する。コードを判別するとそのコードは、受信
コード検出保持部１５−３において保持されるととも
に、ＮＭインタフェース部１６−１に通知される。ここ
で、ループバックの実行をすべき旨のコード若しくは通
知を受けたネットワーク監視装置（ＮＭ）１６−２は、
ＮＭインタフェース部１６−１を通じて、ループバック
信号検出回路１５，ＤＳ３ループバックメモリ回路１３
若しくはＤＳ１ループバックメモリ回路１２，セレクタ
１４及びクロック発生部１７にループバック実行信号を
送る。

【００７８】ＮＭインタフェース部１６−１からＤＳ３
ループバック実行の信号を受けたＤＳ３ループバックメ
モリ回路１３は、位相比較部によるライトパルスとリー
ドパルスとの位相を比較する監視の下、パルスジェネレ
ータからのライトパルスにより、ＤＳ３信号のデータを
４ビットメモリに記憶させ、その４ビットメモリに記憶
されたデータが、リードパルスに基づいて読みだされる
ことでループバックの実行が行なわれる。

【００７９】ＤＳ３ループバック実行の信号を受けたク
ロック発生部１７のセレクタ回路１７−２−１は、ＤＳ
３信号からのデータをメモリ３−１に書き込む際に、基
準クロックとして受信クロックを選択する一方、メモリ
からデータを読み込む際には、基準クロックとして送信
クロックを選択する。ＤＳ３ループバック実行の信号を
受けたセレクタ１４は、セレクタ回路はＤＳ３ループバ
ック信号側を選択する。

【００８０】また、ＮＭインタフェース部１６−１から
ＤＳ３信号ループバックの解除をすべき旨の信号を検出
したときは、ＤＳ３信号のループバック解除をＤＳ３ル
ープバックメモリ回路１３に対して指示する。ＤＳ３ル
ープバックメモリ回路１３は、指示に従いＤＳ３入力信
号の折り返しを止め、出力ＤＳ３信号を選択してＭ１３
ＭＵＸ部１１−２の出力線を選択することで、ＤＳ３信
号のループバックを解除する。

【００８１】さらに、ＤＳ３ループバックの解除の信号
を受けたループバック信号検出回路１５は、その解除す
るループバックに対応するループバック信号検出回路に
保持されているループバック実行に対応するコードを解
除（リセットする）する。一方、ＤＳ１信号のループバ
ックの実行／解除の制御として、例えば、ＤＳ１ＣＨ＃
１（チャネル＃１）の実行信号がループバック信号検出
回路１５で検出された場合、ネットワーク監視装置（Ｎ
Ｍ）１６−２は、ＮＭインタフェース部１６−１を通じ
て、ＤＳ１ＣＨ＃１のループバック実行をＤＳ１ループ
バックメモリ回路１２に対して指示する。ＤＳ１ループ
バックメモリ回路１２は、指示に従いＤＳ１出力信号＃
１を折り返しＭ１３ＭＵＸ部１１−２に入力する事で、
ＤＳ１信号のループバックを実現する。

【００８２】また、ループバック信号検出回路１５で、
Ｃビットからループバックの実行／解除信号監視を常時
行なっているので、ＤＳ１ＣＨ＃１のループバックの解
除信号を検出した場合、ＮＭインタフェース部１６−１
は、ＤＳ１ＣＨ＃１のループバック解除をＤＳ１ループ
バックメモリ回路１２に対して指示する。ＤＳ１ループ
バックメモリ回路１２は、ネットワーク監視装置（Ｎ
Ｍ）１６−２の指示に従いＤＳ１出力信号＃１の折り返
しを止め、入力ＤＳ１信号ＣＨ＃１を選択してＭ１３Ｍ
ＵＸ部１１−２に入力する事で、ＤＳ１信号のループバ
ックを解除する。

【００８３】ところで、ループバック信号検出回路１５
で、ループバックを実行すべき旨のコードを検出した後
において、ループバックを解除すべき旨のコードが検出
されない場合には、ソフトウェアの制御により強制的に
ループバック実行に対応するコードを解除する。即ち、
ネットワーク監視装置（ＮＭ）１６−２は、ＮＭインタ
フェース部１６−１を通じて、ループバックを解除する
よう強制リセット部１５−４に信号を出すことでループ
バックの解除が行なわれる。

【００８４】更に、ループバック信号でないＦＥＡＣ
（Ａｌａｒｍ ａｎｄ Ｓｔａｔｕｓ，ＵＮＡＳＳ
ＩＧＥＤ ＣＯＤＥ）コードに対しても、受信コード検
出保持部１５−３でコードが保持されている状態を解除
するように、強制リセット部１５−４へＮＭインタフェ
ース部１６−１からその信号が出力され、リセットが行
なわれる。

【００８５】ここで、図１９は、ＦＥＡＣ（Ａｌａｒ
ｍ ａｎｄ Ｓｔａｔｕｓ；図１９において「Ａコー
ド」と表記する。，ＵＮＡＳＳＩＧＥＤ ＣＯＤＥ；
図１９中において「Ｂコード」と表記する。）コードの
受信コード検出保持部１５−３と強制リセット部１５−
４との関連における制御部１６との制御動作を簡略化し
て示すタイムチャートでである。

【００８６】図１９（Ａ），（Ｂ）は、ループバック信
号検出保護回路１５でのＦＥＡＣコードの受信状態を示
すタイムチャートであり、受信コード判定部１５−２に
おいて、ＦＥＡＣ（Ａｌａｒｍ ａｎｄ Ｓｔａｔｕ
ｓ，ＵＮＡＳＳＩＧＥＤＣＯＤＥ）コードが検出され
ると、受信コード検出保持部１５−３において、制御部
１６によるリードアクセス（図１９（Ｃ）中の点線矢
印）が来るまで、検出されたコードを保持しておき（図
１９（Ａ），（Ｂ））、制御部１６がコードをリードア
クセスする際に、そのコード受信が続いていたなら受信
コード検出保持部１５−３でそのコードを次のリードア
クセスまで保持し（図１９（Ｄ））、一方、リードアク
セスを行なう際に、そのコードが受信されていないとき
は、そのコードを保持する状態を解除する（図１９
（Ｅ））。即ち、制御部１６からの強制リセット部１５
−４へ、リセット信号が出力される。

【００８７】このように、本発明にかかる信号ループバ
ック装置２０によれば、ＤＳ３Ｃビットパリティ方式に
適合するディジタル信号としてのＤＳ３信号とＤＳ１信
号との間で多重／分離処理を施すＭ１３ＭＵＸ部１１−
１，Ｄ１３ＭＵＸ部１１−２と、Ｍ１３ＭＵＸ部１１−
１，Ｄ１３ＭＵＸ部１１−２のＤＳ１信号入出力側に介
装され、ＤＳ１信号を一旦記憶し、この記憶されたＤＳ
１信号を読み出すことにより、ＤＳ１信号を折り返すた
めのＤＳ１ループバックメモリ回路１２と、Ｍ１３ＭＵ
Ｘ部１１−１，Ｄ１３ＭＵＸ部１１−２のＤＳ３信号入
出力側に介装され、ＤＳ３信号を一旦記憶し、この記憶
されたＤＳ３信号を読み出すことにより、入力されてき
た信号形式のままＤＳ３信号を折り返すＤＳ３ループバ
ックメモリ回路１３と、Ｍ１３ＭＵＸ部１１−１，Ｄ１
３ＭＵＸ部１１−２からのＤＳ３信号出力及びＤＳ３ル
ープバックメモリ回路１３からのＤＳ３ループバック信
号のうちのいずれかを選択するセレクタ７と、ＤＳ３信
号のＣビットからループバック実行／解除情報を複数回
検出すると、ループバックを実行又は解除する旨の検出
結果を出力するループバック信号検出回路１５と、ルー
プバック信号検出回路１５での検出結果に基づいて、Ｄ
Ｓ１ループバックメモリ回路１２，ＤＳ３ループバック
メモリ回路１３及びセレクタ１４に対し、ループバック
の実行又は解除のための制御を施す制御部１６とをそな
えることにより、回線エラー（品質劣化）状態でも、ル
ープバック実行／解除が確実に実行できることにより、
ループバックの誤制御が防止できるとともに、出力波形
の歪みの要因である論理回路（ハードウェア）を１つ
（共通）にする事によって、出力波形の歪みをループバ
ックの実行／未実行状態によらず出力波形を一定とする
ことをもできる。

【００８８】ループバック信号検出回路１５が、ループ
バックを実行又は解除する旨の検出結果を保持する検出
コード保持部をそなえて構成されるとともに、ループバ
ック制御部が、ループバックの解除時に保護段つき検出
部での検出状態を強制的にリセットするための強制リセ
ット部１５−４を備えて構成され、且つ、ループバック
信号検出回路１５に、ループバック制御部からの強制リ
セット信号を受けると、検出コード保持部で保持されて
いる検出結果を強制的にリセットする強制リセット部が
設けられているので、回線エラー（品質劣化）状態で
も、ループバック実行／解除が確実に実行できるととも
に、ループバック制御を解除しないまま対向局（制御
局）が故障するなど異常状態でもソフトウェア制御によ
り検出回路の初期化が出来る事により、ループバックの
誤制御を防止できる。

【００８９】更に、メモリ３−１にて、Ｐ／Ｎバイポー
ラデータをそのまま記憶することから、ループバックす
る入力ＤＳ３信号を復号回路を用いる事無く、論理的バ
イポーラ信号そのまま折り返すことも実現できる。ま
た、位相比較部の作用により、常時書き込みタイミング
の中央付近に読み出しタイミングが位置するようにな
り、電源変動や温度変動によってクロック変動が発生し
ても、読み出しデータの欠落を防止することができる。

【００９０】尚、本願の信号ループバック装置は、ＤＳ
３信号とＤＳ１信号をループバックする装置に限定され
るものではなく、その他の通信信号（ディジタル信号）
にも同様にして適応することができる。更に、本願の信
号ループバック装置の実施に際して、付言すると、ＤＳ
３信号のＣ１３に付加されているＦＥＡＣコードがルー
プバックコードでない場合においては、ループバックメ
モリ回路，Ｄ１３ＭＵＸ部，Ｍ１３ＭＵＸ部等は必ずし
も必要ではなく、このような場合でも、信号の誤検出を
十分に防止することができるなどの利点がある。

【００９１】

【発明の効果】以上詳述したように、本発明の信号ルー
プバック装置は、ＤＳ３Ｃビットパリティ方式に適合す
るディジタル信号としてのＤＳ３信号とＤＳ３信号より
も低速ディジタル信号としてのＤＳ１信号との間で多重
／分離処理を施す多重／分離部と、多重／分離部のＤＳ
１信号入出力側に介装され、ＤＳ１信号を一旦記憶し、
この記憶されたＤＳ１信号を読み出すことにより、ＤＳ
１信号を折り返すためのＤＳ１信号ループバック用記憶
部と、多重／分離部のＤＳ３信号入出力側に介装され、
ＤＳ３信号を一旦記憶し、この記憶されたＤＳ３信号を
読み出すことにより、入力されてきた信号形式のままＤ
Ｓ３信号を折り返すＤＳ３信号ループバック用記憶部
と、多重／分離部からのＤＳ３信号出力及びＤＳ３信号
ループバック用記憶部からのＤＳ３ループバック信号の
うちのいずれかを選択する選択部と、ＤＳ３信号のＣビ
ットからループバック実行／解除情報を複数回検出する
と、ループバックを実行又は解除する旨の検出結果を出
力する保護段つき検出部と、保護段つき検出部での検出
結果に基づいて、ＤＳ１信号ループバック用記憶部，Ｄ
Ｓ３信号ループバック用記憶部及び選択部に対し、ルー
プバックの実行又は解除のための制御を施すループバッ
ク制御部とをそなえて構成されているので、回線エラー
（品質劣化）状態でも、ループバック実行／解除が確実
に実行できることにより、ループバックの誤制御が防止
できる利点があるとともに、多重／分離部からのＤＳ３
信号出力及びＤＳ３信号ループバック用記憶部からのＤ
Ｓ３ループバック信号のうちのいずれかを選択する選択
部により、クロックを切り替えることなく信号出力する
ことができるので、出力波形の変動がなく、ループバッ
クの実行／未確定状態によらず出力波形を一定とするこ
とをもできる利点もある。

【００９２】また、請求項２記載の本発明の信号ループ
バック装置によれば、ＤＳ３信号ループバック用記憶部
のための読み出しクロック，多重／分離部における多重
部用の動作クロックを発生するクロック発生部をそな
え、クロック発生部が、基準クロック発振部と、受信ク
ロック及び基準クロック発振部からの基準クロックのう
ちのいずれかを選択して選択されたクロックについて位
相比較出力を出力するクロック選択式位相比較部と、ク
ロック選択式位相比較部からの位相比較出力に応じて読
み出しクロック又は動作クロックを出力するクロック発
振部とを有するＰＬＬ回路として機能するので、ＤＳ３
信号ループバック用記憶部のための読み出しクロックの
発生部と多重／分離部における多重部用の動作クロック
の発生部を共有化して、装置の簡素化を図ることができ
る。

【００９３】また、請求項３記載の本発明の信号ループ
バック信号によれば、ＤＳ３信号の信号形式がバイポー
ラ形式であって、ＤＳ３信号ループバック用記憶部は、
バイポーラ形式のＤＳ３信号を書き込みとともに、バイ
ポーラ形式のままＤＳ３信号を読み出すことができるの
で、ループバックする入力ＤＳ３信号を復号回路を用い
る事無く、論理的バイポーラ信号そのまま折り返すこと
が実現できる利点もある。

【００９４】更に、請求項４記載の本発明の信号ループ
バックによれば、ＤＳ３信号ループバック用記憶部への
書き込みが、受信クロックに同期した書き込みクロック
で実行されるとともに、ＤＳ３信号ループバック用記憶
部からの読み出しが、受信クロックに同期した読み出し
クロックで実行されるように構成され、且つ、書き込み
クロックと読み出しクロックとの位相関係を監視して、
書き込みクロックの位相と読み出しクロックの位相との
位相差が所定値以下になると、書き込みクロック及び読
み出しクロックの一方を強制的に所定量シフトさせるク
ロック位相調整部が設けられるので、電源変動や温度変
動によってクロック変動が発生しても、読み出しデータ
の欠落を防止できる利点もある。

【００９５】並びに、請求項５記載の本発明によれば、
保護段つき検出部が、ループバックを実行又は解除する
旨の検出結果を保持する検出結果保持部をそなえて構成
されるとともに、ループバック制御部が、ループバック
の解除時に保護段つき検出部での検出状態を強制的にリ
セットするための強制リセット信号を出力しうるように
構成され、且つ、保護段つき検出部に、ループバック制
御部からの強制リセット信号を受けると、検出結果保持
部で保持されている検出結果を強制的にリセットする強
制リセット部が設けられているので、回線エラー（品質
劣化）状態でも、ループバック実行／解除が確実に実行
できるとともに、ループバック制御を解除しないまま対
向局（制御局）が故障するなど異常状態でもソフトウェ
ア制御により検出回路の初期化が出来る事により、ルー
プバックの誤制御を確実に防止できる利点がある。

【００９６】他方、請求項６記載の信号ループバック装
置によれば、入力線を通じて入力されてきたディジタル
入力信号を一旦記憶し、入力されてきた信号形式のまま
ディジタル入力信号を折り返して出力線へループバック
しうるループバック部と、ディジタル入力信号からルー
プバック実行／解除情報を複数回検出すると、ループバ
ックを実行又は解除する旨の検出結果を出力する保護段
つき検出部と、保護段つき検出部での検出結果に基づい
て、ループバック部に対し、ループバックの実行又は解
除のための制御を施すループバック制御部とをそなるこ
とにより、回線エラー（品質劣化）状態でも、ループバ
ック実行／解除を確実に実行できることにより、ループ
バックの誤制御が防止できる利点があるとともに、出力
波形の歪みの要因である論理回路を１つにする事によっ
て、出力波形の歪みをループバックの実行／未確定状態
によらず一定とすることをもできる利点がある。

【００９７】また、請求項７記載の本発明の信号ループ
バック装置によれば、ループバック部が、ディジタル入
力信号を一旦記憶する記憶部をそなえ、記憶部への書き
込みが、受信クロックに同期した書き込みクロックで実
行されるとともに、記憶部からの読み出しが、受信クロ
ックに同期した読み出しクロックで実行されるので、デ
ータの損失を防止することができる利点がある。

【００９８】更に、請求項８記載の本発明の信号ループ
バック装置によれば、書き込みクロックと読み出しクロ
ックとの位相関係を監視して、書き込みクロックの位相
と読み出しクロックの位相との位相差が所定値以下にな
ると、書き込みクロック及び読み出しクロックの一方を
強制的に所定量シフトさせるクロック位相調整部が設け
られるので、電源変動や温度変動によってクロック変動
が発生しても、読み出しデータの欠落を防止できる利点
もある。

【００９９】また、請求項９記載の本発明の信号ループ
バック装置によれば、ディジタル入力信号の信号形式が
バイポーラ形式であって、記憶部は、バイポーラ形式の
ディジタル入力信号を書き込みとともに、バイポーラ形
式のままディジタル入力信号を読み出すので、ループバ
ックする入力ＤＳ３信号を復号回路を用いる事無く、論
理的バイポーラ信号そのまま折り返すことが実現できる
利点もある。

【０１００】並びに、請求項１０記載の本発明の信号ル
ープバック装置によれば、保護段つき検出部が、ループ
バックを実行又は解除する旨の検出結果を保持する検出
結果保持部をそなえて構成されるとともに、ループバッ
ク制御部が、ループバックの解除時に該保護段つき検出
部での検出状態を強制的にリセットするための強制リセ
ット信号を出力しうるように構成され、且つ、保護段つ
き検出部に、ループバック制御部からの該強制リセット
信号を受けると、検出結果保持部で保持されている検出
結果を強制的にリセットする強制リセット部が設けられ
ていることにより、回線エラー（品質劣化）状態でも、
ループバック実行／解除を確実に実行できるとともに、
ループバック制御を解除しないまま対向局（制御局）が
故障するなど異常状態でもソフトウェア制御により検出
回路の初期化が出来る事により、ループバックの誤制御
を防止できる利点がある。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施形態を示すブロック図である。

【図３】本発明の一実施形態におけるＤＳ３ループバッ
クメモリ回路を示すブロック図である。

【図４】本発明の一実施形態におけるＮバイポーラデー
タ４ビットメモリを示す図である。

【図５】本発明の一実施形態におけるＰバイポーラデー
タ４ビットメモリを示す図である。

【図６】本発明の一実施形態におけるパルスジェネレー
タを示す図である。

【図７】本発明の一実施形態における位相比較部を示す
図である。

【図８】本発明の一実施形態におけるループバック信号
検出回路のブロック図である。

【図９】本発明の一実施形態における保護回路の要部構
成を示す図である。

【図１０】本発明の一実施形態における第二検出回路タ
イミング発生回路を示す図である。

【図１１】本発明の一実施形態におけるループバック実
行／解除判定部を示す図である。

【図１２】本発明の一実施形態における受信コード判定
部及び受信コード検出保持部を示す図である。

【図１３】本発明の一実施形態における強制リセット部
を示す図である。

【図１４】本発明の一実施形態におけるクロック発生部
を示す図である。

【図１５】本発明の一実施形態におけるループバック回
路の動作を説明するためのタイムチャートである。

【図１６】本発明の一実施形態におけるループバック回
路の動作を説明するためのタイムチャートである。

【図１７】本発明の一実施形態におけるループバック回
路の動作を説明するためのタイムチャートである。

【図１８】本発明の一実施形態における制御部の制御要
領を説明するためのフローチャートである。

【図１９】（Ａ〜（Ｅ）は、本発明の一実施形態におけ
るＦＥＡＣコードに対するＮＭインタフェース部の制御
動作を簡略化して示すタイムチャートである。

【図２０】（Ａ）〜（Ｃ）は、ＤＳ３ Ｃビットパリテ
ィ方式におけるＣ１３コードの伝送の動作を示す図であ
る。

【図２１】本発明の一実施形態を適用したネットワーク
を簡略化して示す図である。

【符号の説明】

１ 多重／分離部 １１ Ｍ１３ＤＭＵＸ／Ｍ１３ＭＵＸ部 １１−１ Ｍ１３ＤＭＵＸ部 １１−２ Ｍ１３ＭＵＸ部 ２ ＤＳ１信号ループバック用記憶部 １２ ＤＳ１ループバックメモリ回路 ３ ＤＳ３信号ループバック用記憶部 １３ ＤＳ３ループバックメモリ回路 １３−１ メモリ １３−１−１ Ｎバイポーラデータ４ビットメモリ １３−１−２ Ｐバイポーラデータ４ビットメモリ １３−２ パルスジェネレータ １３−２−１ ライトパルスジェネレータ １３−２−２ リードパルスジェネレータ １３−３ 位相比較部 １３−３−１〜４ 位相比較回路 ４ 選択部 １４ セレクタ（ＳＥＬ） ５ 保護段付き検出部 １５ ループバック信号検出回路 １５−１ 保護回路 １５−１−１ シリアルパターン検出部 １５−１−２ ６ビットコードの１０段保持回路 １５−１−３ コード一致検出部 １５−１−４ 検出回路タイミング発生部 １５−１−４−Ａ 第一検出回路タイミング発生回路 １５−１−４−Ｂ 第二検出回路タイミング発生回路 １５−１−５ ７／１０一致カウンタ及び判定部 １５−１−６ 検出コード保持部 １５−２ 受信コード判定部 １５−２−Ａ ループバック実行判定部 １５−２−Ｂ ループバック実行解除部 １５−３ 受信コード検出保持部 １５−４ 強制リセット部 １５−４−１ リセットタイミング乗り換え部 ６ ループバック制御部 １６ 制御部 １６−１ ＮＭインタフェース部 １６−２ ネットワーク監視装置（ＮＭ） ７，１７ クロック発生部 １７−１ 基準クロック発信部（ＸＯ） １７−２ クロック選択回路 １７−３ 送信クロック発信部（ＶＣＸＯ） １７−２−１ セレクタ回路（ＳＥＬ） １７−２−２ 位相比較回路（ＰＤ） １７−２−３ ループフィルタ（ＬＦ） １７ クロック発生部 １０，２０ 信号ループバック装置 ４０ 基幹系 ５０，６０ 電話機 ５１，６１ ＰＣＭ／ＭＵＸ ５２ 多重部 ５３，６３ 多重分離装置 ６２ 分離部 ６４，５４ ネットワーク監視部（ＮＭ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 塚本 慶一郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 岡 昭彦 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ＤＳ３Ｃビットパリティ方式に適合する
   ディジタル信号としてのＤＳ３信号と該ＤＳ３信号より
   も低速ディジタル信号としてのＤＳ１信号との間で多重
   ／分離処理を施す多重／分離部と、 該多重／分離部のＤＳ１信号入出力側に介装され、該Ｄ
   Ｓ１信号を一旦記憶し、この記憶されたＤＳ１信号を読
   み出すことにより、該ＤＳ１信号を折り返すためのＤＳ
   １信号ループバック用記憶部と、 該多重／分離部のＤＳ３信号入出力側に介装され、該Ｄ
   Ｓ３信号を一旦記憶し、この記憶されたＤＳ３信号を読
   み出すことにより、入力されてきた信号形式のまま該Ｄ
   Ｓ３信号を折り返すＤＳ３信号ループバック用記憶部
   と、 該多重／分離部からのＤＳ３信号出力及び該ＤＳ３信号
   ループバック用記憶部からのＤＳ３ループバック信号の
   うちのいずれかを選択する選択部と、 該ＤＳ３信号のＣビットからループバック実行／解除情
   報を複数回検出すると、ループバックを実行又は解除す
   る旨の検出結果を出力する保護段つき検出部と、 該保護段つき検出部での検出結果に基づいて、上記のＤ
   Ｓ１信号ループバック用記憶部，ＤＳ３信号ループバッ
   ク用記憶部及び選択部に対し、ループバックの実行又は
   解除のための制御を施すループバック制御部とをそなえ
   て構成されたことを特徴とする、信号ループバック装
   置。
2. 【請求項２】 該ＤＳ３信号ループバック用記憶部のた
   めの読み出しクロック，該多重／分離部における多重部
   用の動作クロックを発生するクロック発生部をそなえ、 該クロック発生部が、基準クロック発振部と、受信クロ
   ック及び該基準クロック発振部からの基準クロックのう
   ちのいずれかを選択して選択されたクロックについて位
   相比較出力を出力するクロック選択式位相比較部と、該
   クロック選択式位相比較部からの位相比較出力に応じて
   上記の読み出しクロック又は動作クロックを出力するク
   ロック発振部とを有するＰＬＬ回路として構成されてい
   ることを特徴とする、請求項１記載の信号ループバック
   装置。
3. 【請求項３】 該ＤＳ３信号の信号形式がバイポーラ形
   式であって、該ＤＳ３信号ループバック用記憶部は、バ
   イポーラ形式の該ＤＳ３信号を書き込みとともに、バイ
   ポーラ形式のまま該ＤＳ３信号を読み出すように構成さ
   れていることを特徴とする、請求項１記載の信号ループ
   バック装置。
4. 【請求項４】 該ＤＳ３信号ループバック用記憶部への
   書き込みが、受信クロックに同期した書き込みクロック
   で実行されるとともに、該ＤＳ３信号ループバック用記
   憶部からの読み出しが、該受信クロックに同期した読み
   出しクロックで実行されるように構成され、且つ、 上記の書き込みクロックと読み出しクロックとの位相関
   係を監視して、上記の書き込みクロックの位相と読み出
   しクロックの位相との位相差が所定値以下になると、上
   記の書き込みクロック及び読み出しクロックの一方を強
   制的に所定量シフトさせるクロック位相調整部が設けら
   れたことを特徴とする、請求項１記載の信号ループバッ
   ク装置。
5. 【請求項５】 該保護段つき検出部が、ループバックを
   実行又は解除する旨の検出結果を保持する検出結果保持
   部をそなえて構成されるとともに、 該ループバック制御部が、ループバックの解除時に該保
   護段つき検出部での検出状態を強制的にリセットするた
   めの強制リセット信号を出力しうるように構成され、且
   つ、 該保護段つき検出部に、該ループバック制御部からの該
   強制リセット信号を受けると、該検出結果保持部で保持
   されている検出結果を強制的にリセットする強制リセッ
   ト部が設けられていることを特徴とする、請求項１記載
   の信号ループバック装置。
6. 【請求項６】 入力線を通じて入力されてきたディジタ
   ル入力信号を一旦記憶し、入力されてきた信号形式のま
   ま該ディジタル入力信号を折り返して出力線へループバ
   ックしうるループバック部と、 該ディジタル入力信号からループバック実行／解除情報
   を複数回検出すると、ループバックを実行又は解除する
   旨の検出結果を出力する保護段つき検出部と、 該保護段つき検出部での検出結果に基づいて、該ループ
   バック部に対し、ループバックの実行又は解除のための
   制御を施すループバック制御部とをそなえて構成された
   ことを特徴とする、信号ループバック装置。
7. 【請求項７】 該ループバック部が、該ディジタル入力
   信号を一旦記憶する記憶部をそなえ、該記憶部への書き
   込みが、受信クロックに同期した書き込みクロックで実
   行されるとともに、該記憶部からの読み出しが、該受信
   クロックに同期した読み出しクロックで実行されるよう
   に構成されていることを特徴とする、請求項６記載の信
   号ループバック装置。
8. 【請求項８】 上記の書き込みクロックと読み出しクロ
   ックとの位相関係を監視して、上記の書き込みクロック
   の位相と読み出しクロックの位相との位相差が所定値以
   下になると、上記の書き込みクロック及び読み出しクロ
   ックの一方を強制的に所定量シフトさせるクロック位相
   調整部が設けられたことを特徴とする、請求項６記載の
   信号ループバック装置。
9. 【請求項９】 該ディジタル入力信号の信号形式がバイ
   ポーラ形式であって、該記憶部は、バイポーラ形式の該
   ディジタル入力信号を書き込みとともに、バイポーラ形
   式のまま該ディジタル入力信号を読み出すように構成さ
   れていることを特徴とする、請求項６記載の信号ループ
   バック装置。
10. 【請求項１０】 該保護段つき検出部が、ループバック
    を実行又は解除する旨の検出結果を保持する検出結果保
    持部をそなえて構成されるとともに、 該ループバック制御部が、ループバックの解除時に該保
    護段つき検出部での検出状態を強制的にリセットするた
    めの強制リセット信号を出力しうるように構成され、且
    つ、 該保護段つき検出部に、該ループバック制御部からの該
    強制リセット信号を受けると、該検出結果保持部で保持
    されている検出結果を強制的にリセットする強制リセッ
    ト部が設けられていることを特徴とする、請求項６記載
    の信号ループバック装置。