JPS60121842A - デ−タ信号の相対位置自動補正装置 - Google Patents
デ−タ信号の相対位置自動補正装置Info
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- JPS60121842A JPS60121842A JP59209586A JP20958684A JPS60121842A JP S60121842 A JPS60121842 A JP S60121842A JP 59209586 A JP59209586 A JP 59209586A JP 20958684 A JP20958684 A JP 20958684A JP S60121842 A JPS60121842 A JP S60121842A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/02—Arrangements for detecting or preventing errors in the information received by diversity reception
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Radio Transmission System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２つのチャネルを経て同じディジタル情報が伝
送されるも、数ビットに相当する量だ（プ互いに位相が
遅れて伝送されるデータ信号の相対位置を自動的に補正
する装置にあって、該補正を品質の劣るチャネルから高
品質のヂレネルへの切換え動作に追従させ、前記各チ１
１ネルをバッファ記憶装置の書込み入力端子に接続し、
且つ前記両チャネルの書込みクロックを位相ロックルー
プを用いて整列させて、データ信号の相対位置を自動的
に補正する装置に関するものである。
送されるも、数ビットに相当する量だ（プ互いに位相が
遅れて伝送されるデータ信号の相対位置を自動的に補正
する装置にあって、該補正を品質の劣るチャネルから高
品質のヂレネルへの切換え動作に追従させ、前記各チ１
１ネルをバッファ記憶装置の書込み入力端子に接続し、
且つ前記両チャネルの書込みクロックを位相ロックルー
プを用いて整列させて、データ信号の相対位置を自動的
に補正する装置に関するものである。
断種の装置は２つの異なるチャネルを経て同じディジタ
ル情報を伝送し、その伝送の信頼麿を改＠づるのに用い
ることができる。
ル情報を伝送し、その伝送の信頼麿を改＠づるのに用い
ることができる。
情報伝送時にはカップラー又はセパレータによってチャ
ネルへの情報を迂回させる。受信時には外部評価基準を
論理回路に適用し、この論理回路によって高品質チャネ
ルの選択をするが、この場合には情報を失うことなく一
方のチャネルから他方のチャネルに如何にして切換えを
行なうかと云う問題がある。
ネルへの情報を迂回させる。受信時には外部評価基準を
論理回路に適用し、この論理回路によって高品質チャネ
ルの選択をするが、この場合には情報を失うことなく一
方のチャネルから他方のチャネルに如何にして切換えを
行なうかと云う問題がある。
斯かる装置は特に、２つの伝送ヂ１７ネルが同時に故障
する確率は極めて低いと云う仮説に基ずいているダイバ
ーシヂ受信方式にてマイクロ波リンクを介して伝送する
のに用いられる。ｎ個の正規チャネル（ｎは通常７に等
しくする）に共通の単独補助チャネルは所定瞬時に劣化
するチャネルの情報を伝送する。斯かる劣化チ１？ネル
が再び改善されると、補助チャネルは釈放されるため、
この補助チャネルは他の故障チャネルの代りに一時的に
代用することができる。
する確率は極めて低いと云う仮説に基ずいているダイバ
ーシヂ受信方式にてマイクロ波リンクを介して伝送する
のに用いられる。ｎ個の正規チャネル（ｎは通常７に等
しくする）に共通の単独補助チャネルは所定瞬時に劣化
するチャネルの情報を伝送する。斯かる劣化チ１？ネル
が再び改善されると、補助チャネルは釈放されるため、
この補助チャネルは他の故障チャネルの代りに一時的に
代用することができる。
例えば、電話伝送の場合における自動変換回路網のよう
なスイッチング（変換）装置の下流に設けられる２進情
報処理装置は、それらを信号そのものひ同期させる。し
かし、２つの異なる伝送チャネルを介して伝送される同
じ情報の伝搬時間は必ずしも全く同一ではなく、２つの
データ流の間には大気状態に応じた遅延差があり、その
差は情報速度（２Ｍビット／秒〜１４０Ｍビット／秒）
が高くなるにつれて大きくなる。斯かる遅延差は情報の
受信時にクロック信号に追加の転換部を導入するのに十
分な大きさとなり得ると共に、斯かる遅延差によって２
つのチャネルを経て伝送される各情報流間には位相変移
が生じ、これらの情報流は数ビットだけ変動し得る。一
方のチャネルから他方のチャネルへの切換えを行なう瞬
時にメツセージは載面され、そのメツセージの成る部分
は第１チヤネルを経て伝送され、他の部分は第２ヂヤネ
ルを経て伝送される。従って、予防措置を講じないと、
メツセージの数ピッ１〜分が失われたり、又は追加され
たりするためにメツセージに不連続部が生ずる。これが
ため、チャネル切換え個所以降の下流に設けられるもの
はいずれも同期がずれることになる。これにより非常に
多数のピットが失われる。
なスイッチング（変換）装置の下流に設けられる２進情
報処理装置は、それらを信号そのものひ同期させる。し
かし、２つの異なる伝送チャネルを介して伝送される同
じ情報の伝搬時間は必ずしも全く同一ではなく、２つの
データ流の間には大気状態に応じた遅延差があり、その
差は情報速度（２Ｍビット／秒〜１４０Ｍビット／秒）
が高くなるにつれて大きくなる。斯かる遅延差は情報の
受信時にクロック信号に追加の転換部を導入するのに十
分な大きさとなり得ると共に、斯かる遅延差によって２
つのチャネルを経て伝送される各情報流間には位相変移
が生じ、これらの情報流は数ビットだけ変動し得る。一
方のチャネルから他方のチャネルへの切換えを行なう瞬
時にメツセージは載面され、そのメツセージの成る部分
は第１チヤネルを経て伝送され、他の部分は第２ヂヤネ
ルを経て伝送される。従って、予防措置を講じないと、
メツセージの数ピッ１〜分が失われたり、又は追加され
たりするためにメツセージに不連続部が生ずる。これが
ため、チャネル切換え個所以降の下流に設けられるもの
はいずれも同期がずれることになる。これにより非常に
多数のピットが失われる。
上述したような欠点をなくすために、幾つかのチャネル
切換え装置が提案されており、例えば欧州特許出願第０
０６０７５１号に記載されている装置は特に、冒頭にて
述べたように各チャネルに関連するバッファメモリを具
えている。この装置では一方のチャネルから他方のチャ
ネルへの切換えを行なう前に伝送データの持続時間を１
：１１の比率に伸ばすため、上記チャネルの切換えは架
空的データ、即ち持続時間が実際のデータの持続時間よ
りもｎ倍長いデータのレベルにて行われる。従ってバッ
ファ記憶装置の構成は非常に複雑となる。さらに、位相
変移コマンドに関しては、単安定回路によって得られる
測定ウィンドウによりダイバージェンスが行なわれるこ
とを考慮し、遅延量を予定母に固定して位相変移を２π
／ｎとする必要がある。
切換え装置が提案されており、例えば欧州特許出願第０
０６０７５１号に記載されている装置は特に、冒頭にて
述べたように各チャネルに関連するバッファメモリを具
えている。この装置では一方のチャネルから他方のチャ
ネルへの切換えを行なう前に伝送データの持続時間を１
：１１の比率に伸ばすため、上記チャネルの切換えは架
空的データ、即ち持続時間が実際のデータの持続時間よ
りもｎ倍長いデータのレベルにて行われる。従ってバッ
ファ記憶装置の構成は非常に複雑となる。さらに、位相
変移コマンドに関しては、単安定回路によって得られる
測定ウィンドウによりダイバージェンスが行なわれるこ
とを考慮し、遅延量を予定母に固定して位相変移を２π
／ｎとする必要がある。
本発明の目的は、±゛３．５３．５ピツ囲以上の情報抑
汁又は追加なしで一方のチャネルから他方のチャネルへ
の切換えができ、且つその切換えを実際のデータのレベ
ル、即ちバッファ記憶装置の出力端子にて行ない、斯か
る記憶装置を簡単な構成のものとし得るようにしたデー
タ信号の相対位置自動補正装置を提供することにある。
汁又は追加なしで一方のチャネルから他方のチャネルへ
の切換えができ、且つその切換えを実際のデータのレベ
ル、即ちバッファ記憶装置の出力端子にて行ない、斯か
る記憶装置を簡単な構成のものとし得るようにしたデー
タ信号の相対位置自動補正装置を提供することにある。
本発明は２つのチャネルを経て同じディジタル情報が伝
送されるも、数ピッ１〜に相当する聞だ（プ互いに位相
が遅れて伝送されるデータ信号の相対位置を自動的に補
正する装置にあって、該補正を品質の劣るチャネルから
高品質のチャネルへの切換え動作に追従させ、前記各チ
ャネルをバッファ記憶装置の書込み入力端子に接続し、
且つ前記両チャネルの書込みクロックを位相ロックルー
プを用いて整列させて、データ信号の相対位置を自動的
に補正する装置において、前記バッファ記憶装置の読取
り出力端子をデータ信号用切換えスイッチの入〕Ｊ端子
に接続し、読取りクロツタを書込みタロツクに応じて制
御すると共に該読取りクロックを書込みクロックに対し
て位相変移させて、データの書込み時と読取り時との間
に時間間隔を設け、該時間間隔の長さを高品質チャネル
への切換えを行なうのに十分な長さとし、該時間間隔中
に前記高品質チャネルの書込みクロックの数を増大さけ
、該高品質チャネルの読取りクロツタの数は不変のまま
として、前記両ヂャネル間での前記データ信号の位相変
移を数ビツト以内に矯正するようにし、各バッファ記憶
装置に書込まれる情報を論理比較器に伝送し、現行の切
換え要求に応答して前記論理比較器により前記書込みク
ロック及びデータ信号の切換え位置を制御するようにし
たことを特徴とする。
送されるも、数ピッ１〜に相当する聞だ（プ互いに位相
が遅れて伝送されるデータ信号の相対位置を自動的に補
正する装置にあって、該補正を品質の劣るチャネルから
高品質のチャネルへの切換え動作に追従させ、前記各チ
ャネルをバッファ記憶装置の書込み入力端子に接続し、
且つ前記両チャネルの書込みクロックを位相ロックルー
プを用いて整列させて、データ信号の相対位置を自動的
に補正する装置において、前記バッファ記憶装置の読取
り出力端子をデータ信号用切換えスイッチの入〕Ｊ端子
に接続し、読取りクロツタを書込みタロツクに応じて制
御すると共に該読取りクロックを書込みクロックに対し
て位相変移させて、データの書込み時と読取り時との間
に時間間隔を設け、該時間間隔の長さを高品質チャネル
への切換えを行なうのに十分な長さとし、該時間間隔中
に前記高品質チャネルの書込みクロックの数を増大さけ
、該高品質チャネルの読取りクロツタの数は不変のまま
として、前記両ヂャネル間での前記データ信号の位相変
移を数ビツト以内に矯正するようにし、各バッファ記憶
装置に書込まれる情報を論理比較器に伝送し、現行の切
換え要求に応答して前記論理比較器により前記書込みク
ロック及びデータ信号の切換え位置を制御するようにし
たことを特徴とする。
以下図面につき本発明を説明する。
第１図は本発明によるデータ信号の相対位置を自動的に
補正する装置の一例を示すブロック線図であり、２つの
チャネルは所定瞬時に同じディジタル情報を数ピッ］〜
に相当する母だ（）位相偏移させ゛Ｃ伝送する。各チャ
ネルはビット流１３ｉｎ を搬送し、ここに一方のチャ
ネルに対するｉは１であり、他方のチャネルに対づるｉ
は２である。データ信号の相対位置を自動的に補正する
ためにチャネル切換えをする本発明によるスイッチング
装置に対する対外的基準は高品質チトネルを決定する助
けになる。
補正する装置の一例を示すブロック線図であり、２つの
チャネルは所定瞬時に同じディジタル情報を数ピッ］〜
に相当する母だ（）位相偏移させ゛Ｃ伝送する。各チャ
ネルはビット流１３ｉｎ を搬送し、ここに一方のチャ
ネルに対するｉは１であり、他方のチャネルに対づるｉ
は２である。データ信号の相対位置を自動的に補正する
ためにチャネル切換えをする本発明によるスイッチング
装置に対する対外的基準は高品質チトネルを決定する助
けになる。
情報を失わずに一方のチトネルから他方のチャネルへの
切換えを可能にする斯かるスイッチング装置はつぎに列
記するようなもので構成する。即ち、 １）２つの各チャネルに対するバッファ記憶装置 ； このバッファ記憶装置はＮ１個のビットを直−並列変換
する２個のレジスタ１及び２を具えている。これがため
、各レジスタ１及び２は、それぞれピッ１へ流３ｉｎ
のクロック信号１−１ｉ及びそのクロック信号を分周器
３を介してＮｉ分の１に分周したクロック信号をそれぞ
れ受信する。Ｎ１個の並列ピッｌ−は書込み速度Ｈｉ／
Ｎｉ−でレジスタ４の入力端子に伝送され、このレジス
タにて並列−直列変換が行われて、切換えスイッチ５を
介してピッ１−流３ｉｎが読取られる。従って、レジス
タ１゜２及び４のアレイが上記バッファ記憶装置を構成
する。
切換えを可能にする斯かるスイッチング装置はつぎに列
記するようなもので構成する。即ち、 １）２つの各チャネルに対するバッファ記憶装置 ； このバッファ記憶装置はＮ１個のビットを直−並列変換
する２個のレジスタ１及び２を具えている。これがため
、各レジスタ１及び２は、それぞれピッ１へ流３ｉｎ
のクロック信号１−１ｉ及びそのクロック信号を分周器
３を介してＮｉ分の１に分周したクロック信号をそれぞ
れ受信する。Ｎ１個の並列ピッｌ−は書込み速度Ｈｉ／
Ｎｉ−でレジスタ４の入力端子に伝送され、このレジス
タにて並列−直列変換が行われて、切換えスイッチ５を
介してピッ１−流３ｉｎが読取られる。従って、レジス
タ１゜２及び４のアレイが上記バッファ記憶装置を構成
する。
２）２つのチャネルに共通で、しがもクロック信号Ｈを
発生ずる電圧−制御発振器６を具えている位相ロックル
ープ； 発振器６の出力端子はレジスタ４に接続すると共に、こ
の発振器の入力端子はミク°す”７に接続する。ミクサ
７は切換えスイッチ８を介してクロック信号ト１１分の
１に分周したクロック信号及び分周器９を介してクロッ
ク信号ＨをＮ分の１に分周したクロック信号を受信する
。従って、本発明によれば発振器６の動作が一方又は他
方の書込みクロックに応じて制御され、且つバッファ記
憶装置が読取り速度Ｈ／Ｎで読取られるようにする。
発生ずる電圧−制御発振器６を具えている位相ロックル
ープ； 発振器６の出力端子はレジスタ４に接続すると共に、こ
の発振器の入力端子はミク°す”７に接続する。ミクサ
７は切換えスイッチ８を介してクロック信号ト１１分の
１に分周したクロック信号及び分周器９を介してクロッ
ク信号ＨをＮ分の１に分周したクロック信号を受信する
。従って、本発明によれば発振器６の動作が一方又は他
方の書込みクロックに応じて制御され、且つバッファ記
憶装置が読取り速度Ｈ／Ｎで読取られるようにする。
３）論理比較器１０；
この論理比較器１０はつぎのような各命令を下す。
一書込みクロック速度Ｈ１／Ｎ１を命令し、斯かる書込
みクロック速度は本発明によれば隔意Ｈｉ ／ （Ｎｉ
−１）とすることができる。
みクロック速度は本発明によれば隔意Ｈｉ ／ （Ｎｉ
−１）とすることができる。
一切換えスイッチ８に命令を下して、信号Ｓ１により位
相ロックループの入力端子にクロック信号を迂回させる
。
相ロックループの入力端子にクロック信号を迂回させる
。
一切換えスイッチ５に命令を下して、信号Ｓ２によりデ
ータを迂回させる。
ータを迂回させる。
なお、これらの命令は現行の切換え要求（信号）Ｄ及び
比較器１０に伝送される各バッファ記憶装置の調込み情
報に応答して実行される。
比較器１０に伝送される各バッファ記憶装置の調込み情
報に応答して実行される。
つぎに、本発明によるスイッヂング装置の動作モードを
第２図に示す時間線図を参照して説明する。
第２図に示す時間線図を参照して説明する。
第２８及び２１）図は切換え要求（信号）が受信される
瞬時にお【プるチャネル２及び１の初期状態におけるこ
れらチャネルに関連する時間線図であり、第２Ｃ図はチ
ャネル切換え後におけるチャネル１に関連する時間線図
である。
瞬時にお【プるチャネル２及び１の初期状態におけるこ
れらチャネルに関連する時間線図であり、第２Ｃ図はチ
ャネル切換え後におけるチャネル１に関連する時間線図
である。
チャネル２はその品質が劣化しているチャネルであり、
品質が良好なヂトネル１への切換えが望まれるものとす
る。
品質が良好なヂトネル１への切換えが望まれるものとす
る。
第２ａ図のラインＡ２はバッファ記憶装置にてラインＢ
２で示した書込み速ｇ Ｈ２／ ８にて８個の並列デー
タ流（Ｎ２＝８）に変換されるチャネル２のデーターａ
、ｂ 、・・司１ ＋”Ｏ＋ｂＯ＋−１−１−１ ・・・ｈｏ、ａ＋、ｂｌ、・・・ｈｌ・・・を示す。ラ
インＣ２は電圧制御発振器の読取り速度１」／８を表わ
し、この読取り速度はチャネル２の書込み速度１−１２
／ ８とは反対の位相で同期する。ラインＤ２は速度
ト１／８＝１−１２／８で読取られるチャネル２のデー
タを示す。
２で示した書込み速ｇ Ｈ２／ ８にて８個の並列デー
タ流（Ｎ２＝８）に変換されるチャネル２のデーターａ
、ｂ 、・・司１ ＋”Ｏ＋ｂＯ＋−１−１−１ ・・・ｈｏ、ａ＋、ｂｌ、・・・ｈｌ・・・を示す。ラ
インＣ２は電圧制御発振器の読取り速度１」／８を表わ
し、この読取り速度はチャネル２の書込み速度１−１２
／ ８とは反対の位相で同期する。ラインＤ２は速度
ト１／８＝１−１２／８で読取られるチャネル２のデー
タを示す。
第２ｂ図のラインＡ１に示すチャネル１のデータは書込
み瞬時［０にチャネル２のデータに対して位相が１ビッ
ト進んでおり、しがもこの第２ｂ図のラインＢ１に示し
た書込み速度Ｈ１／８（Ｎ＋＝８）は書込み速度Ｈ２／
８に対して位相が２ビツト遅れているものとする。
み瞬時［０にチャネル２のデータに対して位相が１ビッ
ト進んでおり、しがもこの第２ｂ図のラインＢ１に示し
た書込み速度Ｈ１／８（Ｎ＋＝８）は書込み速度Ｈ２／
８に対して位相が２ビツト遅れているものとする。
電圧制御発振器の読取り速度はラインｃ１に示してあり
、この読取り速度は前記速度１−１２ ／ ８に対して
常に反対の位相関係にある。
、この読取り速度は前記速度１−１２ ／ ８に対して
常に反対の位相関係にある。
チャネル２からチャネル１への切換えが要求されると、
バッファ記憶装置は西込み瞬時［１に第２ｂ図のライン
Ｂ１に破線で示すように書込み速度Ｈ１／７に−Ｃ機能
するようになるが、読取り速度は不変である。
バッファ記憶装置は西込み瞬時［１に第２ｂ図のライン
Ｂ１に破線で示すように書込み速度Ｈ１／７に−Ｃ機能
するようになるが、読取り速度は不変である。
この場合、書込み瞬時は最後に受信される８ピツ１〜の
転送中に各書込み動作（ｔ２．ｔ３．・・・）にて１ビ
ットづつ変移される。この際、８個の可能位置の中で１
つの位置は、２つのバッファ記憶装置の出力間にてこれ
らの８ビツトが一致するようにする必要がある。
転送中に各書込み動作（ｔ２．ｔ３．・・・）にて１ビ
ットづつ変移される。この際、８個の可能位置の中で１
つの位置は、２つのバッファ記憶装置の出力間にてこれ
らの８ビツトが一致するようにする必要がある。
斯かる一致は、書込み瞬時がメモリ２に現われる場合の
ビットと同じビットでメモリ１の担込み瞬時が現われる
場合に生じ、斯かる一致は第２図に示す場合には３ビツ
トにわたるシフ１〜後に得られる。
ビットと同じビットでメモリ１の担込み瞬時が現われる
場合に生じ、斯かる一致は第２図に示す場合には３ビツ
トにわたるシフ１〜後に得られる。
チャネル１に対する泪込み速度は全探索位相の期間中は
Ｈ１／７に維持され、この期間中チャネル１のデータは
つぎのように展開する。
Ｈ１／７に維持され、この期間中チャネル１のデータは
つぎのように展開する。
ｄ−Ｉ Ｃ−１ｂ−１ａ −１
’３−１ ｄ−１ｃ−１ｂ−１
ｒ−１ｅ−１ｄ−１ｃ−。
ａ＝ ｆ−、ｅ−］ ｄ。
ｈ、 ａ、 ｆ−１ｅｌ
” ｏ ”−Ｉ Ｑ４ ｆ−０
わ ｏ ａｏ ｈ４ （］−］
Ｃｏ ｂ□ ａ、） ｔ＋−１
初期状態 １ビツトに ２ピッｌ−に ３ビツトにねノ
こる わたる わたる 変移後 変移後 変移後 なお、他の書込み瞬時に対する斯かる書込み瞬時の遅れ
又は進み量はバッファ記憶装置の大きさの坏以下とする
必要がある。
こる わたる わたる 変移後 変移後 変移後 なお、他の書込み瞬時に対する斯かる書込み瞬時の遅れ
又は進み量はバッファ記憶装置の大きさの坏以下とする
必要がある。
８ごツ１〜にわたる一致が得られる瞬時から瑚込みクロ
ック信号Ｈ１／８はｆｆ１２ｃ図のラインＢ＋に表わす
位置を占める。ついでつぎのような動作が行われる。即
ち、 一切換えスイッチ５によるデータの切換え；−ｆ−ｌ
＋ ／ ８への書込み速度のロッキング；−切換えスイ
ッチ８による電圧制御発１眉器６への書込みクロックＨ
１／８の供給。
ック信号Ｈ１／８はｆｆ１２ｃ図のラインＢ＋に表わす
位置を占める。ついでつぎのような動作が行われる。即
ち、 一切換えスイッチ５によるデータの切換え；−ｆ−ｌ
＋ ／ ８への書込み速度のロッキング；−切換えスイ
ッチ８による電圧制御発１眉器６への書込みクロックＨ
１／８の供給。
切換え動作の後に電圧制御発振器は、書込みトイ時とは
反対の位相関係にある読取り瞬時の安定位置にゆっくり
復帰す−る。この位置を第２Ｃ図のラインＣ’＋に示し
である。
反対の位相関係にある読取り瞬時の安定位置にゆっくり
復帰す−る。この位置を第２Ｃ図のラインＣ’＋に示し
である。
なお、データの切換えｔよ２つのチャネル間での例えば
８ピッｌ−の一致が検出される瞬時から行われる。また
、計数装置を付加して、８ピツ１〜にわたる一致が予定
回数検出されるまでデータの切換えを認めないようにし
−Ｃも本発明の特徴は何等損われない。
８ピッｌ−の一致が検出される瞬時から行われる。また
、計数装置を付加して、８ピツ１〜にわたる一致が予定
回数検出されるまでデータの切換えを認めないようにし
−Ｃも本発明の特徴は何等損われない。
クロック信号を切換える際に生ずる位相ジッターは随意
低い値に低減させることができ、実際上、データの切換
えが行われるまではジッターが現われないので、位相ロ
ック発振器用の狭帯域ループフィルタを実現するのに十
分であり、斯かる発振器は十分長い時間経過後に読取り
クロック１」／８をその休止位置に調整する。
低い値に低減させることができ、実際上、データの切換
えが行われるまではジッターが現われないので、位相ロ
ック発振器用の狭帯域ループフィルタを実現するのに十
分であり、斯かる発振器は十分長い時間経過後に読取り
クロック１」／８をその休止位置に調整する。
さらに、論理的な整列範囲は±４ピッ１〜であるが、論
理回路を経る信号の伝搬時間があるｌこめに、斯かる整
列範囲は±３．５ビットに低減される。
理回路を経る信号の伝搬時間があるｌこめに、斯かる整
列範囲は±３．５ビットに低減される。
第１図は本発明によるデータ信号の相対位置自動補正装
置の一例を示すブロック線図、第２図は第１図の装置の
数個所に現われる信号の時間線図である。 １、 ２． ４・・・レジスタ ３・・・分周器 （１，２，４）・・・バッファ記憶装置５・・・切換え
スイッチ ６・・・電圧−制御発振器７・・・ミクサ
８・・・切換えスイッチ１０・・・論理比較器
置の一例を示すブロック線図、第２図は第１図の装置の
数個所に現われる信号の時間線図である。 １、 ２． ４・・・レジスタ ３・・・分周器 （１，２，４）・・・バッファ記憶装置５・・・切換え
スイッチ ６・・・電圧−制御発振器７・・・ミクサ
８・・・切換えスイッチ１０・・・論理比較器
Claims (1)
- １．２つのチャネルを経て同じディジタル情報が伝送さ
れるも、数ビットに相当する量だけ互いに位相が遅れて
伝送されるデータ信号の相対位置を自動的に補正１“る
装置にあって、該補正を品質の劣るチャネルから高品質
のチャネルへの切換え動作に追従さけ、前記各チャネル
をバッファ記憶装置の書込み入力端子に接続し、且つ前
記両チャネルの書込みクロックを位相ロックループを用
いて整列させて、データ信号の相対位置を自動的に補正
する装置において、前記バッファ記憶装置の読取り出力
端子をデータ信号用切換えスイッチの入力端子に接続し
、読取りクロツタを書込みクロックに応じて制御すると
共に該読取りクロックを書込みクロックに対して位相変
移させて、データの再込み時と読取り時との間に時間間
隔を設け、該時間間隔の長ざを高品質チャネルへの切換
えを行なうのに十分な長さとし、該時間間隔中に前記高
品質チ１７ネルの書込みクロックの数を増大さぜ、該高
品質チャネルの読取りクロックの数は不変のままとして
、前記両チャネル間での前記データ信号の。 位相変移を数ビツト以内に矯正するようにし、各バッフ
ァ記憶装置に書込まれる情報を論理比較器に伝送し、現
行の切換え要求に応答して前記論理比較器により前記書
込みクロック及びデータ信号の切換え位置を制御するよ
うにしたことを特徴とするデータ信号の相対位置自動補
正装置。 ２、前記各バッファ記憶装置が一組のレジスタを具え、
これらのレジスタが、対応づるチャネルのクロック速度
をＮｉで割った商の値に相当する書込み速度でＮ１ピッ
１〜以上を直−並列変換するようにした特許請求の範囲
１記載の装置において、前記書込み速度を前記論理比較
器の制御下にて前記クロック速度をＮ ｉ−１で割った
商の値に調整し得るようにしたことを特徴とするデータ
信号の相対位置自動補正装置。 ３、前記位相−ロックループがクロック速度Ｈで作動す
る発振器を具えるようにした特許請求の範囲１記載の装
置において、前記各バッファ記憶装置に、前記位相−ロ
ックループによって前記書込み速度１−１ｉ ／Ｎｉに
てロックされる読取り速度１−１／Ｎにて並−直列変換
する他のレジスタも設け、前記読取り速度を前記書込み
速度とは反対の位相関係で同期させ、前記論理比較器が
位相−ロックループの入力端子への各書込み速度の切換
えも制御するようにしたことを特徴とするデータ信号の
相対位置自動補正装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8315989 | 1983-10-07 | ||
| FR8315989A FR2553244B1 (fr) | 1983-10-07 | 1983-10-07 | Dispositif de commutation avec remise en phase automatique des donnees sur 3,5 bits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60121842A true JPS60121842A (ja) | 1985-06-29 |
Family
ID=9292927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209586A Pending JPS60121842A (ja) | 1983-10-07 | 1984-10-05 | デ−タ信号の相対位置自動補正装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4744095A (ja) |
| EP (1) | EP0137563B1 (ja) |
| JP (1) | JPS60121842A (ja) |
| AU (1) | AU564860B2 (ja) |
| DE (1) | DE3476005D1 (ja) |
| FR (1) | FR2553244B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6370632A (ja) * | 1986-09-11 | 1988-03-30 | Nec Corp | 回線切替方式 |
| JPS6377235A (ja) * | 1986-09-20 | 1988-04-07 | Fujitsu Ltd | デイジタル通信システムの切替方式 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5439093B2 (ja) * | 1974-08-24 | 1979-11-26 | ||
| JPS5732535B2 (ja) * | 1975-02-17 | 1982-07-12 | ||
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1983
- 1983-10-07 FR FR8315989A patent/FR2553244B1/fr not_active Expired
-
1984
- 1984-10-04 DE DE8484201411T patent/DE3476005D1/de not_active Expired
- 1984-10-04 EP EP84201411A patent/EP0137563B1/fr not_active Expired
- 1984-10-05 JP JP59209586A patent/JPS60121842A/ja active Pending
- 1984-10-05 AU AU33865/84A patent/AU564860B2/en not_active Ceased
-
1986
- 1986-08-11 US US06/895,528 patent/US4744095A/en not_active Expired - Fee Related
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0137563A2 (fr) | 1985-04-17 |
| AU3386584A (en) | 1985-04-18 |
| AU564860B2 (en) | 1987-08-27 |
| DE3476005D1 (en) | 1989-02-09 |
| FR2553244B1 (fr) | 1988-12-30 |
| FR2553244A1 (fr) | 1985-04-12 |
| EP0137563B1 (fr) | 1989-01-04 |
| EP0137563A3 (en) | 1985-06-19 |
| US4744095A (en) | 1988-05-10 |
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