CN110995218B - 一种数字初始化电路 - Google Patents

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Abstract

本发明提供了一种数字初始化电路，包括第一寄存器；计数单元，具有当前存储值，用于接收时钟信号，并当时钟信号每经过一个周期时，将所述计数单元的当前存储值加一以得到一结果值，并利用所述结果值更新所述当前存储值；比较单元，用于将所述计数单元的当前存储值与一预定值进行比较；当所述比较单元确定出所述计数单元的当前存储值等于所述预定值时，所述计数单元对所述当前存储值清零以重新计数，同时所述第一寄存器开始输出初始化信号直至当所述比较单元再次确定出到所述计数单元的当前存储值等于所述预定值时，所述第一寄存器停止输出初始化信号。本发明所提供的数字初始化电路可以控制初始化时间，且抗干扰性较大。

Description

一种数字初始化电路
技术领域
本发明涉及初始化电路设计技术领域，特别涉及一种数字初始化电路。
背景技术
芯片在上电时通常需要由上电复位电路产生上电复位信号，以将芯片内部初始化，使数字电路从默认初始状态开始工作。
相关技术中，上电复位电路通常采用模拟电路设计。具体的，相关技术中上电复位电路通常如图1所示(图1以低电平复位为例进行说明)，其中图1中的a和b两者互为等效电路图。以及，参考图1a可知，所述上电复位电路包括有电阻1以及电容2，复位引脚RST通过电阻1与一电源电压信号Vcc连接，通过电容2接地，所述电阻1的阻值较大，一般为千欧级别。其中，图2为上电过程中所述复位引脚RST输出的逻辑信号和所述电容2的电压值两者与上电时间的对应关系图。如图2所示，针对电容2而言，当通过电源电压上电的瞬间(也即图2中的0ms时刻)，所述电容2开始充电，其电压值从0V逐渐上升，具体的，所述电容2的电压Uc与上电时间t之间的关系式为：Uc＝Us-Use-t/τ＝Us(1-e-t/τ)，Us为电源电压VCC的电压值，τ为电阻1的阻值R与电容2的电容值C的乘积。以及，针对复位引脚RST而言，在上电的瞬间，基于所述电阻1的阻值较大，使得所述复位引脚RST的电平为低电平信号，此时，所述复位引脚输出逻辑信号“0”(参考图2所示)，以便对与所述复位引脚RST连接的芯片开始进行复位。之后，随着时间的增加，所述电容2的电压逐步升高，并且，所述复位引脚RST处的电平值逐渐上升，直至所述电容2充满电时，所述复位引脚RST处的电平变为高电平，从而输出逻辑信号“1”，即图2中的t1时刻，此时，复位释放。
则相关技术中，初始化信号所持续的时间取决于电容1的充电时间，如图2所示，电容充电时间一般较短仅为几毫秒。并且参照上述关系式以及附图2可知电容充电时其电压与时间呈非线性关系，由此即无法对电容的充电时长实现精确控制。也即是，相关技术中的复位电路的复位时间较短且无法调整，从而无法对芯片进行充分复位。同时，模拟电路的抗干扰性也较差。
发明内容
本发明的目的在于提供一种数字初始化电路，以解决现有的复位电路的复位时间较短且不可控的技术问题。
为解决上述技术问题，本发明提供了一种数字初始化电路，所述电路包括：
第一寄存器，用于输出初始化信号；
计数单元，所述计数单元具有当前存储值，所述计数单元用于接收时钟信号，并当所述时钟信号每经过一个周期时，将所述计数单元的当前存储值加一以得到一结果值，并利用所述结果值更新所述当前存储值；
与所述第一寄存器和所述计数单元连接的比较单元，用于当所述时钟信号每经过一个周期时，将所述计数单元的当前存储值与一预定值进行比较；以及，
当所述比较单元确定出所述计数单元的当前存储值等于所述预定值时，所述计数单元对所述当前存储值清零以重新计数，同时所述第一寄存器开始输出初始化信号直至当所述比较单元再次确定出到所述计数单元的当前存储值等于所述预定值时，所述第一寄存器停止输出初始化信号。
可选的，所述计数单元用于当所述比较单元确定出所述当前存储值第一次等于所述预定值时，对所述当前存储值清零。
可选的，所述计数单元包括相互连接的第二寄存器和计数子单元；
所述第二寄存器用于接收时钟信号，所述第二寄存器具有所述当前存储值，所述计数子单元用于当所述时钟信号每经过一个周期时，获取所述第二寄存器的当前存储值，并对所述当前存储值加一得到结果值并发送至所述第二寄存器，以使得所述第二寄存器利用所述结果值更新所述当前存储值。
可选的，当所述第二寄存器的存储值为所述第二寄存器所能指示的最大值时，对最大值的存储值加一之后所得的结果值为0。
可选的，所述预定值大于0，小于等于所述第二寄存器所能指示的最大值。
可选的，第一寄存器还用于输出非初始化信号；
以及，所述第一寄存器用于当所述计数单元的当前存储值清零之前，输出非初始化信号；所述第一寄存器还用于当所述计数单元的当前存储值清零后输出初始化信号。
可选的，所述比较单元包括第一比较器、反向子单元、与门、第一选通器以及第二选通器；
其中，所述第一比较器的第一输入端与所述计数单元的输出端连接，所述第一比较器的输出端分别与所述反向子单元的输入端以及所述与门的第一输入端连接，所述反向子单元的输出端分别与所述与门的第二输入端和所述第一选通器的第三输入端连接，所述第一选通器的第一输入端和第二输入端分别连接高电平信号和低电平信号，所述第一选通器的输出端与所述第二选通器的第一输入端连接，所述第二选通器的第二输入端与高电平信号连接，所述第二选通器的第三输入端与所述与门的输出端连接，所述第二选通器的输出端与所述第一寄存器的第二输入端连接；
其中，当所述第一比较器的第一输入端所输入的值等于预定值时，所述第一比较器输出高电平信号，当所述第一比较器的第一输入端所输入的值不等于预定值时，所述第一比较器输出低电平信号；以及所述反向子单元中具备有存储值，当所述第一比较器输出高电平信号时，所述反向子单元对所述反向子单元中所存储的值取反输出，当所述第一比较器输出低电平时，所述反向子单元输出所述反向子单元当前所存储的值；
以及，当所述第一选通器的第三输入端输入高电平信号时，所述第一选通器的输出端输出所述第一选通器的第二输入端所输入的值，当所述第一选通器的第三输入端输入低电平信号时，所述第一选通器的输出端输出所述第一选通器的第一输入端所输入的值；当所述第二选通器的第三输入端输入高电平信号时，所述第二选通器的输出端输出所述第二选通器的第二输入端所输入的值，当所述第二选通器的第三输入端输入低电平信号时，所述第二选通器的输出端输出所述第二选通器的第一输入端所输入的值。
可选的，所述初始化信号为低电平信号，所述非初始化信号为高电平信号。
可选的，所述第一寄存器用于：当所述计数单元的当前存储值第一次等于所述预定值并对所述计数单元的当前存储值清零之前输出高电平信号；以及，所述第一寄存器还用于当所述计数单元的当前存储值清零后输出低电平信号。
可选的，所述计数单元还用于在所述第一寄存器停止输出初始化信号时停止计数。
可选的，所述计数单元还包括清零子单元，所述清零子单元分别与所述第一寄存器和比较单元连接，用于当所述比较单元第一次确定出所述计数单元中的当前存储值等于所述预定值时，对所述计数单元的当前存储值进行清零操作；
以及，所述清零子单元还用于当所述比较单元再次确定出到所述计数单元的当前存储值等于所述预定值时，使得所述计数单元停止计数。
综上所述，本发明所提供的数字初始化电路实质为由第一寄存器、计数单元以及比较单元组成的数字电路。其中，在执行上电操作之后，当输入至所述计数单元中的时钟信号每经过一个周期时，所述计数单元会将所述计数单元中的当前存储值加一以更新所述当前存储值。同时，所述比较单元会判断所述计数单元的当前存储值与预定值是否相同，当两者相同时，所述计数单元会将所述当前存储值清零，以及，所述第一寄存器开始输出初始化信号。之后，会继续执行上电操作，并且当输入至所述计数单元中的时钟信号每经过一个周期时，所述计数单元还会继续对所述当前存储值加一，所述比较器还会继续将当前存储值与所述预定值比较，当两者再次相同时，所述第一寄存器会停止输出初始化信号。其中，所述预定值可以预先设置。
则由此可知，本发明中，通过设置不同的预定值，即可对所述数字初始化电路的初始化时间进行控制。具体的，当所述预定值较大时，所述数字初始化电路的初始化时间较长，当所述预定值较小时，所述数字初始化电路的初始化时间较短。如此，当待初始化芯片中的组件较多时，可以通过设置较大的预定值，以使得待初始化芯片可以充分复位，从而可以确保后续操作的精确执行。同时，由于本发明的数字初始化电路并非模拟电路，而为数字电路，则其抗干扰性较强。
附图说明
图1为相关技术提供的一种复位电路的结构示意图；
图2为相关技术提供的一种上电过程中复位引脚输出的逻辑信号和电容的电压值两者与上电时间的对应关系图；
图3为本发明实施例提供的一种数字初始化电路的结构框图；
图4为本发明实施例提供的一种时钟信号CLK的波形图；
图5为本发明实施例提供的图3所示的数字初始化电路对应的电路连接结构示意图；
图6为本发明实施例提供的一种上电电压的波形图；
图7为本发明实施例提供的一种数字初始化电路的输出波形图；
图8为本发明实施例提供的另一种数字初始化电路的结构框图；
图9为本发明实施例提供的图8所示的数字初始化电路对应的一种电路连接结构示意图；
图10为本发明实施例提供的图8所示的数字初始化电路对应的另一种电路连接结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的数字初始化电路作进一步详细说明。根据下面说明书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图3为本发明实施例提供的一种数字初始化电路的结构框图，如图3所示，所述电路可以包括：
第一寄存器10，所述第一寄存器10可以用于输出初始化信号，以及所述第一寄存器10的输出端可以与一待初始化器件连接，以便当所述第一寄存器10输出初始化信号时，使得所述待初始化器件能够初始化。
计数单元20，所述计数单元20中具有当前存储值，以及，所述计数单元20用于接收时钟信号，其中，图4为本发明实施例提供的一种时钟信号CLK的波形图，如图4所示，所述时钟信号CLK包括有至少一个周期T。并且，当所述时钟信号每经过一个周期时，所述计数单元20会对所述计数单元20的当前存储值加一以得到一结果值，并会利用所述结果值更新所述当前存储值。
与所述第一寄存器10和所述计数单元20连接的比较单元30，用于将所述计数单元20的当前存储值与一预定值进行比较，本实施例中，主要是所述时钟信号每经过一个周期时，所述比较单元30会将所述计数单元20的当前存储值与一预定值进行比较。并且，当所述比较单元30确定出所述计数单元20的当前存储值等于所述预定值时，所述计数单元20对所述当前存储值清零以重新计数。同时，所述第一寄存器10开始输出初始化信号直至当所述比较单元30再次确定出到所述计数单元20的当前存储值等于所述预定值时，所述第一寄存器10停止输出初始化信号，同时，所述计数单元20停止计数。其中，所述第二寄存器21的当前存储值小于所述预定值。
以及，在本实施例中，执行上电操作后，主要是在所述比较单元30确定出所述计数单元的20当前存储值第一次等于所述预定值时，所述计数器20会对所述当前存储值清零，同时，所述第一寄存器10开始输出初始化信号。并且，所述第一寄存器还用于输出非初始化信号。具体的，所述第一寄存器用于当所述计数单元的当前存储值清零之前，输出非初始化信号；以及，所述第一寄存器还用于在停止输出初始化信号之后，输出非初始化信号。
综上所述，本发明中，通过设置不同的预定值，即可对所述数字初始化电路的初始化时间进行控制。具体的，当所述预定值较大时，所述数字初始化电路的初始化时间较长，当所述预定值较小时，所述数字初始化电路的初始化时间较短。如此，当待初始化芯片中的组件较多时，可以通过设置较大的预定值，以使得待初始化芯片可以充分复位，从而可以确保后续操作的精确执行。同时，由于本发明的数字初始化电路并非模拟电路，而为数字电路，则其抗干扰性较强。
以下对本发明实施例中的数字初始化电路进行详细介绍，其中，本实施例中主要以低电平复位电路为例进行举例说明。
实施例一
图5为本发明实施例提供的图3所示的数字初始化电路对应的电路连接结构示意图。如图5所示，所述计数单元20中可以包括有第二寄存器21和计数子单元22。以及，所述第二寄存器21中具有当前存储值，且所述第二寄存器21还用于接收时钟信号CLK。所述计数子单元22用于当所述时钟信号每经过一个周期时，获取所述第二寄存器21的当前存储值，并对所述当前存储值加一以得到结果值并发送至所述第二寄存器，以使得所述第二寄存器利用所述结果值更新所述当前存储值。
具体的，所述计数子单元22可以包括有第四选通器221和加法器222。所述加法器222的第一输入端A2与所述第二寄存器21的输出端C1连接，所述加法器222的第二输入端B2与一电源信号连接，所述加法器222的输出端C2与所述第四选通器221的第一输入端A3连接，所述第四选通器221的第二输入端B3和第三输入端Q3均连接一低电平信号，所述第四选通器221的输出端C3与所述第二寄存器21的第二输入端B1连接，所述第二寄存器21的第一输入端A1用于接收时钟信号CLK。
其中，针对所述加法器222而言，其主要用于执行加一运算。具体的，输入至所述加法器222第一输入端A2的值会加一之后，从所述加法器222的输出端C2输出。以及，针对在本实施例中所提到的选通器而言，若所述选通器的第三输入端输入的是高电平信号“1”，则所述选通器的输出端输出的是所述选通器的第二输入端所输入的值。若所述选通器的第三输入端输入的是低电平信号“0”，则所述选通器的输出端输出的是所述选通器的第一输入端所输入的值。
基于此，针对图5所述的电路中的计数单元20的计数原理进行介绍。所述第二寄存器21中预先存储有初始值，所述初始值大于0，小于所述预定值，本实施例中，所述初始值可以为1。当执行上电操作之后，所述第二寄存器21的第一输入端A1开始接收到时钟信号，其中，当所述第二寄存器21所接收到时钟信号经过了第一个周期T时，所述第二寄存器21会将所述初始值发送至所述加法器222的第一输入端A2，则加法器222会接收所述初始值并会对所述初始值执行加一操作以得到第一结果值，并将所述第一结果值输出至所述第四选通器221的第一输入端A3。
其中，由于本实施例中，所述第四选通器221的第三输入端Q3所连接的是低电平信号“0”，则所述第四选通器221的输出端C3总是输出所述第四选通器221的第一输入端A3所输入的值(也即是所述加法器222所输出的值)，则所述第四选通器221会将所述第一结果值输入至所述第二寄存器21中，以便所述第二寄存器21利用所述第一结果值更新所述初始值。之后，当所述第二寄存器21所接收的时钟信号每经过一个周期时，所述第二寄存器21的输出端C1会输出所述第二寄存器21的当前存储值，以便所述计数子单元22对所述当前存储值进行加一运算后并发送至所述第二寄存器21中来更新所述当前存储值，以实现计数功能。
其中，需要说明的是，针对第二寄存器21而言，当所述第二寄存器21的当前存储值为所述第二寄存器21所能指示的最大值时，对所述最大值的值加一之后所得的结果值为0，之后，会从0再重新逐一递加以计数。示例的，假设所述第二寄存器21的位宽为10，则所述第二寄存器所能表示的最大值应为1111111111。基于此，若所述第二寄存器的当前存储值为1111111111时，后续当时钟信号经过一个周期后，所述计数子单元22对所述第二寄存器21当前存储值1111111111加一之后会得到0000000000。
进一步地，本实施例中，所述比较单元30分别与所述第一寄存器10和所述计数单元20，且所述比较单元30用于将所述第二寄存器21的当前存储值与一预先设定的预定值进行比较。其中，当所述比较单元30确定出所述计数单元20的当前存储值第一次等于所述预定值时，所述计数单元20会对所述当前存储值清零以重新计数(其中具体的清零原理请参见后续实施例二中针对图9的描述)。同时，所述第一寄存器10开始输出初始化信号直至比较单元30再次确定出到所述计数单元20的当前存储值等于所述预定值时，所述第一寄存器10停止输出初始化信号，而输出非初始化信号，此时，所述计数单元20还会停止计数(其中具体的停止计数原理请参见后续实施例二中针对图9的描述)。
具体的，本实施例中，所述比较单元30包括有第一比较器31、反向子单元32、与门33、第一选通器34以及第二选通器35。其中，所述反向子单元32包括有第三选通器321和第三寄存器322。
具体的，所述第一比较器31的第一输入端A4与所述计数单元20的输出端(也即是所述第二寄存器21的输出端C1)连接，所述第一比较器31的第二输入端B4用于接收所述预定值，所述第一比较器31的输出端C4分别与所述第三选通器321的第三输入端Q5以及所述与门33的第一输入端A6连接。所述第三选通器321的第一输入端A5与所述第三寄存器322的输出端C7连接，所述第三选通器321的第二输入端B5与所述第三寄存器322的输出端C7取反连接，所述第三选通器321的输出端C5与所述第三寄存器322的第二输入端B7连接，所述第三寄存器322的第一输入端A7用于接收时钟信号，所述第三寄存器322的输出端C7还与所述与门33的第二输入端B6和所述第一选通器34的第三输入端Q8连接。
以及，所述第一选通器34的第一输入端A8和第二输入端B8分别连接高电平信号和低电平信号，所述第一选通器34的输出端C8与所述第二选通器35的第一输入端A9连接，所述第二选通器35的第二输入端B9与高电平信号连接，所述第二选通器35的第三输入端Q9与所述与门33的输出端C6连接，所述第二选通器的35输出端C9与所述第一寄存器10第二输入端B10连接，所述第一寄存器10的第一输入端A10可以用于接收时钟信号CLK，以及所述第一寄存器10的输出端C10用于输出初始化信号或非初始化信号。
其中，针对所述第一比较器31而言，若所述第一比较器31第一输入端A4的输入值等于所述预定值时，所述第一比较器31输出高电平信号，若所述第一比较器31第一输入端A4的输入值不等于预定值时，所述第一比较器31输出低电平信号。
以及，针对所述反向子单元32而言，若所述第一比较器31输出低电平信号“0”，所述反向子单元32中的第三选通器321的第三输入端Q5输入值为“0”，则所述第三选通器321的输出端C5输出的是所述第三选通器321的第一输入端A5所输入的值，也即是所述第三寄存器322所输出的值(即所述第三寄存器223当前所存储的值)。若所述第一比较器31输出高电平信号“1”，所述反向子单元32中的第三选通器321的第三输入端Q5输入值为“1”，则所述第三选通器321的输出端C5输出的是所述第三选通器321的第二输入端B5所输入的值，也即是对所述第三寄存器322输出的值取反后的值(即对所述第三寄存器223当前所存储的值取反后的值)。示例的，假设所述第三寄存器322当前存储的值为“0”，若所述第一比较器31输出低电平信号时，则所述第三寄存器322输出的值为“0”；若所述第一比较器31输出高电平信号时，则所述第三寄存器322输出的值为“1”。
基于此，结合图5所示的电路，对所述第一寄存器输出初始化信号以及非初始化信号的原理进行详细介绍。具体的，假设所述预定值为512，所述第三寄存器322当前所存储的值为“0”，则先对所述数字初始化电路上电以使所述数字初始化电路接收时钟信号CLK，其中，图6为本发明实施例提供的一种上电电压的波形图，如图6所示，在t2时刻开始上电，所述上电电压逐渐上升，直至t3时刻抵至VDD停止。其中，在上电的瞬间(也即图6中的t2时刻)，所述数字初始化电路即可接收到时钟信号。以及，图7为本发明实施例提供的一种上电之后，数字初始化电路的输出波形图。以及，需要说明的是，图7所示的波形图为理性状态下的波形图。
具体的，针对图5所示的电路而言，在上电瞬间所述第二寄存器21接收到时钟信号，并且，从所述时钟信号的第一个周期开始，在所述第二寄存器21的初始值的基础上，当所述时钟信号每经过一个周期时，所述第二寄存器21的当前存储值会加一并会输出。
其中，从上电时刻开始，至所述第二寄存器21的当前存储值第一次等于预定值512之前的这段时间内，每经过一个时钟周期，所述第二寄存器21所输出的值总是小于512，即不等于512，则所述第一比较器31的输出端C4输出“0”，所述第三寄存器321的输出值为所述第三寄存器321的当前所存储值“0”，所述第一选通器34的第三输入端Q8的输入值为“0”，此时，所述第一选通器34的输出端C8输出所述第一选通器34的第一输入端A8所输入的高电平信号“1”至所述第二选通器35的第一输入端A9。同时，由于所述第一比较器31输出“0”，所述第三寄存器321输出“0”，因此所述与门32的第一输入端A6和第二输入端B6均输入“0”，则所述与门32的输出端C6输出“0”，所述第二选通器35的第三输入端Q9接收“0”，此时所述第二选通器35的输出端C9输出所述第二选通器35的第一输入端A9所输入的高电平信号“1”至所述第一寄存器10，从而使得所述第一寄存器10输出高电平信号“1”，此时，所述数字初始化电路输出高电平。也即是，对应于图7中的ab段，并且，此时，所述第三寄存器322当前的存储值一直为“0”。
在此基础上，当所述第二寄存器21的当前存储值累加至512时(也即所述当前存储值第一次等于512)，所述第一比较器31输出“1”，则使得所述第三寄存器322的输出值为其当前存储值“0”取反后的值，也即所述第三寄存器322输出“1”，所述第一选通器34的第三输入端Q8接收到“1”，此时所述第一选通器34的输出端C8输出所述第一选通器34的第二输入端B8所输入的低电平信号“0”至所述第二选通器35的第一输入端A9。同时，所述与门33的第一输入端A6输入所述第一比较器31输出端C4所输出的“1”，所述与门33的第二输入端B6输入所述第三寄存器322所输出的“1”，则所述与门33的输出端C6输出“1”，所述第二选通器35的第三输入端Q9接收到“1”。此时，所述第二选通器35的输出端C9输出所述第二选通器35的第二输入端B9所输入的高电平信号“1”，从而使得所述第一寄存器10输出高电平信号“1”(也即非初始化信号)。也即是，对应图7中的b点。此时，所述第三寄存器322的当前存储值为“1”，且同时所述计数单元会对所述第二寄存器21的当前存储值进行清零使得所述第二寄存器21的当前存储值为0(其中关于此时所述计数单元对所述第二寄存器21的当前存储值清零的原理可以参见实施例二中对于附图9的介绍)。
之后，所述第二寄存器21从0开始重新计数，直至所述第二寄存器的当前存储值再次等于512之前的这段时间内，所述第一比较器31输出“0”，此时，所述第三寄存器322输出其当前存储值“1”，则所述第一选通器34的第三输入端Q8接收到“1”，所述第一选通器34的输出端C8输出所述第一选通器34的第二输入端B8所输入的低电平信号“0”至所述第二选通器35的第一输入端A9。同时，所述与门33的第一输入端A6输入所述第一比较器31所输出的“0”，所述与门33的第二输入端B6输入所述第三寄存器322所输出的“1”，则所述与门33的输出端C6输出“0”。所述第二选通器35的第三输入端Q9接收到“0”，所述第二选通器35的输出端C9输出所述第二选通器35的第一输入端A9所输入的低电平信号“0”，从而使得所述第一寄存器10输出低电平信号“0”(也即初始化信号)，也即是，对应图7中的cd段。此时，所述第三寄存器322的当前存储值为“1”。
接着，当所述第二寄存器21的当前存储值再次累加至预定值512(也即是第二次等于预定值)时，所述第一比较器31输出“1”，此时，所述第三寄存器322对当前存储值“1”取反输出“0”，所述第一选通器34的第三输入端Q8接收到“0”，所述第一选通器34的输出端C8输出所述第一选通器34的第一输入端A8所输入的高电平信号“1”至所述第二选通器的第一输入端A9。同时，所述与门33的第一输入端A6输入所述第一比较器31所输出的“1”，第二输入端B6输入所述第三寄存器322所输出的“0”，则所述与门33的输出端C6输出“0”，所述第二选通器35的第三输入端Q9接收到“0”，所述第二选通器35的输出端C9输出所述第二选通器35的第一输入端A9所输入的高电平信号“1”，从而使得所述第一寄存器10输出高电平信号“1”。即停止输出初始化信号，而输出非初始化信号，对应图7中的e点。此时，使得所述计数单元20停止计数，以使得所述初始化电路一直输出高电平信号(其中关于此时所述计数单元对所述第二寄存器21的当前存储值清零的原理可以参见实施例二中对于附图9的介绍)。
则由此可知，本发明中，通过设置不同的预定值，即可对所述数字初始化电路的初始化时间进行控制。具体的，当所述预定值较大时，所述数字初始化电路的初始化时间较长，当所述预定值较小时，所述数字初始化电路的初始化时间较短。如此，当待初始化芯片中的组件较多时，可以通过设置较大的预定值，以使得待初始化芯片可以充分复位，从而可以确保后续操作的精确执行。同时，由于本发明的数字初始化电路并非模拟电路，而为数字电路，则其抗干扰性较强。
实施例二
图8为本发明实施例提供的另一种数字初始化电路的结构框图，如图8所示，所述数字初始化电路的计数单元20还包括清零子单元40，所述清零子单元40分别与所述第一寄存器10和所述比较单元30连接。所述清零子单元40用于当所述比较单元30确定出所述计数单元20中的第二寄存器21的当前存储值第一次等于所述预定值时，对所述第二寄存器21的当前存储值进行清零操作，以及，当确定出所述第二寄存器21的当前存储值第二次等于所述预定值时，使得所述计数子单元22停止计数。
具体的，图9为本发明实施例提供的图8所示的数字初始化电路对应的一种电路连接结构示意图，如图9所示，所述清零子单元40可以包括第四寄存器41、第五选通器42、第六选通器43、第七选通器44、第三比较器45以及第四比较器46。
其中，所述第五选通器42设置于所述第四选通器221与所述第二寄存器21之间，所述第五选通器42的第一输入端A11与所述第四选通器221的输出端C3连接，所述第五选通器42的第一输入端B11与所述第二寄存器21的输出端C1连接，所述第五选通器42的输出端C11与所述第二寄存器21的第二输入端B1连接，所述第五选通器42的第三输入端Q11与所述第四寄存器41的输出端C12连接。所述第四寄存器41的第二输入端B12与所述第六寄存器43的输出端C13连接，所述第四寄存器41的第一输入端A12用于接收时钟信号CLK。
所述第六选通器43的第一输入端A13与低电平信号连接，所述第六选通器43的第二输入端B13与所述第七选通器44的输出端C14连接，所述第六选通器43的第三输入端Q13与所述第一寄存器10的输出端C10连接。所述第七选通器44的第一输入端A14和第二输入端B14分别于低电平信号和高电平信号连接，所述第七选通器44的第三输入端Q14与所述第三比较器45的输出端C15连接，所述第三比较器45的第一输入端A15与所述第四比较器46的第一输入端A16连接，且均连接至所述加法器222的第一输入端A2而与所述第二寄存器21的输出端C1连接。所述第三比较器45的第二输入端B15用于接收信号“0”，所述第四比较器46的第二输入端B16用于接收所述预定值，所述第四比较器46的输出端C16连接至所述第四选通器221的第三输入端Q3。
其中，针对所述第三比较器45而言，若其第一输入端A15所接收到的信号与其第二输入端B15所输入的0相等，则所述第三比较器45的输出端C15输出“1”，否则，输出“0”。以及，针对所述第四比较器46而言，若其第一输入端A16所接收到的值与其第二输入端B16所输入的预定值相等，则所述第四比较器46的输出端C16会输出“1”，否则输出“0”。
基于此，结合图9所示的电路，对所述清除单元40进行清零操作的原理进行介绍。具体的，所述清零操作是在所述第二寄存器21的当前存储值第一次等于预定值时执行的。基于此，参考附图7中的波形图可知，当所述第二寄存器21的当前存储值第一次为预定值时，所述第二寄存器21会输出所述预定值，所述第四比较器46的第一输入端A16接收到所述预定值，此时，所述第四比较器46的输出端C16输出“1”，所述第四选通器221的第三输入端Q3接收到“1”，则所述第四选通器221的输出端C3会输出所述第四选通器221的第二输入端B3所输入的低电平信号“0”至所述第五选通器42的第一输入端A11。
以及，当所述第二寄存器21输出预定值时，所述第三比较器45的第一输入端A15也会接收到预定值，所述预定值大于0，不为0，则所述第三比较器45的输出端C15输出“0”。此时，所述第七选通器44的第三输入端Q14接收到“0”，则所述第七选通器44的输出端C14会输出所述第七选通器44的第一输入端A14所输入的低电平信号“0”至所述第六选通器43的第二输入端B13。
与此同时，当所述第二寄存器的当前存储值第一次为预定值时，所述第一寄存器的输出端C10输出高电平信号“1”(参考附图7中的b时刻)，则所述第六选通器43的第三输入端Q13接收到“1”，此时，所述第六选通器43的输出端C13会输出所述第六选通器43的第二输入端B13所输入的低电平信号“0”至所述第四寄存器41的第二输入端B12，同时，所述第四寄存器的输出端C12会将所述低电平信号“0”输入至第五选通器42的第三输入端Q11，则所述第五选通器42会输出所述第五选通器42的第一输入端A11所输入的低电平信号“0”至所述第二寄存器21中。此时，所述第二寄存器21会接收到“0”，则其会用存储0以更新所述第二寄存器21中的值。
由上述内容可知，针对图9所示的数字初始化电路而言，当所述第二寄存器21的当前存储值第一次等于预定值512时，在所述时钟信号经过了一个周期之后，所述第二寄存器21会输出所述预定值，之后，其会接收到数值“0”并利用所述数值“0”更新了所述预定值，从而使得所述第二寄存器21中的当前存储值变为0。也即是，对所述第二寄存器21的当前存储值执行了清零操作。
以及，在执行了清零操作后，所述时钟信号每经过一个周期时，所述计数单元20还会重新进行计数。具体的，当所述第二寄存器21的当前存储值清零之后，所述第一寄存器10的输出端C10会输出低电平信号“0”(对应图7中的cd段)，此时，所述第六选通器43的第三输入端Q13会输入“0”，则所述第六选通器43的输出端C13会输出所述第六选通器43的第一输入端A13所输入的低电平信号“0”至所述第四寄存器41的第二输入端B12。所述第四寄存器41的输出端C12会将所述低电平信号“0”输出至所述第五选通器42的第三输入端Q11，此时，所述第五选通器42的输出端会输出所述第五选通器42的第一输入端A11所输入的值。
以及，当所述第二寄存器21输出“0”时，所述第四比较器46的第一输入端A16会接收到“0”，其中，由于所述预定值大于0，即所述预定值不会等于0，则当所述第四比较器46接收到0时，其输出端C16会输出“0”至所述第四选通器221的第三输入端Q3，则所述第四选通器221的第三输入端Q3会将所述四选通器221的第一输入端A3所输入的值(即加法器222输出端C2所输出的值)输入至所述第五选通器第一输入端A11处，从而通过所述第五选通器输出端C11输出至所述第二寄存器21中以重新进行计数。并且，在所述第二寄存器21重新计数开始，至所述第二寄存器21的当前存储值第二次等于预定值之前的这段时间内，所述数字初始化电路会输出初始化信号(也即低电平)，具体原理介绍请参见上述上述实施例一的介绍，本实施例在此不做赘述。
之后，当所述第二寄存器21的当前存储值第二次等于所述预定值时，所述清零子单元40会使得所述计数单元20停止计数。具体的，所述清零子单元40使得所述计数子单元22停止计数的原理如下。
其中，当所述第二寄存器21的当前存储值第二次为预定值512时，所述第二寄存器21的输出端C1会输出预定值，此时，所述第四比较器46的第一输入端A16会接收到所述预定值，也即，所述第四比较器46的输出端C16会输出“1”至所述第四选通器221的第三输入端Q3。则所述第四选通器221的输出端C3会输出所述第四选通器221的第二输入端B3所输入的低电平信号“0”至所述第五选通器42的第一输入端A11。
以及，当所述第二寄存器21输出预定值时，所述第三比较器45的第一输入端A15会接收到所述预定值，由于所述预定值大于0，不为0，则所述第三比较器45的输出端C15会输出“0”至所述第七选通器44的第三输入端Q14，所述第七选通器44的输出端C14会输出所述第七选通器44的第一输入端A14所输入的低电平信号“0”至所述第六选通器43的第二输入端B13。
与此同时，参考图7且结合上述实施例一的描述可知，当所述第二寄存器21的当前存储值第二次等于预定值512时，所述数字初始化电路的输出端OUT会输出高电平信号“1”(参考图7中的e时刻)，则所述第六选通器43的第三输入端Q13会接收到“1”，此时，所述第六选通器43的输出端C13会输出所述第六选通器B13所输入的低电平信号“0”至所述第四寄存器41的第二输入端B12。所述第四寄存器41会将所述低电平信号“0”输出至所述第五选通器42的第三输入端Q11，则所述第五选通器42的输出端C11会输出所述第五选通器42的第二输入端B11所输入的值。其中，由于所述第五选通器42的第二输入端B11与所述第二寄存器21的输出端C1连接，则会构成一个回路，所述第五选通器42总会输出所述第二寄存器21所输出的值至所述第二寄存器21中。
也即是，当所述第二寄存器21的值第二次等于所述预定值时，所述第二寄存器21所接收到的值总是其输出的值，而不会再是执行了加一运算后所得的值，由此，使得所述计数单元不再进行计数。
则由上述内容可知，本实施例中，所述清零子单元40可以起到清零作用，也可以起到使得所述计数子单元22停止计数的作用。并且，在本实施例中，主要是当所述第二寄存器21的当前存储值第一次等于所述预定值时，所述清零子单元用于对所述第二寄存器21的当前存储值进行清零，且当所述第二寄存器21的当前存储值清零后，所述数字初始化电路的输出端会开始输出初始化信号。之后，当所述时钟信号每经过一个周期时，所述计数单元仍然会进行计数，且会对所述第二寄存器21的值进行更新，其中，当所述第二寄存器21的值第二次等于所述预定值时，所述数字初始化电路会停止输入初始化信号，而输出非初始化信号，且所述清零子单元40会使得所述计数子单元20停止计数，以确保所述数字初始化电路持续输出非初始化信号。
此外，图10为本发明实施例提供的图8所示的数字初始化电路对应的另一种电路连接结构示意图，如图10所述，所述电路还包括一或门50，所述或门50的其中一个输入端用于连接所述第一寄存器10的输出端C10，所述或门50的另一输入端用于接收test mode信号，以用于测试所述电路的功能。
最后，图9和10所示的数字初始化电路的第三比较器45的第二输入端B15处还设置有一组件A，所述组件A用于调整输入至所述第三比较器45的第二输入端B15的值的位宽，以使得输入至所述第三比较器45的第二输入端B15的值的位宽与所述第二寄存器21的位宽一致，从而使得所述第三比较器45可以成功的执行比对操作。以及，还需要说明的是，本发明中输入至所述数字初始化电路中的预定值(例如输入至第一比较器31的第二输入端B4的预定值以及输入至第四比较器46的第二输入端B16的预定值)的位宽应与所述第二寄存器21的位宽一致(例如可以均为10比特)。
综上所述，本发明所提供的数字初始化电路实质为由第一寄存器、计数单元以及比较单元组成的数字电路。其中，在执行上电操作之后，当输入至所述计数单元中的时钟信号每经过一个周期时，所述计数单元会将所述计数单元中的当前存储值加一以更新所述当前存储值。同时，所述比较单元会判断所述计数单元的当前存储值与预定值是否相同，当两者相同时，所述计数单元会将所述当前存储值清零，以及，所述第一寄存器开始输出初始化信号。之后，会继续执行上电操作，并且当输入至所述计数单元中的时钟信号每经过一个周期时，所述计数单元还会继续对所述当前存储值加一，所述比较器还会继续将当前存储值与所述预定值比较，当两者再次相同时，所述第一寄存器会停止输出初始化信号。其中，所述预定值可以预先设置。
以及，需要说明的是，在本实施例中，可以使得所述图5、9和10所示的数字初始化电路的输出端OUT与一待初始化芯片连接，以当所述数字初始化电路输出初始化信号时，对所述待初始化芯片进行初始化。
则由此可知，本发明中，通过设置不同的预定值，即可对所述数字初始化电路的初始化时间进行控制。具体的，当所述预定值较大时，所述数字初始化电路的初始化时间较长，当所述预定值较小时，所述数字初始化电路的初始化时间较短。如此，当待初始化芯片中的组件较多时，可以通过设置较大的预定值，以使得待初始化芯片可以充分复位，从而可以确保后续操作的精确执行。同时，由于本发明的数字初始化电路并非模拟电路，而为数字电路，则其抗干扰性较强。
此外，本发明实施例提供的数字初始化电路的电路面积较小，成本较低。
最后，需要强调的是，本发明实施例仅以低电平复位高电平释放为例进行说明，但是，应当明确的是，本发明实施例所提供的数字化初始电路同样可以实现高电平复位低电平释放，其同样属于本发明的保护范围。并且高电平复位低电平释放的实现原理与低电平复位高电平释放的实现原理类同，具体可以参见实施例一和实施例二的描述，本发明在此不做赘述。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (11)

1.一种数字初始化电路，其特征在于，所述电路包括：
第一寄存器，用于输出初始化信号；
计数单元，所述计数单元具有当前存储值，所述计数单元用于接收时钟信号，并当所述时钟信号每经过一个周期时，将所述计数单元的当前存储值加一以得到一结果值，并利用所述结果值更新所述当前存储值；
与所述第一寄存器和所述计数单元连接的比较单元，用于当所述时钟信号每经过一个周期时，将所述计数单元的当前存储值与一预定值进行比较，其中，所述比较单元包括第一比较器、反向子单元、与门、第一选通器以及第二选通器，所述第一比较器的第一输入端与所述计数单元的输出端连接，所述第一比较器的输出端分别与所述反向子单元的输入端以及所述与门的第一输入端连接，所述反向子单元的输出端分别与所述与门的第二输入端和所述第一选通器的第三输入端连接，所述第一选通器的第一输入端和第二输入端分别连接高电平信号和低电平信号，所述第一选通器的输出端与所述第二选通器的第一输入端连接，所述第二选通器的第二输入端与高电平信号连接，所述第二选通器的第三输入端与所述与门的输出端连接，所述第二选通器的输出端与所述第一寄存器的第二输入端连接；以及，
当所述比较单元确定出所述计数单元的当前存储值等于所述预定值时，所述计数单元对所述当前存储值清零以重新计数，同时所述第一寄存器开始输出初始化信号直至当所述比较单元再次确定出到所述计数单元的当前存储值等于所述预定值时，所述第一寄存器停止输出初始化信号。
2.如权利要求1所述的数字初始化电路，其特征在于，所述计数单元用于当所述比较单元确定出所述当前存储值第一次等于所述预定值时，对所述当前存储值清零。
3.如权利要求1所述的数字初始化电路，其特征在于，所述计数单元包括相互连接的第二寄存器和计数子单元；
所述第二寄存器用于接收时钟信号，所述第二寄存器具有所述当前存储值，所述计数子单元用于当所述时钟信号每经过一个周期时，获取所述第二寄存器的当前存储值，并对所述当前存储值加一得到结果值并发送至所述第二寄存器，以使得所述第二寄存器利用所述结果值更新所述当前存储值。
4.如权利要求3所述的数字初始化电路，其特征在于，当所述第二寄存器的存储值为所述第二寄存器所能指示的最大值时，对最大值的存储值加一之后所得的结果值为0。
5.如权利要求3所述的数字初始化电路，其特征在于，所述预定值大于0，小于等于所述第二寄存器所能指示的最大值。
6.如权利要求1所述的数字初始化电路，其特征在于，第一寄存器还用于输出非初始化信号；
以及，所述第一寄存器用于当所述计数单元的当前存储值清零之前，输出非初始化信号；所述第一寄存器还用于当所述计数单元的当前存储值清零后输出初始化信号。
7.如权利要求6所述的数字初始化电路，其特征在于，当所述第一比较器的第一输入端所输入的值等于预定值时，所述第一比较器输出高电平信号，当所述第一比较器的第一输入端所输入的值不等于预定值时，所述第一比较器输出低电平信号；以及所述反向子单元中具备有存储值，当所述第一比较器输出高电平信号时，所述反向子单元对所述反向子单元中所存储的值取反输出，当所述第一比较器输出低电平时，所述反向子单元输出所述反向子单元当前所存储的值；
以及，当所述第一选通器的第三输入端输入高电平信号时，所述第一选通器的输出端输出所述第一选通器的第二输入端所输入的值，当所述第一选通器的第三输入端输入低电平信号时，所述第一选通器的输出端输出所述第一选通器的第一输入端所输入的值；当所述第二选通器的第三输入端输入高电平信号时，所述第二选通器的输出端输出所述第二选通器的第二输入端所输入的值，当所述第二选通器的第三输入端输入低电平信号时，所述第二选通器的输出端输出所述第二选通器的第一输入端所输入的值。
8.如权利要求7所述的数字初始化电路，其特征在于，所述初始化信号为低电平信号，所述非初始化信号为高电平信号。
9.如权利要求8所述的数字初始化电路，其特征在于，所述第一寄存器用于：当所述计数单元的当前存储值第一次等于所述预定值并对所述计数单元的当前存储值清零之前输出高电平信号；以及，所述第一寄存器还用于当所述计数单元的当前存储值清零后输出低电平信号。
10.如权利要求1所述的数字初始化电路，其特征在于，所述计数单元还用于在所述第一寄存器停止输出初始化信号时停止计数。
11.如权利要求10所述的数字初始化电路，其特征在于，所述计数单元还包括清零子单元，所述清零子单元分别与所述第一寄存器和比较单元连接，用于当所述比较单元确定出所述计数单元中的当前存储值第一次等于所述预定值时，对所述计数单元的当前存储值进行清零操作；
以及，所述清零子单元还用于当所述比较单元再次确定出到所述计数单元的当前存储值等于所述预定值时，使得所述计数单元停止计数。
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