JPH06203189A - 除算回路 - Google Patents
除算回路Info
- Publication number
- JPH06203189A JPH06203189A JP4361703A JP36170392A JPH06203189A JP H06203189 A JPH06203189 A JP H06203189A JP 4361703 A JP4361703 A JP 4361703A JP 36170392 A JP36170392 A JP 36170392A JP H06203189 A JPH06203189 A JP H06203189A
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- JP
- Japan
- Prior art keywords
- input
- output
- terminal
- circuit
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【目的】 内部データ保持が可能なアナログタイプの除
算回路を提供することを目的とする。 【構成】 ＲＣ回路ＲＣ1の充電特性を用いて電圧レベ
ルを時間に変換し、時間をクロック数としてデジタルカ
ウンタＣＮＴに登録するものである。
算回路を提供することを目的とする。 【構成】 ＲＣ回路ＲＣ1の充電特性を用いて電圧レベ
ルを時間に変換し、時間をクロック数としてデジタルカ
ウンタＣＮＴに登録するものである。
Description
【０００１】
【産業上の利用分野】この発明は除算回路に関する。
【０００２】
【従来の技術】近年、微細加工技術に関する設備投資金
額の指数関数的増大にともなうデジタルコンピュータの
限界が論じられており、アナログコンピュータが注目さ
れつつある。しかしアナログコンピュータの内部データ
保持にはアナログまたは多値のレジスタあるいはメモリ
が必要であり、現在そのようなメモリは実現されていな
い。
額の指数関数的増大にともなうデジタルコンピュータの
限界が論じられており、アナログコンピュータが注目さ
れつつある。しかしアナログコンピュータの内部データ
保持にはアナログまたは多値のレジスタあるいはメモリ
が必要であり、現在そのようなメモリは実現されていな
い。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、内部デー
タ保持が可能なアナログタイプの除算回路を提供するこ
とを目的とする。
従来の問題点を解消すべく創案されたもので、内部デー
タ保持が可能なアナログタイプの除算回路を提供するこ
とを目的とする。
【０００４】
【課題を解決するための手段】この発明に係る除算回路
は、ＲＣ回路の充電特性を用いて電圧レベルを時間に変
換し、時間をクロック数としてデジタルカウンタに登録
するものである。
は、ＲＣ回路の充電特性を用いて電圧レベルを時間に変
換し、時間をクロック数としてデジタルカウンタに登録
するものである。
【０００５】
【実施例】次にこの発明に係る除算回路の１実施例を図
面に基づいて説明する。図１において、除算回路は乗除
算すべきアナログデータＤ1〜Ｄnを択一的に出力し得る
マルチプレクサＭＵＸを有し、ＭＵＸの出力はコンパレ
ータＣＯＭＰに非反転入力として接続されている。ＣＯ
ＭＰの反転入力には第１ＲＣ回路ＲＣ1が接続され、Ｒ
Ｃ1にはステップ状の開始信号ＲＶ1が入力されている。
ＲＣ1は第１端子がＲＶ1に接続されたレジスタンスＲ1
と、Ｒ1の第２端子に第１端子が接続されかつ第２端子
が接地されたキャパシタンスＣ1とよりなり、Ｃ1、Ｒ1
の接続点がＣＯＭＰの非反転入力に接続されている。
面に基づいて説明する。図１において、除算回路は乗除
算すべきアナログデータＤ1〜Ｄnを択一的に出力し得る
マルチプレクサＭＵＸを有し、ＭＵＸの出力はコンパレ
ータＣＯＭＰに非反転入力として接続されている。ＣＯ
ＭＰの反転入力には第１ＲＣ回路ＲＣ1が接続され、Ｒ
Ｃ1にはステップ状の開始信号ＲＶ1が入力されている。
ＲＣ1は第１端子がＲＶ1に接続されたレジスタンスＲ1
と、Ｒ1の第２端子に第１端子が接続されかつ第２端子
が接地されたキャパシタンスＣ1とよりなり、Ｃ1、Ｒ1
の接続点がＣＯＭＰの非反転入力に接続されている。
【０００６】ＣＯＭＰは入力（ＤK−ＲＶ1）＜０のとき
には出力０であり、（ＤK−ＲＶ1）≧０となったときに
有為な出力１を生じる。ＣＯＭＰの出力およびＲＶ1は
には出力０であり、（ＤK−ＲＶ1）≧０となったときに
有為な出力１を生じる。ＣＯＭＰの出力およびＲＶ1は
【外１】 の論理ゲートＧに入力され、論理ゲートＧの出力はカウ
ンタＣＮＴにイネーブル信号Ｅとして入力されている。
すなわちＲＶ1＝１が入力されてから、ＣＯＭＰ＝１と
なるまでの期間においてカウンタはカウントを行う。Ｃ
ＮＴには乗算・加算切り替え信号Ｍ／Ｄ、クロック入力
ＣＬＫ、およびカウントデータ出力ＣＤを有し、これら
について以下の信号定義が為されている。
ンタＣＮＴにイネーブル信号Ｅとして入力されている。
すなわちＲＶ1＝１が入力されてから、ＣＯＭＰ＝１と
なるまでの期間においてカウンタはカウントを行う。Ｃ
ＮＴには乗算・加算切り替え信号Ｍ／Ｄ、クロック入力
ＣＬＫ、およびカウントデータ出力ＣＤを有し、これら
について以下の信号定義が為されている。
【０００７】
【表１】 Ｍ／Ｄ＝１の状態で、ＭＵＸにおいてアナログデータＤ
1〜Ｄnの１つ（Ｄkとする）を選択的に出力し、かつＲ
Ｖ1を１にすると、ＣＯＭＰの反転入力にはＲＶ1が入力
され、Ｃ1が充電されるにつれて反転入力の電位が上昇
していく。そして（Ｄk−ＲＶ1）＝０になったとき、Ｃ
ＯＭＰは停止信号Ｈ（＝１）を出力する。ＲＶ1はＲＣ1
への入力と同時にゲートＧに入力され、ＣＮＴはＣＬＫ
のカウントを開始しカウント値をインクリメントする。
ＣＬＫは一定周期のパルスであり、最終カウント値はＲ
Ｖ1入力時点から（Ｄk−ＲＶ1）＝０となるまでの時間
に対応する。
1〜Ｄnの１つ（Ｄkとする）を選択的に出力し、かつＲ
Ｖ1を１にすると、ＣＯＭＰの反転入力にはＲＶ1が入力
され、Ｃ1が充電されるにつれて反転入力の電位が上昇
していく。そして（Ｄk−ＲＶ1）＝０になったとき、Ｃ
ＯＭＰは停止信号Ｈ（＝１）を出力する。ＲＶ1はＲＣ1
への入力と同時にゲートＧに入力され、ＣＮＴはＣＬＫ
のカウントを開始しカウント値をインクリメントする。
ＣＬＫは一定周期のパルスであり、最終カウント値はＲ
Ｖ1入力時点から（Ｄk−ＲＶ1）＝０となるまでの時間
に対応する。
【０００８】ここに、ＣＯＭＰの反転入力の電圧を
Ｖin、Ｄkに対する時間をｔkとすると、 Ｖin＝ＲＶ1ｅｘｐ（−ｔk／Ｒ1Ｃ1） であり、 ｔk＝−Ｒ1Ｃ1ｌｏｇ（Ｄk／ＲＶ1） となる。
Ｖin、Ｄkに対する時間をｔkとすると、 Ｖin＝ＲＶ1ｅｘｐ（−ｔk／Ｒ1Ｃ1） であり、 ｔk＝−Ｒ1Ｃ1ｌｏｇ（Ｄk／ＲＶ1） となる。
【０００９】１回のカウントの終了後、カウント値をそ
のままにして、新たなデータＤk+1を選択し、Ｍ／Ｄ＝
０とするとともに、ＲＶ1＝１とすると、Ｄk+1に対応し
た時間ｔk+1がｔkから減算される。すなわち、 ｔk−ｔk+1＝−Ｒ1Ｃ1ｌｏｇ｛（Ｄk／Ｄk+1）／（ＲＶ
1）2｝ なる時間が登録される。これは、Ｄk／Ｄk+1の除算結果
に対応した時間となり、この時間をカウント値として保
持することは除算結果を保持することと等価である。
のままにして、新たなデータＤk+1を選択し、Ｍ／Ｄ＝
０とするとともに、ＲＶ1＝１とすると、Ｄk+1に対応し
た時間ｔk+1がｔkから減算される。すなわち、 ｔk−ｔk+1＝−Ｒ1Ｃ1ｌｏｇ｛（Ｄk／Ｄk+1）／（ＲＶ
1）2｝ なる時間が登録される。これは、Ｄk／Ｄk+1の除算結果
に対応した時間となり、この時間をカウント値として保
持することは除算結果を保持することと等価である。
【００１０】そして任意個数のデータについてＭ／Ｄを
切り替えれば、乗除算を組み合せた演算が可能であり、
Ｄ1〜Ｄk全体に対する乗除算結果 Ｄ1 p1×Ｄ2 p2×・・・・×Ｄn pn ｐｋ＝１または−１ を得ることも可能である。
切り替えれば、乗除算を組み合せた演算が可能であり、
Ｄ1〜Ｄk全体に対する乗除算結果 Ｄ1 p1×Ｄ2 p2×・・・・×Ｄn pn ｐｋ＝１または−１ を得ることも可能である。
【００１１】ＣＮＴのカウント値読出しのために、ＣＤ
には、ＲＣ1と同一特性の第２ＲＣ回路ＲＣ2が接続され
ている。ＲＣ2は、ＲＶ1に第１端子が接続されたレジス
タンスＲ2と、Ｒ2の第２端子に、トランジスタＴｒを介
して第１端子が接続されかつ第２端子が接地されたキャ
パシタンスＣ2とよりなり、ＴｒのゲートがＣＤに接続
されている。そして、Ｍ／Ｄ＝０としてカウント値をデ
クリメントする。カウント値が０の時点でＣＤ＝０とな
り、Ｔｒは遮断される。すなわち、ＲＶ1＝１となった
時点からＣＤ＝０になるまでの期間中Ｃ2は充電され、
充電終了時の充電電圧は合計時間に対応したアナログデ
ータＤoutとなる。これによって、乗除算結果をアナロ
グデータとして求め得ることが分る。
には、ＲＣ1と同一特性の第２ＲＣ回路ＲＣ2が接続され
ている。ＲＣ2は、ＲＶ1に第１端子が接続されたレジス
タンスＲ2と、Ｒ2の第２端子に、トランジスタＴｒを介
して第１端子が接続されかつ第２端子が接地されたキャ
パシタンスＣ2とよりなり、ＴｒのゲートがＣＤに接続
されている。そして、Ｍ／Ｄ＝０としてカウント値をデ
クリメントする。カウント値が０の時点でＣＤ＝０とな
り、Ｔｒは遮断される。すなわち、ＲＶ1＝１となった
時点からＣＤ＝０になるまでの期間中Ｃ2は充電され、
充電終了時の充電電圧は合計時間に対応したアナログデ
ータＤoutとなる。これによって、乗除算結果をアナロ
グデータとして求め得ることが分る。
【００１２】図２は第２実施例を示すものであり、この
実施例では、第１、第２ＲＣ回路を共通回路としてい
る。演算実行時には、ＣＤ＝１としてＴｒを導通させて
おき、ＲＶ＝１となったときに、ＲおよびＴｒを介して
Ｃを充電する。Ｈ＝１となってカウントが停止したとき
には、カウンタ値はそのときのデータＤkに対応した時
間分が加算される。Ｍ／Ｄ＝０のときには、カウント値
がデクリメントされ、カウント値が０になった時点でＣ
Ｄ＝０になる。これによってＴｒは遮断され、Ｃの充電
電圧が出力アナログデータＤoutとなる。
実施例では、第１、第２ＲＣ回路を共通回路としてい
る。演算実行時には、ＣＤ＝１としてＴｒを導通させて
おき、ＲＶ＝１となったときに、ＲおよびＴｒを介して
Ｃを充電する。Ｈ＝１となってカウントが停止したとき
には、カウンタ値はそのときのデータＤkに対応した時
間分が加算される。Ｍ／Ｄ＝０のときには、カウント値
がデクリメントされ、カウント値が０になった時点でＣ
Ｄ＝０になる。これによってＴｒは遮断され、Ｃの充電
電圧が出力アナログデータＤoutとなる。
【００１３】この実施例においてはＲＣ回路を共通にし
たので、ＲＣ回路の特性のばらつきによる計算精度の低
下という問題を回避し得る。
たので、ＲＣ回路の特性のばらつきによる計算精度の低
下という問題を回避し得る。
【００１４】
【発明の効果】前述のとおり、この発明に係る除算回路
は、ＲＣ回路の充電特性を用いて電圧レベルを時間に変
換し、時間をクロック数としてデジタルカウンタに登録
するので、アナログタイプの除算回路でありながら、内
部データ保持が可能であるという優れた効果を有する。
は、ＲＣ回路の充電特性を用いて電圧レベルを時間に変
換し、時間をクロック数としてデジタルカウンタに登録
するので、アナログタイプの除算回路でありながら、内
部データ保持が可能であるという優れた効果を有する。
【図１】この発明に係る除算回路の第１実施例を示す回
路図である。
路図である。
【図２】この発明に係る除算回路の第２実施例を示す回
路図である。
路図である。
Ｄ1〜Ｄn アナログデータ ＭＵＸ マルチプレクサ ＣＯＭＰ コンパレータ ＲＣ1 第１ＲＣ回路 ＲＶ1 開始信号 Ｒ1，Ｒ2，Ｒ レジスタンス Ｃ1，Ｃ2，Ｃ キャパシタンス Ｇ 論理ゲート ＣＮＴ カウンタ Ｅ イネーブル信号 Ｍ／Ｄ 乗算・加算切り替え信号 ＣＬＫ クロック入力 ＣＤ カウントデータ出力 Ｈ 停止信号 ＲＣ2 第２ＲＣ回路 Ｔｒ トランジスタ Ｄout アナログデータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会社 鷹山内
Claims (2)
- 【請求項１】 複数の入力電圧が接続されかつこれら入
力電圧を択一的に出力する選択手段と、キャパシタンス
の第１端子をレジスタンスに接続するとともに第２端子
を接地し、レジスタンスとキャパシタンスの接点を出力
端子としかつキャパシタンスの第２端子を入力端子と
し、この入力端子にステップ状の開始信号が入力される
第１、第２ＲＣ回路と、前記選択手段の出力および第１
ＲＣ回路の出力が入力され、これらの差が所定値以下の
ときに停止信号を出力する比較手段と、所定周期の基準
クロックと前記開始信号および停止信号とが入力され、
開始信号入力から停止信号入力までの期間中に基準クロ
ックをカウントするカウンタ手段と、第２ＲＣ回路のキ
ャパシタンスとレジスタンスの接続を開閉する開閉手段
とを備え、前記カウンタ手段にはインクリメント・デク
リメント切り替え手段が設けられ、カウンタ手段はカウ
ント値が０に戻ったときに前記開閉手段に対して開信号
を出力するようになっている除算回路。 - 【請求項２】 複数の入力電圧が接続されかつこれら入
力電圧を択一的に出力する選択手段と、キャパシタンス
の第１端子をレジスタンスに接続するとともに第２端子
を接地し、レジスタンスとキャパシタンスの接点を出力
端子としかつキャパシタンスの第２端子を入力端子と
し、この入力端子にステップ状の開始信号が入力される
ＲＣ回路と、このＲＣ回路のキャパシタンスとレジスタ
ンスの接続を開閉する開閉手段と、前記選択手段の出力
およびＲＣ回路の出力が入力され、これらの差が所定値
以下のときに停止信号を出力する比較手段と、所定周期
の基準クロックと前記開始信号および停止信号とが入力
され、開始信号入力から停止信号入力までの期間中に基
準クロックをカウントするカウンタ手段とを備え、前記
カウンタ手段にはインクリメント・デクリメント切り替
え手段が設けられ、カウンタ手段はカウント値が０に戻
ったときに前記開閉手段に対して開信号を出力するよう
になっている除算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4361703A JPH06203189A (ja) | 1992-12-28 | 1992-12-28 | 除算回路 |
| US08/174,065 US5416439A (en) | 1992-12-28 | 1993-12-28 | Analog calculating |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4361703A JPH06203189A (ja) | 1992-12-28 | 1992-12-28 | 除算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203189A true JPH06203189A (ja) | 1994-07-22 |
Family
ID=18474598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4361703A Pending JPH06203189A (ja) | 1992-12-28 | 1992-12-28 | 除算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5416439A (ja) |
| JP (1) | JPH06203189A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666080A (en) * | 1993-06-17 | 1997-09-09 | Yozan, Inc. | Computational circuit |
| US5617053A (en) * | 1993-06-17 | 1997-04-01 | Yozan, Inc. | Computational circuit |
| US5600270A (en) * | 1993-06-18 | 1997-02-04 | Yozan Inc. | Computational circuit |
| CN1108778A (zh) * | 1993-09-20 | 1995-09-20 | 株式会社鹰山 | 多极开关电路 |
| CN1109404C (zh) * | 1993-09-20 | 2003-05-21 | 株式会社鹰山 | 计算电路 |
| US6134569A (en) * | 1997-01-30 | 2000-10-17 | Sharp Laboratories Of America, Inc. | Polyphase interpolator/decimator using continuous-valued, discrete-time signal processing |
| US6549058B1 (en) * | 1997-10-10 | 2003-04-15 | Banner Engineering Corporation | Signal processing circuits for multiplication or division of analog signals and optical triangulation distance measurement system and method incorporating same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2246117B1 (ja) * | 1973-09-28 | 1976-05-14 | Labo Cent Telecommunicat | |
| DE2806596C2 (de) * | 1978-02-16 | 1979-11-29 | Danfoss A/S, Nordborg (Daenemark) | Anordnung zum Potenzieren eines Signals |
| US4276615A (en) * | 1979-09-28 | 1981-06-30 | Graphic Arts Manufacturing Company | Analog read-only memory system for antilog conversion |
| FR2632070B1 (fr) * | 1988-05-26 | 1990-11-23 | Bendix Electronics Sa | Circuit de commande de l'alimentation d'une charge electrique, a dispositif de detection d'un court-circuit de la charge |
| FR2676156B1 (fr) * | 1991-04-30 | 1995-08-04 | Sgs Thomson Microelectronics | Circuit d'excitation periodique a niveau variable d'une charge capacitive. |
-
1992
- 1992-12-28 JP JP4361703A patent/JPH06203189A/ja active Pending
-
1993
- 1993-12-28 US US08/174,065 patent/US5416439A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5416439A (en) | 1995-05-16 |
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