JP5623882B2 - ディジタル装置 - Google Patents

Description

本発明は、ディジタル装置に係り、特に電源断時にも安定してメモリライト動作が行えるディジタル装置に関する。

ディジタル装置として、例えばディジタル保護制御装置には、データセーブ機能が標準的に設けられており、定期的にメモリに記憶したディジタル保護制御装置の動作情報を用いて、故障部位解析や継電装置応動解析等の保守支援用途に使用されている。データセーブ用のメモリは、一般に書込時間や容量に制約が少ないＳＲＡＭを電源バックアップして使用するが、フラッシュメモリ等の不揮発性メモリを使用する場合もある。

係るディジタル保護制御装置におけるメモリとしては、データの信頼性確保のため、１ビット誤り訂正及び２ビット以上の誤り検知するＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）機能を有することが望ましいとされている。

ＥＣＣ機能について、非特許文献１に解説されている。非特許文献１では、データセーブ機能に使用するメモリは、電源遮断によりディジタル保護制御装置の動作情報が消えないようにＳＲＡＭを電源バックアップして使用するか、不揮発性メモリを使用しており、さらに信頼性確保のためＥＣＣ機能を有することが示されている。

「電気協同研究」第６５巻第２号

しかし、メモリへのライト動作中に電源遮断すると、データバス上で各ビットのセットアップ時間ばらつきにより、極稀にビット毎にライト出来たり出来なかったりしたデータがメモリに記憶される。その結果、電源再投入時にＥＣＣ機能で２ビット以上の誤りが検出され、メモリ不具合として扱われてしまいメモリデータの初期化（クリア）処理されてしまう。

これにより、データセーブ機能によりメモリに記憶してきた過去のディジタル保護制御装置の動作情報が消えてしまい、故障部位解析や継電装置応動解析等の保守支援が出来なくなる課題があった。

本発明は、メモリへのライト動作中に電源遮断されても、確実にデータバス上のライトデータ全ビットをメモリに記憶させて、電源遮断によるメモリの２ビット以上のエラーを防ぐことができるディジタル装置を提供する。

本発明のディジタル装置は、電力受給側回路としてデータを記憶するメモリ手段と、メモリ手段に対しライト及びリードを行うメモリ制御手段と、メモリ手段のビットエラーの訂正及び検出をするＥＣＣ手段を備え、電力供給側回路として主電源遮断を検知しリセット信号を与える監視手段と、メモリ手段に対して主電源が遮断してもバックアップ補助電源に切換えて電力供給する電源切換手段とを有し、監視手段のリセット信号によるメモリ手段とメモリ制御手段とＥＣＣ手段のリセット操作は、メモリ手段のライト終了後に実施する。

また、メモリ制御手段は、ライト終了後にメモリ手段をスタンバイ状態にする。

本発明のディジタル装置は、電力受給側回路としてデータを記憶するメモリ手段と、メモリ手段に対しライト及びリードを指示するＣＰＵと、ＣＰＵからの指示に応じてメモリ手段に対しライト及びリードを行うメモリ制御手段と、メモリ手段のビットエラーの訂正及び検出をするＥＣＣ手段を備え、電力供給側回路として主電源遮断を検知しリセット信号を与える監視手段と、メモリ手段に対して主電源が遮断してもバックアップ補助電源に切換えて電力供給する電源切換手段とを有し、ＣＰＵからライトアクセスが指示されてメモリ手段に対するライト開始後、その終了までの期間、ライト状態信号を発生し、かつ監視手段の与えるリセット信号とライト状態信号の論理和信号により強調リセット信号を作成し、強調リセット信号により、メモリ手段とメモリ制御手段とＥＣＣ手段のリセット操作を実行する。

なお、ディジタル装置は、電力系統の電気量を入力して事故検出を行い電力系統に設けられた遮断器を操作する保護継電装置とされる。

本発明によれば、メモリへのライト動作中に電源遮断されても、確実にデータバス上のライトデータ全ビットをメモリに記憶させて、電源遮断によるメモリの２ビット以上のエラーを防ぐことができる。

ディジタル保護継電装置の制御回路構成図。 電源協調対応メモリ制御部の構成図。 電源協調を考慮したＳＲＡＭアクセスタイミングを示すフロー図。

図１は、本発明に係るディジタル装置の一例としてディジタル保護継電装置の制御回路構成図を示したものである。このディジタル保護継電装置は、大別すると電力供給側回路部分１４０と、電力受給側回路部分１３０とから構成される。このうち、電力供給側回路部分１４０は、主電源１０、電源スイッチ２０、バックアップコンデンサ３０、電源監視部４０、バックアップ電源切換回路５０などで構成される。また電力受給側回路部分１３０は、ＣＰＵ６０、システムバス７０、ＳＲＡＭ８０、電源協調対応メモリ制御部９０、通信部１００、アナログ入力部１１０、入出力部１２０によって構成される。

電力供給側回路部分１４０は、次のように機能する。主電源１０は、例えば常時電源５Ｖを出力しており、電源スイッチ２０により主電源１０からの電源５Ｖの投入／遮断切換を行う。バックアップコンデンサ３０は、５Ｖ電源投入時に充電し、５Ｖ電源遮断時はＳＲＡＭ８０に対してバックアップ電源を供給する。電源監視部４０は、電源スイッチ２０による遮断や主電源１０の不足電圧異常による電源電圧低下を検出し、バックアップ電源切換回路５０に切換信号を出力し、５Ｖ電源電圧で動作する電力受給側回路部分１３０に対しリセット信号を出力する。バックアップ電源切換回路５０は、電源監視部４０からの切換信号を受けるとＳＲＡＭ８０への電力供給をバックアップコンデンサ３０側に切換る。

電力受給側回路部分１３０は、次のように機能する。まず、アナログ入力部１１０は、電力系統から取込んだ電流及び電圧を±１０Ｖ以下のアナログ電圧信号に変換し、Ａ／Ｄ変換でディジタルデータ化する。ＣＰＵ６０は、アナログ入力部１１０でディジタルデータ化したデータを、システムバス７０を介して取込み、電力系統の信号に重畳する高調波信号を除去用のデジタルフィルタ処理と保護演算・シーケンス処理を実行し、処理結果からシステムバス７０を介して入出力部１２０に対して入出力制御する。

アナログ入力部１１０でディジタルデータ化したデータや、デジタルフィルタ処理や保護演算・シーケンス処理結果は、データセーブの情報としてＣＰＵ６０からシステムバス７０を介してＳＲＡＭ８０に記憶される。のＳＲＡＭ８０の高信頼化のために、１ビット誤り訂正及び２ビット以上の誤り検知機能を有するＳＲＡＭ電源協調対応メモリ制御部９０が設けられている。

本発明のディジタル装置においては、電力供給側回路部分１４０で供給電源の異常（電源スイッチ２０による遮断や主電源１０の不足電圧異常による電源電圧低下）が生じているときにも、ＳＲＡＭ８０の記憶情報を正しく保持すべく、ＳＲＡＭ電源協調対応メモリ制御部９０を機能させる。

図２に、ＳＲＡＭ電源協調対応メモリ制御部９０の具体的回路構成を示す。ＳＲＡＭ電源協調対応メモリ制御部９０は、外部的には電源監視部４０、ＣＰＵ６０、ＳＲＡＭ８０と連携し、内部的には電源協調リセット回路９１、アクセス制御部９２、ＥＣＣデータ処理部９３から構成されている。

このうち、アクセス制御部９２は、ＣＰＵ６０から入力されるチップセレクト（ＣＳ）信号とアドレス（Ａ）信号から、このアクセスがＳＲＡＭ８０に対するものかを識別する。さらにリード（ＲＤ）信号とライトイネーブル（ＷＥ）の信号から、ＳＲＡＭ８０に対するアクセス種のリード／ライトを識別する。

ＣＰＵ６０から入力されるアクセスが、ＳＲＡＭ８０に対するリード／ライトアクセスであれば、ＳＲＡＭ８０に対してチップセレクト（Ｓ＿ＣＳ）とアドレス（Ｓ＿Ａ）とライトイネーブル（Ｓ＿ＷＥ）とリード用アウトプットイネーブル（Ｓ＿ＯＥ）信号を出力する。

また、ＳＲＡＭ８０に対するライトアクセス中を示すライト状態信号９２１を電源協調リセット回路９１に出力し、ＥＣＣデータ処理部９３に対して、ライト／リードの識別結果より、双方向バスであるデータ信号（Ｄ）及び（Ｓ＿Ｄ）の方向を決めるＷＲ信号９２２を出力する。

次にＥＣＣデータ処理部９３は、アクセス制御部９２からのＷＲ信号９２２により、ライト／リードのＥＣＣデータ処理を切換る。

つまり、ライト時は、ＣＰＵ６０から１６ビットのライトデータがＤ信号からＥＣＣデータ処理部９３に入力されるので、１６ビットのライトデータから、６ビットのＥＣＣチェックデータを作成する。そのうえで、１６ビットのライトデータに、６ビットのＥＣＣチェックデータを加えた合計２２ビットのライトデータを得、Ｓ＿Ｄ信号を用いてＳＲＡＭ８０に出力する。ＳＲＡＭ８０では、このデータを指定されたアドレス（Ｓ＿Ａ）に書き込み処理する。

リード時は、１６ビットリードデータと６ビットＥＣＣチェックデータからなる合計２２ビットのＳ＿Ｄ信号を、ＳＲＡＭ８０からＥＣＣデータ処理部９３に入力する。入力した１６ビットリードデータに対して再度ＥＣＣチェックデータを作成し、ＳＲＡＭ８０から入力した６ビットＥＣＣチェックデータと比較して、１６ビットデータの１ビット誤り及び２ビット以上の誤りを検知する。

その結果、誤りが無い場合には、１６ビットリードデータをＣＰＵ６０に出力する。
１ビット誤りを検知した場合、１６ビットデータの誤ったビットを反転することで１ビット誤り訂正し、訂正後の１６ビットデータをＣＰＵ６０とＳＲＡＭ８０に出力する。

これに対し、２ビット以上の誤りを検知した場合、誤り訂正ができない。そこでこの場合には、ＣＰＵ６０に対して、２ビット以上誤り検出を割込（ＩＲＱ）信号にて通知する。ＣＰＵ６０は２ビット以上誤り検出の通知を受けたら、ＳＲＡＭ８０の初期化処理等の異常対策を実行する。

最後に、電源協調リセット回路９１は、電源遮断時に電源監視部４０からリセット信号４０Ｒが入力された場合、アクセス制御部９２のライト状態信号９２１がライトアクセスを示していれば、ライトアクセスが終了するまで、協調リセット信号９１１とスタンバイ信号９１２の出力を待たせる処理を実行する。これにより、ライト状態で電源遮断が発生しても、ライトアクセスが終了するまで、協調リセットとスタンバイ処理を実行させない。

図３に、ライト状態で電源遮断が発生したときのＳＲＡＭライトアクセスのタイミングを示す。

なお、従来は、ライトアクセス途中に電源遮断されると、電源監視部４０からのリセット信号４０Ｒにより、ＳＲＡＭ制御信号（スタンバイ９１２、チップセレクト（Ｓ＿ＣＳ）、アドレス（Ｓ＿Ａ）、ライトイネーブル（Ｓ＿ＷＥ）、ライトデータ（Ｓ＿Ｄ））が全てリセットされていた。

その為、ＳＲＡＭ８０のライトデータ（Ｓ＿Ｄ）のセットアップ時間不足が生じ、ビット毎のデータ信号線遅延ばらつきの影響を受けて、ビット毎にライト出来たり出来なかったりするばらつきが発生する。

結果的には、これが電源再投入時のＥＣＣ機能による２ビット以上誤り検出となり、ディジタル保護継電システムにおけるメモリ異常と見なされて、メモリ初期化処理等の異常対策が実行されてしまう。これにより、データセーブ機能によりメモリに記憶してきた過去のディジタル保護制御装置の動作情報が消えてしまい、故障部位解析や継電装置応動解析等の保守支援が出来なくなる課題があった。

本発明では、ＳＲＡＭ制御信号（スタンバイ９１２、チップセレクト（Ｓ＿ＣＳ）、アドレス（Ｓ＿Ａ）、ライトイネーブル（Ｓ＿ＷＥ）、ライトデータ（Ｓ＿Ｄ））のリセットに、電源監視部４０からリセット信号４０Ｒとライト状態信号９２１をＯＲした協調リセット信号９１１を使用するので、ライト途中に電源遮断されてもライトアクセス終了まで、ＳＲＡＭ制御信号のリセットを待たせることができる。

これによりＳＲＡＭ８０のライトデータ（Ｓ＿Ｄ）は、充分なセットアップ時間を確保できるので、各ビットの信号遅延ばらつきの影響を受けないためビット毎のライトばらつきはない。

その結果、メモリへのライト動作中に電源遮断されても、確実にデータバス上のライトデータ全ビットをメモリに記憶できるので、電源遮断による２ビット以上のエラーを防ぐことができる。

１０：主電源
２０：電源スイッチ
３０：バックアップコンデンサ
４０：電源監視部
５０：バックアップ電源切換回路
６０：ＣＰＵ
７０：システムバス
８０：ＳＲＡＭ
９０：電源協調対応メモリ制御部
１００：通信部
１１０：アナログ入力部
１２０：入出力部
９１：電源協調リセット回路
９２：アクセス制御部
９３：ＥＣＣデータ処理部
４０Ｒ：リセット信号
９２１：ライト状態信号
９１１：協調リセット信号

Claims (2)

1. 電力受給側回路としてデータを記憶するメモリ手段と、該メモリ手段に対しライト及びリードを指示するＣＰＵと、該ＣＰＵからの指示に応じて前記メモリ手段に対しライト及びリードを行うメモリ制御手段と、前記メモリ手段のビットエラーの訂正及び検出をするＥＣＣ手段を備え、電力供給側回路として主電源遮断を検知しリセット信号を与える監視手段と、前記メモリ手段に対して主電源が遮断してもバックアップ補助電源に切換えて電力供給する電源切換手段とを有するディジタル装置において、
   前記ＣＰＵからライトを指示するライトアクセスが指示されて前記メモリ手段に対するライト開始後、ライトアクセスの終了までの期間、ライト状態信号を発生し、かつ前記監視手段の与えるリセット信号と前記ライト状態信号の論理和信号により強調リセット信号を作成し、該強調リセット信号により、前記メモリ手段と前記メモリ制御手段とＥＣＣ手段のリセット操作を実行することを特徴とするディジタル装置。
2. 請求項１に記載のディジタル装置において、
   ディジタル装置は、電力系統の電気量を入力して事故検出を行い電力系統に設けられた遮断器を操作する保護継電装置とされることを特徴とするディジタル装置。

Images