DE69227436T2 - Integrierte Schaltung mit gegenseitig gesteuerten differenzialen Datenleitungen - Google Patents

Integrierte Schaltung mit gegenseitig gesteuerten differenzialen Datenleitungen

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DE69227436T2
DE69227436T2 DE1992627436 DE69227436T DE69227436T2 DE 69227436 T2 DE69227436 T2 DE 69227436T2 DE 1992627436 DE1992627436 DE 1992627436 DE 69227436 T DE69227436 T DE 69227436T DE 69227436 T2 DE69227436 T2 DE 69227436T2
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STMicroelectronics lnc USA
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

  • Die Erfindung bezieht sich auf das Gebiet von integrierten Schaltkreisen und richtet sich insbesondere auf die Datenkommunikation bzw. den Datenaustausch darin.
  • Diese Anmeldung hängt mit den europäischen Patenten mit den Veröffentlichungs-Nrn. 0 547 891 und 0 547 889 zusammen.
  • Viele integrierte Schaltkreise kommunizieren bzw. übertragen viele Bits von digitalen Daten parallel zu verschiedenen Zeitpunkten bei deren Betrieb mittels eines internen Datenbusses, bestehend aus einem Satz von parallelen Leitern, mit welchen viele Schaltkreisfunktionen verbunden sind. Insbesondere umfassen Speicherschaltkreise oft einen Datenbus, um den Zugriff von Speicherzellen auf verschiedene Orte bzw. Stellen innerhalb des Chips zu ermöglichen. Zum Beispiel ist ein interner Datenbus insbesondere bei Speichern nützlich, welche in Unterdatenfeldern bzw. Subarrays oder Blöcken von Speicherzellen organisiert bzw. aufgebaut sind, bei welchen der Zugriff auf eine ausgewählte Speicherzelle das Freigeben des gesamten Speicherbauelements nicht erfordert. Die daraus resultierenden Leistungseinsparungen machen solche unterteilten bzw. partitionierten Speicherdatenfelder insbesondere bei Speichern mit geringer Leistung für tragbare Computer nützlich.
  • Moderne Speicherschaltkreise müssen mit hohen Geschwindigkeiten betrieben werden, während sie mit der Technologie der höchsten Dichte hergestellt werden. In solchen Speichern können der serielle Widerstand und die parasitäre Kapazität von relativ langen Leitern, wie z.B. Datenbusleitungen, ein erheblicher Faktor bei der Arbeits leistungsfähigkeit des Speichers werden, weil solche parasitären Kapazitäten die Zeit beeinflussen, welche der Leiter benötigt, um von einem digitalen Zustand zu dem anderen umzuschalten. Des weiteren nimmt die Querschnittsfläche, welche für die Datenbusleiter erlaubbar ist, ab, weil die Speicherschaltkreise zunehmend dichter werden, was wiederum zu einer Erhöhung des Widerstandes der Datenbusleiter führt und die Zeitkonstante von dessen Schaltvorgang erhöht, insbesondere wenn der Datenbusleiter vollständig zwischen Erde und der Spannungsversorgungsspannung (d.h. von "Schiene zu Schiene") schalten muß.
  • Natürlich kann die erhöhte R-C-Last der Datenbusleiter überwunden werden, indem die Größe der Transistoren erhöht wird, welche den Bus ansteuern bzw. treiben. Ein Erhöhen der Größe der Transistoren läuft natürlich dem Wunsch entgegen, die Dichte der integrierten Speicherschaltkreise zu erhöhen. Des weiteren müssen die Ansteuer- bzw. Treibertransistoren in die "Teilung" bzw. "Pitch" passen, welche für deren zugehörigen Leseverstärker erlaubt ist, weil jede Übergröße direkt die Chipgröße beeinflussen wird und demzufolge die Herstellungskosten des integrierten Schaltkreises. In der Tat kann die Kapazität, welche zu dem Datenbus durch die Treiber selbst hinzugefügt wird, wo viele Treiber den gleichen Bus treiben bzw. ansteuern, den Vorteil der größeren Treiber- bzw. Ansteuerkapazität überwiegen. Des weiteren kann in einigen Fällen die R-C-Last des Datenbusses zu groß sein für jeden vernünftig dimensionieren Treiber, um die gewünschte Schaltzeit von Schiene zu Schiene (rail to rail) zu erzielen.
  • Zusätzlich weisen bestimmte integrierte Schaltkreise Datenleitungspaare für die Kommunikation bzw. das Austauschen von Daten mittels eines differentiellen Signals auf, und diese sind vorgeladen bzw. vorgespannt und ausbalanciert bzw. ins Gleichgewicht gebracht auf eine bestimmte Spannung. Während Vorgängen mit einem langen Zyklus können jedoch Rauschen und andere Effekte bewirken, daß diese vorgespannten bzw. vorgeladenen Leitungen auf eine ungewünschte Spannung geladen oder entladen werden, was eine Verzögerung des nächsten Vorgangs beim Laden (oder Entladen) der differentiellen Leitungen verursacht.
  • IEEE Journal of Solid State Circuits, Band SC-21, Nr. 5, Oktober 1986, Seiten 686-691, Kayano u.a., beschreibt einen 25 ns 256K CMOS statischen RAM. Dieser bezieht sich insbesondere auf die Implementation einer Struktur mit einer kurzen Bitleitung und das Vorspannen bzw. Vorladen des Datenbusses. Dieses Dokument offenbart einen Leseverstärker, welcher mit einem Inverter verbunden ist. Der Inverter weist einen Pull-up- Transistor auf, welcher zwischen einer High-Spannung und einem Ausgangs- bzw. Ausgabeknoten verbunden bzw. geschaltet ist und einen Pull-down-Transistor, welcher zwischen einer Low-Spannung und dem Ausgabeknoten verbunden bzw. geschaltet ist. Der Ausgabeknoten des Inverters ist über ein Durchgangsgatter mit einem Bus verbunden. Die Leitfähigkeit des Durchgangsgatters wird durch ein Freigabe(enable)-Signal geregelt bzw. gesteuert. Das Vorladen bzw. Vorspannen des Busses wird mittels des Inverters erzielt, welcher dessen Eingabe von dem Bus empfängt und dessen Ausgabe selektiv mit dem Bus verbunden ist.
  • Die US 5,062,082 offenbart einen Vorspannungs- bzw. Vorladungsschaltkreis, bei welchem eine erste Datenleitung mit einer High-Spannung über einen ersten Transistor verbunden ist, eine zweite Datenleitung mit einer High-Spannung über einen zweiten Transistor verbunden ist, und die erste Datenleitung mit der zweiten Datenleitung über einen dritten Transistor verbunden ist, der erste, zweite und dritte Transistor werden in Abhängigkeit von bzw. Reaktion auf einem Adressenübergang leitfähig.
  • Es ist deshalb eine Aufgabe der vorliegenden Erfindung, einen Schaltkreis und eine Technik zur Verfügung zu stellen zum Aufrechterhalten bzw. Beibehalten der Vorspannung (bias) von differentiellen Datenleitungen, ohne daß ein Ansteuer- bzw. Treiberschaltkreis aktiviert werden muß.
  • Es ist auch eine Aufgabe dieser Erfindung, eine Technik zum Vorspannen bzw. Vorladen von Datenbusleitern, zwischen Zyklen vor dem Anlegen von Datensignalen daran zur Verfügung zu stellen.
  • Es ist eine weitere Aufgabe dieser Erfindung, eine solche Technik zur Verfügung zu stellen, welche eng an die Konstruktion bzw. den Aufbau der Datenbusleiter angepaßt bzw. darauf abgestimmt ist.
  • Es ist eine weitere Aufgabe dieser Erfindung, solche Techniken vorzuschlagen, welche einen Dummy- bzw. Leer-Datenbusleiter umfassen und bei welchem gleitende bzw. schwebende bzw. sich verschiebende Zustände auf dem Dummy-Datenbusleiter vermieden werden.
  • Es ist eine weitere Aufgabe dieser Erfindung, solche Techniken vorzuschlagen, welche den Datenbus nahe bei dem Auslösepunkt (trip point) der Ausgangsstufe vorspannen bzw. vorladen, ohne Oszillationen bzw. Schwingungen zu riskieren.
  • Andere Aufgaben und Vorteile der vorliegenden Erfindung werden den Fachleuten offensichtlich werden unter Bezugnahme auf die nachfolgende Beschreibung zusammen mit den Zeichnungen.
  • Die Erfindung kann bei einem integrierten Schaltkreis, wie z.B. einem Speicher, implementiert werden, welcher differentielle Datenleitungen aufweist, welche in bezug auf eine bestimmte Spannung vorgespannt bzw. vorgeladen oder ausbalanciert bzw. ins Gleichgewicht gebracht werden, durch das Vorsehen von selbstvorspannenden (selfbiasing) Schaltkreisen für jede Datenleitung. Das Selbstvorspannen wird vorgesehen, um die differentiellen und komplementären Datenleiter daran zu hindern, zu ungewünschten Spannungen während langen Ausgleichsvorgängen zu gleiten bzw. zu schweben (float). Die Datenleiter können von einer tri-stabilen bzw. Tristate-Ausgangsstufe aufgenommen werden, welche während des Vorspannens bzw. Vorladens und Ausbalancierens abgeschaltet bzw. gesperrt wird und welche den Punkt trifft, bei welchem die selbstvorspannenden Schaltkreise die Datenleitungen halten.
  • Die Erfindung kann weiter bei einem integrierten Schaltkreis implementiert werden, wie z.B. einem Speicher, durch Vorsehen von Dummy- bzw. Leer-Datenleitungen parallel mit den wahren (true) Datenleitern in dem Datenbus. Jeder Dummy-Datenleiter ist vorzugsweise so aufgebaut, daß er dessen entsprechendem wahren Datenleiter physikalisch ähnelt bzw. gleicht und das logische Komplement des Datenzustandes aufnimmt bzw. empfängt, welches auf dem wahren Datenleiter bei einem Lesevorgang dargeboten wird. Vor dem nächsten Zyklus werden der wahre und der Dummy- bzw. Leer-Datenleiter miteinander verbunden, so daß durch eine Ladungsteilung der wahre Datenleiter mit einer Spannung eines mittleren Pegels vorgespannt bzw. vorgeladen wird, was die Schaltzeit vor dem nächsten Zyklus verringert. Ein selbstvorspannender Schaltkreis ist vorgesehen, um die wahren und die Dummy-Datenleiter daran zu hindern, zu ungewünschten Spannungen während langen Ausgleichsvorgängen zu gleiten (float). Jeder wahre Datenleiter wird von einer tri-stabilen bzw. Tristate-Ausgangsstufe aufgenommen, welche während des Vorspannens bzw. Vorladens und Ausbalancierens ausgeschaltet bzw. gesperrt wird, wodurch Schwingungen in dem Ausgangsschaltkreis verhindert werden, welche auch während langen Ausgleichsvorgängen auftreten können. Gemäß einem Aspekt der vorliegenden Erfindung wird ein integrierter Schaltkreis geschaffen bzw. vorgeschlagen mit:
  • einem funktionellen Schaltkreis;
  • einem Datenbus mit ersten und zweiten Datenleitungen bzw. -leitern zum Kommunizieren bzw. Übertragen einer differentiellen Spannung darauf, wobei die differentielle Spannung sich aus einer ersten Spannung auf dem ersten Datenleiter und einer zweiten Spannung auf dem zweiten Datenleiter zusammensetzt;
  • ersten und zweiten Datentreibern bzw. Ansteuervorrichtungen, wobei jede einen Eingang aufweist, welcher mit dem Funktionsschaltkreis gekoppelt ist, um Informationen davon zu erhalten, und einen Ausgang aufweist, zum Ansteuern bzw. Treiben der ersten und zweiten Datenleiter zu einer differentiellen Spannung, welche der Information entspricht;
  • eine Vorrichtung zum Erzeugen eines Regel- bzw. Steuersignals bei dem Beginn einer Speicheroperation bzw. eines Speichervorganges;
  • einem Schaltkreis zum Festsetzen und Aufrechterhalten der ersten und zweiten Datenleiter bei einer Spannung zwischen der ersten und der zweiten Spannung, mit:
  • einem Transistor mit einer Leiterbahn bzw. einem Leitungsweg, welcher zwischen den ersten und zweiten Datenleitern geschaltet bzw. verbunden ist, und einen Regel- bzw. Steueranschluß zum Empfangen bzw. Aufnehmen des Regel- bzw. Steuersignals umfaßt, zum Verbinden der ersten und zweiten Datenleiter miteinander, wenn diese bei der differentiellen Spannung sind, in Reaktion auf das Regel- bzw. Steuersignal; und
  • erste und zweite selbstvorspannende (self-biasing) Schaltkreise, welche mit den ersten und zweiten Datenleitern jeweils gekoppelt sind, wobei jeder mit ersten und zweiten Vorspannungsspannungen (bias voltage) vorgespannt (biased) wird, wobei jeder zusammen mit dem Transistor betrieben werden kann, um dessen zugeordneten bzw. zugehörigen Datenleiter bei einer Spannung festzusetzen und beizubehalten, welche zwischen den ersten und zweiten Spannungen ist, wobei jeder selbstvorspannende Schaltkreis umfaßt:
  • einen Pull-up-Transistor mit einer Leiterbahn, welche zwischen dessen zugehörigem Datenleiter und dessen erster Vorspannungsspannung gekoppelt ist, und einen Regel- bzw. Steueranschluß aufweist, welcher mit dessen zugehörigem Datenleiter verbunden ist, wobei der Pull-up-Transistor von einem Leitfähigkeitstyp ist, so daß dieser leitfähig ist in Reaktion darauf, wenn dessen zugehöriger bzw. zugeordneter Datenleiter bei einer Spannung nahe der zweiten Vorspannungsspannung ist; und
  • einen Pull-down-Transistor mit einer Leiterbahn bzw. einem Leitungsweg, welcher zwischen dessen zugehörigem Datenleiter und der zweiten Vorspannungsspannung gekoppelt ist, und einen Regel- bzw. Steueranschluß aufweist, welcher mit dessen zugehörigem Datenleiter verbunden ist, wobei der Pull-down-Transistor von einem Leitfähigkeitstyp ist, so daß dieser leitfähig ist in Reaktion darauf, wenn dessen zugehöriger Datenleiter bei einer Spannung nahe der ersten Vorspannungsspannung ist.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zum Betreiben eines integrierten Schaltkreises geschaffen, wobei der integrierte Schaltkreis einen Funktionsschaltkreis umfaßt, welcher mit einem Datenbus gekoppelt ist, welcher erste und zweite differentielle Datenleiter darin aufweist, auf welchen der Funktionsschaltkreis eine differentielle Spannung darstellt, welche von einem Arbeitsvorgang bzw. einer Verknüpfung durch den Funktionsschaltkreis resultieren bzw. stammen, wobei eines der Paare der Datenleiter mit einer Ausgangsstufe verbunden ist, mit:
  • Ansteuern der differentiellen Datenleiter mit einer differentiellen Spannung entsprechend dem Ergebnis des Arbeitsvorgangs des Funktionsschaltkreises, wobei der erste Datenleiter zu einer ersten Spannung getrieben bzw. ausgesteuert wird und der zweite Leiter zu einer zweiten Spannung getrieben bzw. ausgesteuert wird;
  • nach dem Aussteuer- bzw. Treiberschritt werden die Datenleiter von dem Funktionsschaltkreis getrennt;
  • nach dem Trennungsschritt werden die ersten und zweiten Datenleiter mit einer Spannung zwischen der ersten und der zweiten Spannung eingestellt bzw. festgesetzt und beibehalten durch:
  • Verbinden des Paars der Datenleitungen bei der differentiellen Spannung miteinander;
  • in Reaktion darauf, daß der erste Datenleiter eine Spannung nahe einer ersten Vorspannungsspannung aufweist, wird ein Transistor angeschaltet, welcher zwischen dem ersten Datenleiter und einer zweiten Vorspannungsspannung verbunden ist; und
  • in Reaktion darauf, daß der erste Datenleiter eine Spannung nahe einer zweiten Vorspannungsspannung aufweist, wird ein Transistor angeschaltet, welcher zwischen dem ersten Datenleiter und einer ersten Vorspannungsspannung verbunden ist. Es werden jetzt einige Ausführungsformen der Erfindung mittels eines Beispiels beschrieben und unter Bezugnahme auf die beiliegenden Zeichnungen, wobei:
  • Fig. 1 ein elektrisches Schaubild in Blockform ist, welches die Architektur eines integrierten Speicherschaltkreises veranschaulicht, in welchem die bevorzugte Ausführungsform der Erfindung aufgenommen werden kann.
  • Fig. 2 ist ein elektrisches Schaubild in Schaltplanform von einem der Leseverstärker in dem Speicherschaltkreis von Fig. 1.
  • Fig. 3 ist ein elektrisches Schaubild in Schaltplanform der Kombination von einem der Datenleiter und dessen zugehörigem Dummy- bzw. Leer-Datenleiter gemäß der bevorzugten Ausführungsform der Erfindung.
  • Fig. 4 ist ein Zeitablaufdiagramm, welches die Arbeitsweise der bevorzugten Ausführungsform der Erfindung veranschaulicht.
  • Fig. 5 ist ein elektrisches Schaubild in Blockform, welches die Verbindung der Datenleiter und Dummy- bzw. Leer-Datenleiter mit den Datentreiber- bzw. -ansteuerschaltkreisen für jeden Feldblock veranschaulicht.
  • Bezugnehmend auf Fig. 1 wird ein Beispiel eines integrierten Schaltkreises, in welchem die bevorzugte Ausführungsform der Erfindung implementiert bzw. realisiert ist, beschrieben. Bei diesem Beispiel ist der Speicher 1 ein statischer Speicher mit wahlfreiem Zugriff (SRAM = Static Random Access Memory) oder eine andere herkömmliche Architektur, wobei dessen Speicherzellen in multiplen bzw. verschiedenen Blöcken 10 angeordnet sind, welche in Fig. 1 gezeigt sind, gemäß einem Beispiel deren physikalischer Anordnung in einem solchen Speicher. Es wird daran gedacht, daß integrierte Schaltkreise von anderen Typen, welche lange Datenleiter verwenden, auch von der vorliegenden Erfindung profitieren können, wobei solche integrierten Schaltkreise Mikroprozessoren, logische Bauelemente und andere Arten von Speichern einschließlich Nur-Lese-Speichern, FIFOs, DRAMs und ähnliches umfassen.
  • Wie herkömmlich, sind Speicherzellen in dem Speicher 1 in Zeilen und Spalten angeordnet und werden in Abhängigkeit von einem Adressensignal ausgewählt, welches bei den Adressenanschlüssen A&sub0; bis An empfangen wird. Die Adressenanschlüsse A&sub0; bis An sind mit den Adressenpuffern 28 verbunden, welche das empfangene Adressensignal puffern bzw. speichern und einen Teil des Adressensignals an Zeilendekoder 24a, 24b auf dem Bus ROW übermitteln und den verbleibenden Teil bzw. Rest an die Spaltendekoder 26a, 26b auf dem Bus COL übermitteln. Die Zeilendekoder 24a, 24b wählen eine Zeile von Speicherzellen aus durch Freigeben bzw. Freischalten der ausgewählten Wortleitung in der herkömmlichen Art und sind demzufolge vorzugsweise entlang einer Seite der Speicherfeldblöcke (array blocks) 10 angeordnet. Die Spaltendekoder 26a, 26b in diesem Beispiel wählen acht Speicherzellen in der ausgewählten Zeile aus, welche durch einen Leseverstärker 13 gemäß dem Spaltenteil der Adresse ausgelesen werden sollen.
  • Bei dem Speicher 1 gemäß diesem Beispiel sind die Speicherzellen in 16 Feldblöcke 10&sub0; bis 10&sub1;&sub5; gruppiert bzw. eingeteilt. Diese Unterteilung bzw. Partitionierung des Speichers in 16 Feldblöcke 10 ist insbesondere bei Speichern mit geringer Leistung vorteilhaft, welche z.B. bei tragbaren Computern verwendet werden können, weil nur der Block 10, in welchem die ausgewählten Speicherzellen angeordnet sind, während eines Zyklus freigegeben bzw. freigeschaltet werden muß. Das Auswählen des Blockes kann gemäß einem der Zeilenadreßbits vorgenommen werden (welches die obere oder untere Hälfte anzeigt) und in Abhängigkeit von vier der Spaltenadreßbits (welche einen der 16 Feldblöcke 10 anzeigen, welcher ausgewählt werden soll). Eine weitere Verringerung der aktiven Leistung kann erhalten werden, durch das Implementieren von speichernden bzw. selbsthaltenden (latched) Zeilenleitungswiederholern (row line repeaters) zwischen den Feldblöcken 10, wie in der auch anhängigen europäischen Anmeldung mit der Veröffentlichungs-Nr. 0 478 253 beschrieben.
  • Der Speicher 1 umfaßt, wie in dem Fall der meisten modernen SRAMs und DRAMs, einen gewissen Umfang einer dynamischen Arbeitsweise, wie z.B. das Vorladen und Ausbalancieren von bestimmten Knoten (z.B. Bitleitungen) bei bestimmten Punkten in dem Speicherzyklus. Das Beginnen des Zyklus in dem SRAM 1 ereignet sich mittels einer Adressenübergangserkennung, welche von dem Adressenübergangserkennungs- (ATD = Address Transition Detection)-Schaltkreis 25 durchgeführt wird. Der ATD- Schaltkreis 25 ist mit jedem der Adresseneingänge A&sub0; bis An verbunden, vorzugsweise vor den Adressenpuffern 28 (wie gezeigt), und erzeugt einen Impuls auf der Leitung ATD in Reaktion auf das Erkennen eines Übergangs bei irgendeiner oder mehreren der Adresseneingänge A&sub0; bis An, wobei ein solcher Impuls beim Regeln bzw. Steuern der internen Arbeitsweise des Speichers 1 auf die herkömmliche Art nützlich ist und ebenso bei der Art, welche nachfolgend beschrieben wird.
  • Andere innere bzw. interne Arbeitsfunktionen bzw. Betriebsfunktionen werden durch den Zeitablauf- und Regel- bzw. Steuerschaltkreis 29 geregelt bzw. gesteuert, welcher .das Signal auf der Leitung ATD von dem ATD-Schaltkreis 25 empfängt und welcher auch bestimmte äußere Regel- bzw. Steuersignale empfängt, wie z.B. das Chipfreiga besignal bei dem Anschluß CE und das Lese-/Schreib-Auswahlsignal bei dem Anschluß R/W. Der Zeitablauf- und Regel- bzw. Steuerschaltkreis 29 erzeugt verschiedene Regel- bzw. Steuersignale basierend auf diesen Eingaben zum Regeln bzw. Steuern der verschiedenen Funktionen innerhalb des Speichers 1 auf die herkömmliche Art. Wie in Fig. 1 gezeigt, ist der Regel- bzw. Steuerbus CBUS mit den Leseverstärkern 13 und den Datentreibern 15 verbunden, von welchen solche Signale, wie die GEQT-, GEQC-, SAEQ-, SCLK-, ISO-Signale, welche nachfolgend beschrieben werden, erzeugt werden und innerhalb des Speichers 1 übertragen bzw. kommuniziert werden.
  • Der Speicher 1 bei diesem Beispiel ist von einem Byte-Breiten-Typ und als solcher weist dieser acht Eingabe-/Ausgabe-Anschlüsse DQ&sub0; bis DQ&sub7; auf, bei welchen die Ausgabedaten während eines Lesevorgangs dargestellt werden und bei welchen die Eingabedaten während eines Schreibvorgangs empfangen werden. Der Eingabe-JAusgabe-Schaltkreis 20 ist zwischen dem Datenbus 22 und den Anschlüssen DQ geschaltet bzw. verbunden und umfaßt herkömmliche Eingabe- und Ausgabepuffer, welche damit verbunden sind. Eine bevorzugte Art eines Ausgabepuffers ist in dem europäischen Patent mit der Veröffentlichungs-Nr. 0 547 891 beschrieben.
  • Jeder der Feldblöcke 10&sub0; bis 10&sub1;&sub5; ist einer entsprechenden Gruppe von Leseverstärkern 13&sub0; bis 13&sub1;&sub5; zugeordnet, wie in Fig. 1 gezeigt. Bei diesem Beispiel sind acht einzelne Leseverstärker 13 innerhalb jeder Gruppe der Leseverstärker 13&sub0; bis 13&sub1;&sub5; enthalten, wobei ein Leseverstärker 13 für jedes der acht Bits, welches von dem einen ausgewählten der Feldblöcke 10&sub0; bis 10&sub1;&sub5; auf dem internen Datenbus 22 übertragen werden soll, vorgesehen ist. Die Gruppen der Datentreiber 15&sub0; bis 15&sub1;&sub5; sind jeweils einer entsprechenden Gruppe von Leseverstärkern 13&sub0; bis 13&sub1;&sub5; zugeordnet zum Empfangen des Datensignals davon und zum Ansteuern bzw. Treiben des internen Datenbusses 22 damit; die einzelnen Datentreiber 15 sind einzelnen Leseverstärkern 13 in jeder Gruppe zugeordnet, wobei ein Datentreiber 15 zum Ansteuern bzw. Treiben einer jeden Leitung in dem Datenbus 22 vorgesehen ist.
  • Bei diesem Beispiel ist das Speicherfeld auch in Hälften unterteilt, wobei die Feldblöcke 10&sub0; bis 10&sub7; in einer Feldhälfte sind und die Feldblöcke 10&sub8; bis 10&sub1;&sub5; in der anderen Hälfte sind. Ein interner Datenbus 22 verläuft entlang der Länge der Feldhälften und ist dazwischen angeordnet, wie in den Fig. 1 und 5 gezeigt. Wie in Fig. 5 gezeigt, umfaßt der Datenbus 22 Datenleiter DBUS&sub0; bis DBUS&sub7;, wobei jeder einem Eingabe-/Ausgabe-Anschluß DQ&sub0; bis DQ&sub7; zugeordnet ist (und damit gekoppelt bzw. verbunden ist über einen Eingabe-/Ausgabe-Schaltkreis 20). Jeder einzelne Datenleiter DBUSk ist mit einem entsprechenden Datentreiber 15 verbunden in jeder der 16 Datentreibergruppen 15&sub0; bis 15&sub1;&sub5; der 16 Feldblöcke 10&sub0; bis 10&sub1;&sub6;. Bei einem Lese-/Schreib- Speicher, wie dem Speicher 1, kann ein separater bzw. getrennter Eingabedatenbus verwendet werden, um Eingabedaten zu übertragen, welche in die ausgewählten Speicherzellen geschrieben werden sollen, auf die herkömmliche Art. Alternativ können die Eingabedaten auch entlang eines Datenbusses 22 übertragen werden, wie bei einigen Speicherdesigns üblich bzw. herkömmlich.
  • Der Datenbus 22 umfaßt auch acht Dummy- bzw. Leer-Datenleiter DDBUS&sub0; bis DDBUS&sub7;, wobei jeder davon mit einem entsprechenden Datentreiber 15 verbunden ist in jeder der 16 Datentreibergruppen 15&sub0; bis 15&sub1;&sub5; der 16 Feldblöcke 10&sub0; bis 10&sub1;&sub6;. Die Dummy- bzw. Leer-Datenleiter DDBUS&sub0; bis DDBUS&sub7; werden verwendet zum Vorspannen bzw. Vorladen des Datenbusses 22, wie nachfolgend beschrieben werden wird, und nicht zum Übertragen eines Datenzustands; als solche sind die Dummy- bzw. Leer- Datenleiter DDBUS&sub0; bis DDBUS&sub7; nicht mit dem Eingabe-/Ausgabeschaltkreis 20 gekoppelt bzw. verbunden zur Übertragung von Daten zu und von den Anschlüssen DQ, sondern sind statt dessen durch die Abschlüsse 37 abgeschlossen bzw. beendet, wie in Fig. 5 gezeigt. Um ein richtiges Vorspannen bzw. Vorladen der Datenleiter DBUS sicherzustellen, ähnelt jeder der Dummy-Datenleiter DDBUS vorzugsweise physikalisch einem der Datenleiter DBUS und weist im wesentlichen die gleiche Länge und Querschnittsfläche auf und ist aus dem gleichen Material gebildet.
  • Bei der Anordnung der Fig. 1 und 5 ist es deshalb offensichtlich, daß jeder der Datenleiter DBUS in dem Datenbus 22 relativ lang sein wird und viel entlang der Länge des Chips entlangläuft, um die Datentreiber 15 für jeden der Feldblöcke 10 zu verbinden. Als solche können die seriellen Widerstände eines jeden Datenbusleiters DBUS ziemlich hoch sein, selbst wenn diese aus Metall, wie z.B. Aluminium, gebildet werden. Insbesondere bei sehr dichten Schaltkreisen. Zum Beispiel kann jeder Datenbusleiter DBUS in der Größenordnung von 13,200 u lang sein mit einer Querschnittsfläche in der Größenordnung von 1,1 u&sub2;; ein Aluminiumleiter mit diesen Abmessungen wird einen seriellen Widerstand in der Größenordnung von 550 Ω aufweisen. Zusätzlich kann mit vielen (z.B. 16) Datentreibern 15, welche mit jedem Datenbusleiter DBUS verbunden sind, sowie wenn der Eingabe-/Ausgabe-Schaltkreis 20 damit verbunden ist, die Kapazität, welche mit einem einzelnen Datenbusleiter DBUS verbunden ist, in der Größenordnung von 4 pF sein. Die R-C-Last der Datenbusleiter DBUS kann demzufolge sehr erheblich bzw. signifikant sein, was erfordert, daß zum Schalten von Schiene-zu-Schiene (rail-to-rail) (5 Volt) in der Größenordnung von 2,2 ns für übliche On-Chip-Treiber benötigt werden, und was demzufolge direkt und erheblich die Lese-Zugriffszeit des Speichers beeinflußt. Aufgrund der Größe der Schreibtreiber, welche in dem Eingabe- /Ausgabe-Schaltkreis 20 verfügbar sind und ebenso, wo ein separater bzw. getrennter Eingabe-Datenbus vorgesehen ist, kann es sein, daß die Schreibzeit nicht in dem gleichen Ausmaß beeinflußt wird: zusätzlich ist die Dauer des Schreibvorganges im allgemeinen nicht ein so kritischer Parameter bei einem Hochgeschwindigkeitsspeicher, wie die Lese-Zugriffszeit. Wie nachfolgend beschrieben wird, kann die Verwendung von Dummy- bzw. Leer-Datenleitern DDBUS gemäß der vorliegenden Erfindung eine erhebliche Verringerung der Zugriffszeit des Speichers 1 bewirken bzw. erzielen.
  • Bezugnehmend auf Fig. 2 wird die Konstruktion eines Beispiels eines der Leseverstärker 13 im Detail beschrieben. Weitere Einzelheiten betreffend dieses Beispiel eines Leseverstärkers 13 und dessen Arbeitsweise im Verhältnis zu dem Spaltendekoder 26 ist in dem europäischen Patent mit der Veröffentlichungs-Nr. 0 490 651 beschrieben.
  • Der Leseverstärker 13jk von Fig. 2 ist der Leseverstärker, welcher einer Feldgruppe 10j und dem Eingabe-/Ausgabe-Anschluß DQk zugeordnet ist.
  • Natürlich können andere Leseverstärker-Designs alternativ verwendet werden in Verbindung mit der vorliegenden Erfindung. Ein Beispiel eines solchen alternativen Designs ist ein Leseverstärker-Schaltplan mit multiplen bzw. mehreren Stufen, umfassend eine Pegel- bzw. Niveau-Verschiebungsstufe, welche mit jeder der differentiellen Bitleitungen verbunden ist zum Implementieren einer Gleichstrompegelverschiebung darauf, gefolgt von einer Kombination bzw. Zusammensetzung aus einem Stromspiegel und einem differentiellen Leseverstärker (wobei der differentielle Leseverstärker ähnlich zu dem in Fig. 2 gezeigten ist). Andere Leseverstärker-Anordnungen und -Implementierungen können ähnlich verwendet werden, in Alternative zu der in Fig. 2 gezeigten.
  • Bei dem Beispiel von Fig. 2 sind komplementäre Eingabe-/Ausgabe-Leitungen 21Tjk, 21Cjk (T für true bzw. wahr und C für komplementär) miteinander gekoppelt über den Spaltendekoder 26 mit den Bitleitungen der ausgewählten Speicherzelle in der Feldgruppe 10j, zugeordnet zu dem Eingabe-/Ausgabe-Anschluß DQk; bei einem Lesevorgang übertragen die Eingabe-/Ausgabe-Leitungen 21Tjk, 21Cjk Daten von der ausgewählten Speicherzelle und bei einem Schreibvorgang übertragen die Eingabe- /Ausgabe-Leitungen 21Tjk, 21Cjk Daten zu der ausgewählten Speicherzelle. Die Eingabe-/Ausgabe-Leitungen 21Tjk, 21CJk sind jeweils mit der Drain eines P-Kanal- Vorspannungs- bzw. -Vorlade-Transistors 42 verbunden; die Sourcen der Transistoren 42 sind beide mit der Vorspannungsspannung für die Eingabe-/Ausgabe-Leitungen 21Tjk, 21Cjk verbunden, welche in diesem Fall Vcc ist. Die Eingabe-/Ausgabe-Leitungen 21Tjk, 21Cjk sind auch miteinander verbunden über den P-Kanal-Ausbalancier- bzw. -Gleichgewichts-Transistor 41. Die Gates der Transistoren 41 und 42 sind mit der Leitung bzw. dem Signal IOEQ verbunden, welche durch den Zeitablaufregel- bzw. -steuerschaltkreis 29 erzeugt bzw. angesteuert wird in Reaktion auf einen Adressenübergang, erkannt durch den ATD-Schaltkreis 25, oder bei solchen anderen Ereignissen während des Zyklus, für welchen das Ausbalancieren bzw. ins Gleichgewichtbringen der Eingabe-/Ausgabe-Leitungen 21 gewünscht wird.
  • Auf der Leseseite des Leseverstärkers 13jk sind die Eingabe-/Ausgabe-Leitungen 21Tjk, 21Cjk jeweils mit einem P-Kanal-Durchgangs-Transistor 43 verbunden, wobei jeder der Durchgangs-Transistoren 43 bei dessen Gate durch ein Trennsignal ISO geregelt bzw. angesteuert wird. Entsprechend können die Eingabe-/Ausgabe-Leitungen 21Tjk, 21Cjk von dem Leseschaltkreis getrennt werden, indem die Leitung ISO bei einem logischen High-Pegel ist, und können damit verbunden werden, indem die Leitung ISO bei einem logischen Low-Pegel ist. Die komplementären Leitungen auf der gegenüberliegenden Seite der Durchgangs-Transistoren 43 von den Eingabe-/Ausgabe-Leitungen 21Tjk und 21Cjk sind in Fig. 2 als Leseknoten SNTjk bzw. SNCjk bezeichnet.
  • Die Leseknoten SNTjk, SNCjk sind auch vorzugsweise vorgespannt bzw. vorgeladen und Ausbalanciert (bei diesem Beispiel auf die Spannung Vcc) während des geeigneten Teils des Zyklus, wenn der Leseverstärker 48 innerhalb des Leseverstärkers 13 auf eine dynamische Art arbeitet, wie nachfolgend beschrieben werden wird. Die P-Kanal- Vorspannungs- bzw. -Vorlade-Transistoren 46 sind jeweils mit deren Source-nach- Drain-Pfaden bzw. -Wegen zwischen Vcc und den Leseknoten SNTjk bzw. SNCjk verbunden bzw. geschaltet. Der Ausbalancier- bzw. Gleichgewichtstransistor 45 ist ein P-Kanal-Transistor, wobei dessen Source-nach-Drain-Weg zwischen dem Leseknoten SNTjk und SNCjk geschaltet bzw. verbunden ist. Die Gates der Transistoren 45 und 46 werden alle durch die Leitung SAEQ geregelt bzw. gesteuert, welche, wenn sie bei einem Low-Pegel ist, die Leseknoten SNTjk und SNCjk auf eine ähnliche Art vorspannt bzw. vorlädt und ausbalanciert, wie die Eingabe-/Ausgabe-Leitungen 21Tjk, 21Cjk, wie oben beschrieben, und wie die Bitleitungen in dem Feldblock 10j.
  • Der Leseverstärker 48 ist ein herkömmliches CMOS-Latch bzw. CMOS-Halteelement, welches aus überkreuzgekoppelten Invertern darin besteht; die Eingaben und Ausgaben der überkreuzgekoppelten Latches bzw. Haltevorrichtungen sind mit den Leseknoten SNTjk, SNCjk auf die herkömmliche Art verbunden. Der N-Kanal-Pull-down-Transistor 47 ist mit dessen Source-nach-Drain-Weg zwischen den Sourcen der N-Kanal-Transistoren in dem Leseverstärker 48 und Erde verbunden und wird an dessen Gate durch die Leitung SCLK geregelt bzw. angesteuert.
  • Der Pull-down-Transistor 47 erzeugt eine dynamische Regelung bzw. Steuerung des Leseverstärkers 48, so daß das Lesen der Leseknoten SNTjk, SNCjk auf eine dynamische Art durchgeführt wird. Wie bei dynamischen RAMs wohlbekannt, wird das dynamische Lesen bei dieser Anordnung mit dem Transistor 47 geregelt bzw. gesteuert, welcher anfänglich bei der Zeit aus ist, zu welcher die Durchgangs-Transistoren 43 die Leseknoten SNTjk, SNCjk mit den Eingabe-/Ausgabe-Leitungen 21Tjk, 21Cjk verbinden; während dieses Abschnitts bzw. Teils des Zyklusses wird der Leseverstärker 48 mit einer kleinen differentiellen Spannung zwischen den Leseknoten SNTjk und SNCjk beaufschlagt. Nach dem Entwickeln dieser kleinen differentiellen Spannung wird die Leitung SCLK nach High ausgesteuert bzw. getrieben, so daß die Sourcen der Pull-down-Transistoren in dem Leseverstärker 48 nach Erde gezogen werden. Dies bewirkt, daß der Leseverstärker 48 ein großes differentielles Signal auf den Leseknoten SNTjk und SNCjk entwickelt und den gelesenen Zustand davon festhält bzw. speichert (latch).
  • Wie aus der nachfolgenden Beschreibung offensichtlich werden wird, sind alle Leseverstärker 13jk, welche dem gleichen Datenleiter DBUSk zugeordnet sind, miteinander gekoppelt im wesentlichen auf eine Wired-OR-Art. Entsprechend sind die Regel- bzw. Steuersignale ISO, SAEQ und SCLK, welche bei der Leseseite des Leseverstärkers 13jk angeboten bzw. dargestellt werden, vorzugsweise von dem Spaltendekoder 26 erzeugt in Verbindung mit dem Zeitablaufregel- bzw. -steuerschaltkreis 29. Ein solches Erzeugen dieser Regel- bzw. Steuersignale bewirkt, daß diejenigen der Leseverstärker 13jk, welche den nicht ausgewählten Feldblöcken 10 zugeordnet sind, nicht freigeschaltet (enabled) werden (indem die Leitungen ISO high gehalten werden und die Leitungen SAEQ und SCLK low gehalten werden), um so deren Leseknoten SNTjk und SNCjk ausbalanciert und vorgespannt auf Vcc zu halten, was einen Buskonflikt auf dem Datenbus 22 verhindert.
  • Auf der Schreibseite des Leseverstärkers 13jk empfängt der Schreibschaltkreis 50jk Eingabedaten von dem Datenleiter DBUSk, welcher damit verbunden bzw. zugeordnet ist und ein Regel- bzw. Steuersignal auf der Leitung WRSEL von dem Zeitablauf- und Regel- bzw. Steuerschaltkreis 29. Bei Schreibvorgängen stellt der Schreibschaltkreis 50jk den Datenzustand des Datenleiters DBUSk auf eine komplementäre Art auf den Eingabe-/Ausgabe-Leitungen 21Tjk, 21Cjk auf die herkömmliche Art dar. Die oben erwähnte hiermit anhängige Anmeldung S. N. 627,049 beschreibt ein bevorzugtes Beispiel eines Schreibschaltkreises 50jk in weiteren Einzelheiten.
  • Bezugnehmend auf Fig. 3 werden der Aufbau und die Arbeitsweise von einem der Datentreiber 15 gemäß der bevorzugten Ausführungsform der Erfindung im Detail beschrieben. Der Datentreiber 15jk von Fig. 3 ist einem Eingabe-/Ausgabe-Anschluß DQk und dem Feldblock 10~ zugeordnet und empfängt entsprechend als Eingaben die Knoten SNTjk und SNCjk von dem Leseverstärker 13jk von Fig. 2.
  • Die Knoten SNTjk und SNCjk werden bei den Eingängen des Tristate-Datentreibers 15jk empfangen. Gemäß dieser Ausführungsform der Erfindung und wie nachfolgend offensichtlich werden wird, müssen die Datenleiter DBUS und die Dummy- bzw. Leer- Datenleiter DDBUS jeweils von Tristate-Treibern angesteuert bzw. getrieben werden, um deren Vorspannen bzw. Vorladen mittels einer Ladungsteilung miteinander zu ermöglichen. Zusätzlich muß jeder der Datentreiber 15 einen Zustand mit hoher Impedanz aufweisen, um Buskonkurrenzprobleme zu vermeiden, weil die vielen bzw. multiplen Datentreiber 15 die gleichen Datenleiter DBUS treiben bzw. ansteuern (und die Dummy- bzw. Leer-Datenleiter DDBUS). Bei früheren Speicheranordnungen wird dies im allgemeinen dadurch erzielt, indem einfach die Leseverstärker abgeschaltet werden. Jedoch verhindert dieser Zustand nicht notwendig das aktive Treiben bzw. Ansteuern der Datenleiter DBUS, weil die Leseverstärker 13 in diesem Beispiel deren Ausgabeknoten SNTjk, SNCjk nach High vorspannen bzw. vorladen (wie dies der Fall bei vielen Speicherschaltkreisen ist).
  • Andere frühere Schaltplänen, bei welchen die Leseverstärker-Ausgänge auf die gleiche Spannung vorgespannt wurden, umfassen ein Freigabesignal zum Regeln bzw. Steuern der Tristate-Datentreiber. Bei diesen früheren Schaltplänen muß jedoch eine zusätzliche Signalleitung für jeden Datentreiber vorgesehen werden, sowie der notwendige Schaltkreis zum Erzeugen dieses zusätzlichen Signals und auch ein relativ komplexer Daten treiber, welcher auf das zusätzliche Signal ansprechen bzw. antworten kann. Weil andere herkömmliche Schaltpläne ein serielles Durchgangsgatter zwischen dem Leseverstärker und dem internen Datenbus umfaßten, fügte ein solches Durchgangsgatter dessen Laufzeit- bzw. Ausbreitungsverzögerungszeit zu dem kritischen Lesepfad bzw. Leseweg hinzu und ist demzufolge nicht wünschenswert.
  • Der Datentreiber 15jk gemäß der bevorzugten Ausführungsform der Erfindung schafft eine Tristate-Fähigkeit auf eine einfache und wirksame bzw. effektive Art. Der Treiber 15jk umfaßt zwei Push-Pull-Treiber-Schaltkreise darin zum Treiben bzw. Ansteuern der komplementären Knoten bzw. GDC welche wiederum mit dem Datenleiter DBUSk bzw. dem Dummy- bzw. Leer-Datenleiter DDBUSk verbunden sind. Diese Push-Pull-Treiber umfassen jeweils einen P-Kanal-Pull-up-Transistor 56 und einen N- Kanal-Pull-down-Transistor 58, wobei deren Source-/Drain-Pfade bzw. -Wege seriell zwischen ~ und Erde verbunden sind; der Ausgang eines jeden der Treiber ist in dem herkömmlichen Sinn bei dem gemeinsamen Drain der Transistoren 56 und 58. Bei diesem Beispiel sind die Drains der Transistoren 56T, 58T bei dem Knoten GDTjk mit dem Datenleiter DBUSk verbunden und die Drains der Transistoren 56C, 58C bei dem Knoten GDCjk sind mit dem Dummy-Datenleiter DDBUSk verbunden. Wieder bezugnehmend auf die Fig. 1 und 5, sind ähnliche Knoten GDT, GDC bei den anderen 15 Datentreibern 15 ähnlich mit dem Datenleiter DBUSk und dem Dummy-Datenleiter DDBUSk verbunden, was es demzufolge erforderlich macht, daß die Treiber 15 die Fähigkeit aufweisen, einen Ausgangszustand mit hoher Impedanz zu haben.
  • Der Knoten SNCjk ist mit dem Gate des Pull-up-Transistors 56T verbunden nach der Inversion bzw. Umkehr durch zwei Inverter 53, und ist mit dem Gate des Pull-down- Transistors 58C verbunden nach der Inversion bzw. Umkehr durch einen der Inverter 53. Umgekehrt ist der Knoten SNTjk direkt mit dem Gate des Pull-up-Transistors 56C über zwei Inverter 55 verbunden, und mit dem Gate des Pull-down-Transistors 58T nach der Inversion bzw. Umkehr durch einen der Inverter 55. Die Verbindung der zwei Inverter 53, 55 mit den Knoten SNCjk bzw. SNTjk schafft eine balancierte bzw. ausgeglichene Last bei dem differentiellen Ausgang des Leseverstärkers 13jk.
  • Beim Betrieb, wenn der Leseverstärker 13jk an ist und einen logischen "1"-Zustand in der ausgewählten Speicherzelle liest, wird der Knoten SNTjk high sein und der Knoten SNCjk wird low sein. Entsprechend werden die Transistoren 58T und 56C beide aus sein und die Transistoren 56T und 58C werden beide an sein, welche den Knoten GDTjk auf einen logischen High-Pegel aussteuern bzw. treiben und den Knoten GDCjk auf eine Low-Pegel aussteuern bzw. treiben. Umgekehrt, wenn der Leseverstärker 13jk einen logischen "0"-Zustand liest, wird der Knoten SNTjk low sein und der Knoten SNCjk wird high sein; dieses schaltet die Transistoren 58, 56C an, schaltet die Transistoren 56T, 58C aus und demzufolge treibt bzw. steuert den Knoten GDTjk nach Low und den Knoten GDCjk nach High.
  • Wie oben beschrieben, wird der Leseverstärker 13jk ausgeschaltet, wenn dessen Feldblock 10j nicht ausgewählt wird (oder während eines Schreibvorgangs). Bei dieser Ausführungsform treiben die Leseverstärker 13jk beide seiner Knoten SNTjk, SNCjk nach High, wenn dieser ausgeschaltet bzw. gesperrt wird durch den Betrieb bzw. die Arbeitsweise der Transistoren 45, 46, welche angeschaltet sind, und der Transistoren 43 und 47, welche ausgeschaltet sind (siehe Fig. 2). Ein logischer High-Pegel auf dem Knoten SNCjk schaltet die Transistoren 56T, 58C aus und der logische High-Pegel auf dem Knoten SNTjk schaltet die Transistoren 56C, 58T aus. Entsprechend werden beide Pull-up-Transistoren 56 und beide Pull-down-Transistoren 58 ausgeschaltet durch den Leseverstärker 131k, wenn dieser ausgeschaltet ist, was die Knoten GDTjk und GDCjk bei deren Ausgang in einen Zustand mit einer hohen Impedanz versetzt. Dieser Tristate- Zustand bzw. diese Tristate-Bedingung wird deshalb erhalten, ohne das Erzeugen und Übertragen eines zusätzlichen Signals zu benötigen, sondern dies wird bewirkt bzw. erreicht als eine Reaktion auf den vorgespannten bzw. vorgeladenen Zustand des Leseverstärkers 13jk. Entsprechend wird der Treiber 15jk in einen Zustand mit hoher Impedanz versetzt während des Vorspannens bzw. Vorlades und Ausbalancierens, um das Vorspannen und Ausbalancieren der Datenleiter DBUS und der Dummy-Datenleiter DDBUS zu ermöglichen, wenn das Signal SAEQ bei einem logischen Low-Pegel während dieser Zeit ist (was die beiden Knoten SNTjk, SNCjk nach High versetzt zu dieser Zeit).
  • Die Datenbusleiter DBUS und die Dummy-Datenbusleiter DDBUS können alle auf bekannte komplementäre Spannungen vorgespannt (biased) werden, mittels der Transistoren 61n, 61p und des Signals GFN. Eine einzelne Bestückung bzw. Plazierung der Transistoren 61n, 61p für jeden Datenbusleiter DBUS und Dummy-Datenbusleiter DDBUS kann ausreichend sein oder alternativ können multiple bzw. mehrere Bestükkungen bzw. Plazierungen von Transistoren 61n, 61p verwendet werden. Der Datenbusleiter DBUSk wird mit der Drain eines N-Kanal-Transistors 61n verbunden, welcher an dessen Source mit Erde verbunden ist und an dessen Gate mit der Leitung GFN verbunde ist; der Dummy-Datenbusleiter DDBUSk ist mit der Drain des P-Kanal-Transistors 61p verbunden, welcher an dessen Source auf Vcc vorgespannt (biased) ist und dessen Gate ist mit der Leitung GFN über einen Inverter 63 verbunden. Entsprechend wird der Datenleiter DBUSk auf Erde vorgespannt (biased) und der Dummy-Datenleiter DDBLISk wird auf Vcc vorgespannt, wenn die Leitung GFN bei einem logischen High-Pegel ist; umgekehrt, wenn die Leitung GFN low ist, sind die Transistoren 61n, 61p beide aus und beeinflussen nicht den Pegel der Datenbusleiter DBUSk bzw. der Dummy-Datenbusleiter DDBUSk, wie es der Fall während des normalen Betriebs bzw. der normalen Arbeitsweise ist. Die Leitung GFN ist vorzugsweise nach High ausgesteuert bzw. getrieben während den Schreibvorgängen (wo ein getrennter interner Eingabe-Datenbus verwendet wird) und während solchen Zeiten, wenn der Speicher 1 nicht ausgewählt ist, so daß ein komplementäres Verhältnis zwischen jedem Datenleiter DBUS und dessen Dummy-Datenbusleiter DDBUS zu allen Zeitpunkten aufrechterhalten wird.
  • Der Speicher 1 umfaßt weiter selbstvorspannende (self-biasing) Schaltkreise 54T, 54C, welche jeweils mit dem Datenleiter DBUSk bzw. dem Dummy-Datenleiter DDBUSk verbunden sind, um diese Leitungen vom Gleiten bzw. Driften (float) während des Ausbalancierens und Vorspannens abzuhalten. Ein einzelner selbstvorspannender der Schaltkreise 54T, 54C kann für jeden Datenleiter DBUSk und Dummy-Datenleiter DDBUSk im Speicher 1 implementiert bzw. realisiert werden, oder alternativ können multiple selbstvorspannende Schaltkreise 54T, 54C für jeden Datenleiter DBUSk und Dummy-Datenleiter DDBUSk verwendet werden in Abhängigkeit von dem Ansteuern bzw. Treiben, welches benötigt wird, um den vorgeladenen Zustand davon aufrecht zuerhalten bzw. beizubehalten. Wie wohlbekannt ist, kann Rauschen kapazitiv bei gleitenden bzw. driftenden Knoten in integrierten Schaltkreisen einkoppeln, so daß das Potential von solchen Knoten auf jedes Potential ansteigen oder abfallen kann, insbesondere während langen Ausbalancier- bzw. Gleichgewichtsperioden, welche auftreten können, wenn die Adressen, welche vom Speicher 1 empfangen werden, nicht stabil sind. Wie nachfolgend offensichtlich werden wird, kann das Gleiten bzw. Driften der Datenleiter DBUS auf eine Spannung erheblich verschieden von der bevorzugten Mittelpegelspannung die Zugriffszeit des Speichers hinausschieben, wenn der nächste Datenzustand, welcher getrieben bzw. angesteuert werden soll, zu demjenigen entgegengesetzt ist, bei bzw. zu welchem einer oder mehrere der Datenleiter DBUS gleiten bzw. driften.
  • Ein selbstvorspannender Schaltkreis 54T umfaßt P-Kanal-Transistoren 64p und 66, welche mit deren Source-/Drain-Wegen bzw. -Pfaden in Serie zwischen Vcc und dem Datenbusleiter DBUSk verbunden sind, und N-Kanal-Transistoren 64n und 68, welche mit deren Source-/Drain-Wegen in Serie zwischen dem Datenbusleiter DBUSk und Erde verbunden sind. Die Gates der Transistoren 64p und 64n sind beide mit dem Datenbusleiter DBUSk verbunden, um dessen vorgespannten bzw. vorgeladenen Zustand, wie nachfolgend beschrieben, beizubehalten bzw. aufrechtzuerhalten.
  • Das Gate des P-Kanal-Transistors 66 ist mit der Leitung GEQC verbunden, welche ein vorgespanntes Signal ist und bei einem logischen Low-Pegel aktiv ist, und das Gate des N-Kanal-Transistors 68 ist mit der Leitung GEQT verbunden, welche ein vorgespanntes Signal ist und bei einem logischen High-Pegel aktiv ist. Die Leitungen GEQT und GEQC (welche die logischen Komplemente zueinander sind) werden erzeugt durch den Zeitablauf- und Regel- bzw. Steuerschaltkreis 29 als logische High- bzw. Low-Pegelimpusle, welche den Beginn und die Dauer des Vorspannens der Datenleiter DBUS steuern bzw. regeln. Bei dieser Ausführungsform der Erfindung werden die Leitungen GEQT, GEQC durch den Zeitablauf- und Regel- bzw. Steuerschaltkreis 29 erhalten bzw. angesteuert aus dem Impuls auf der Leitung ATD, erzeugt von dem ATD-Schaltkreis 25 in Reaktion auf das Erkennen eines Übergangs bei einem oder mehreren der Adreßanschlüsse A&sub0; bis An, und dieser wird entlang dem Regel- bzw. Steuerbus CBUS übertragen bzw. kommuniziert. Das Erhalten der vorgespannten Signale aus dem Erkennen des Adressenübergangs ermöglicht das Vorspannen der Datenleiter DBUS zu dem geeigneten frühen Abschnitt bzw. Teil des Zyklus, weil ein neuer Speicherzyklus in einem SRAM, wie z.B. Speicher 1, mit dem Empfangen einer neuen Adresse beginnt. Ein solches Vorspannen bei dem Beginn des Zyklus, anders als bei dessen Ende, wird natürlich für SRAMs bevorzugt, weil die Dauer des Zyklus nicht bestimmt bzw. nicht determiniert ist.
  • Der selbstvorspannende Schaltkreis 54C ist ähnlich aufgebaut, wobei die P-Kanal- Transistoren 65p, 67 mit deren Source-/Drain-Wegen bzw. -Pfaden in Serie geschaltet sind zwischen dem Dummy-Datenbusleiter DDBUSk und Vcc, und wobei die N-Kanal- Transistoren 65n, 69 mit deren Source-/Drain-Wegen in Serie geschaltet sind zwischen dem Dummy-Datenbusleiter DDBUSk und Erde. Die Gates der Transistoren 65p, 65n sind mit dem Dummy-Datenbusleiter DDBUSk verbunden und die Gates der Transistoren 67, 69 sind mit den Vorspannungs- bzw. Vorladungsleitungen GEQC, GEQT jeweils verbunden.
  • Beim Betrieb werden die selbstvorspannenden Schaltkreise 54T, 54C nur während des Vorspannungs- und Ausbalanciervorganges freigeschaltet (enabled), wenn die Leitung GEQT high ist und die Leitung GEQC low ist. Wenn freigeschaltet, wird die Spannung bei dem Datenbusleiter DBUSk (für den Fall des selbstvorspannenden Schaltkreises 54T) den Zustand der Transistoren 64p oder 64n bestimmen. Wie oben angemerkt und wie nachfolgend beschrieben werden wird, ist der Datenleiter DBUSk nicht aktiv während dem Vorspannen getrieben bzw. angesteuert. Entsprechend wird der Transistor 64n dazu neigen, härter anzuschalten, wenn Rauschen auf den Datenleiter DBLJSk einkoppelt, was bewirkt, daß dessen Spannung ansteigt, und den Datenleiter DBUSk bis zu einem solchen Zeitpunkt entladen, wenn dessen Spannung den Transistor 64n abschaltet (oder ihn auf einen geringeren Grad anschaltet als der Transistor 64p angeschaltet wird). Der selbstvorspannende Schaltkreis 54C arbeitet auf die gleiche Art in bezug auf den Dummy-Datenleiter DDBUSk. Entsprechend halten die selbstvorspannen den Schaltkreise 54T, 54C die Datenleiter DBUS und die Dummy-Datenleiter DDBUS davon ab, während des Vorspannens bzw. Vorladens zu gleiten bzw. zu driften, insbesondere während langen Vorspannungs- bzw. Vorladungs- und Ausbalanciervorgängen.
  • Das Anschluß- bzw. Abschlußende des Datenleiters DBUSk wird von einem Eingabe- /Ausgabe-Schaltkreis 20 aufgenommen, insbesondere bei den Gates des P-Kanal-Pullup-Transistors 72p und des N-Kanal-Pull-down-Transistors 72n in der Ausgangs- bzw. Ausgabestufe 80. Die Source-/Drain-Wege der Transistoren 72p, 72n sind in Serie zwischen Vcc und Erde geschaltet, mit den Source-/Drain-Pfaden der Transistoren 74, 76. Das Gate des P-Kanal-Transistors 74 ist mit der Leitung GEQT verbunden und das Gate des N-Kanal-Transistors 74 ist mit der Leitung GEQC verbunden und deren Drains sind miteinander verbunden. Das Latch- bzw. Halteelement 78 bestehend aus überkreuzgekoppelten Invertern ist mit dessen Eingang mit den Drains der Transistoren 74, 76 verbunden; der Ausgang des Latches 78, Knoten Qk, wird zu den Ausgabepuffern des Speichers 1 übermittelt bzw. übertragen zur Darstellung an diesem Punkt.
  • Beim Betrieb während des Vorspannens und Ausbalancierens (Leitung GEQT high und Leitung GEQC low) wird der Zustand des Datenleiters DBUS davon getrennt, auf den Knoten Qk einwirken zu können, weil die Transistoren 74, 76 beide abgeschaltet sind. Während des normalen Betriebs bzw. der normalen Arbeitsweise sind die Transistoren 74, 76 an und die Ausgangsstufe 80 arbeitet als ein herkömmlicher CMOS-Inverter. Weil die Transistoren 74, 76 in der Ausgangsstufe 80 während des Vorspannungs- und Ausbalancierzeitraumes abgeschaltet sind, wird die Ausgangsstufe 80 abgeschaltet bzw. gesperrt bezüglich des Ansprechens auf den Zustand des Datenleiters DBUSk. Dies ermöglicht es dem Datenleiter DBUSk, sicher auf eine Spannung vorgeladen bzw. vorgespannt zu werden nahe dem Auslösepunkt (trip point) der Ausgangsstufe 80, ohne zu Schwingungen des Ausgangsschaltkreises zu führen, welche sonst auftreten würden, wenn die Ausgangsstufe 80 während des Vorspannens freigeschaltet (enabled) bleiben würde.
  • Es wird bevorzugt, daß der selbstvorspannende Schaltkreis 54T (und der selbstvorspannende Schaltkreis 54C zur Symmetrie) in einer solchen Art konstruiert bzw. aufgebaut sind, daß deren Vorspannungspunkt nahe dem Auslösepunkt bzw. Ansprechpunkt der Ausgangs- bzw. Ausgabestufe 80 liegt, welche von dem Datenleiter DBUS getrieben bzw. angesteuert wird. Als solche paßt die Push-Pull-Konstruktion des selbstvorspannenden Schaltkreises 54T auf die Konstruktion der Ausgangsstufe 80. Um den Strom zu minimieren, welcher durch die selbstvorspannenden Schaltkreise 54T, 54C gezogen bzw. konsumiert wird, wird es bevorzugt, daß die Größen der Transistoren darin von denjenigen in der Ausgangsstufe 80 skaliert bzw. abgemessen werden. Zum Beispiel sind die Kanalbreiten der Transistoren in den selbstvorspannenden Schaltkreisen 54T, 54C vorzugsweise in der Größenordnung von einem Viertel der Transistoren in der Ausgangsstufe 80; die Kanallängen in den selbstvorspannenden Schaltkreisen 54T, 54C sind vorzugsweise länger, z.B. um einen Faktor von 3, als in der Ausgangsstufe 80. Der Vorspannungs- bzw. Vorladestrom (bias current), welcher von den selbstvorspannenden Schaltkreisen 54T, 54C zur Verfügung gestellt bzw. vorgesehen wird, ist deshalb ziemlich klein, jedoch ist dieser ausreichend, um die Datenleiter DBUS daran zu hindern, zu driften bzw. zu gleiten zu einer Spannung, welche erheblich von deren vorgespanntem Pegel verschieden ist.
  • Es wird daran gedacht, daß die selbstvorspannenden Schaltkreise 54T, 54C auch vorteilhaft sein können, wenn sie bei anderen Datenbusanordnung implementiert bzw. realisiert werden, z.B. bei einem differentiellen Datenbus, wo jedes Bit der Daten durch ein differentielles (oder komplementäres) Signal übertragen bzw. kommuniziert wird, welches auf einem Paar der Datenbusleitungen getragen wird. Die Vorteile des Aufrechterhaltens bzw. Beibehaltens der vorgespannten bzw. vorgeladenen Niveaus bzw. Pegel auf den differentiellen Leitern, wie oben beschrieben, kann demzufolge auch bei diesen Anordnungen erhalten werden.
  • Ein Ausbalancier- bzw. Gleichgewichtstransistor 70 ist mit dessen Source-/Drain-Weg zwischen dem Datenleiter DBUSk und dem Dummy-Datenleiter DDBUSk verbunden und ist mit dessen Gate mit der Leitung GEQT verbunden (der Transistor 70 hat einen N-Kanal). Der Transistor 70 wird deshalb während des Vorspannens (Leitung GEQT high) angeschaltet und wird das Vorspannen des Datenleiters DBUS mittels einer Ladungsteilung bewirken bzw. erzielen, wie nachfolgend beschrieben wird. Alternativ kann ein P-Kanal-Transistor, wobei dessen Gate durch die Leitung GEQC geregelt bzw. gesteuert wird, verwendet werden anstelle von oder parallel zu dem N-Kanal-Ausbalancier-Transistor 70. Zusätzlich kann es in einigen Fällen bevorzugt sein, multiple bzw. mehrere Transistoren 70 für jeden Datenleiter DBUSk und Dummy-Datenleiter DDBUSk vorzusehen, z.B. einen Transistor 70 an jedem Ende davon; natürlich kann in Abhängigkeit von der Größe des Transistors 70 eine einzelne Anordnung bzw. ein einzelnes Anbringen ausreichend sein.
  • Wie in Fig. 5 veranschaulicht, sind die Dummy-Datenleiter DDBUS durch die Abschlüsse 37 abgeschlossen. Die Abschlüsse 37 sehen eine Last bei dem Dummy-Datenleiter DDBUS vor, welche auf diejenige paßt, welche von der Ausgangsstufe 80 auf den Datenleitern DBUS dargestellt wird. In dem Beispiel von Fig. 3 umfaßt der Abschluß 37k einen P-Kanal-Transistor 81p, welcher mit dessen Source und Drain zusammen mit Vcc verbunden ist, und einen N-Kanal-Transistor 81n, welcher mit dessen Source und Drain zusammen mit Erde verbunden ist; die Gates der Transistoren 81p und 81n sind mit dem Dummy-Datenleiter DDBUSk verbunden. Der Abschluß 37k stellt demzufolge die Ersatzkapazität bzw. äquivalente Kapazität (d.h. die Gate-Kapazität eines CMOS- Inverters) bei dem Dummy-Datenleiter DDBUSk dar, welche die Ausgangsstufe 80 bezüglich des Datenleiters DBUSk darstellt bzw. anlegt.
  • Bezugnehmend auf Fig. 4 wird die Arbeitsweise der bevorzugten Ausführungsform der Erfindung jetzt im Detail beschrieben werden. Zu dem Zeitpunkt t&sub0; in diesem Beispiel ist der Datenleiter DBUSk auf einem High-Pegel und der Dummy-Datenleiter DDBLfSk ist auf einem Low-Pegel aufgrund der komplementären Arbeitsweise bzw. des komplementären Betriebs des Tristate-Treibers 15jk als ein Ergebnis bzw. eine Folge davon, daß der Knoten SNTjk bei einem High-Pegel und der Knoten SNCjk bei einem Low- Pegel ist. Ebenso sind zu diesem Zeitpunkt t&sub0; die Vorlade- bzw. Vorspannungsleitungen GEQT und GEQC low bzw. high, weil der Zugriff der ausgewählten Speicherzelle für einige Zeit aktiv ist bzw. war.
  • Der Vorspannungs- bzw. Vorladungs- und Ausbalancier- bzw. ins Gleichgewicht bringende Vorgang beginnt zu einem Zeitpunkt t&sub1;, welcher ein bestimmter Zeitpunkt nach dem Beginnen des nächsten Zyklus ist; wie oben angemerkt, kann ein neuer Zyklus in dem Speicher 1 begonnen werden durch einen Übergang bei einem oder mehreren der Adreßanschlüsse A&sub0; bis An, bei dem Ende eines Schreibvorgangs oder beim Empfangen eines Chipfreigabesignals. In Reaktion auf das Erkennen dieses Übergangs zum Zeitpunkt t&sub1;, wird die Leitung GEQT auf einen High-Pegel ausgesteuert bzw. getrieben und die Leitung GEQC wird nach Low getrieben; ebenso wird zu diesem Zeitpunkt der Leseverstärker 13jk ausgeschaltet mittels der Leitungen SAEQ und SCLK, so daß der Knoten SNCjk zu einem logischen High-Pegel übergeht. Mit beiden Knoten SNTjk und SNCjk auf High tritt der Tristate-Treiber 15jk in einen Zustand mit hoher Impedanz ein.
  • Vor dem Zeitpunkt t&sub1; sind der Datenleiter DBUSk und der Dummy-Datenleiter DDBUSk (weil alle anderen Leseverstärker 13 und Tristate-Treiber 15 in einem Zustand mit hoher Impedanz sind und in diesem Zyklus nicht ausgewählt wurden) bei logischen High- bzw. Low-Pegeln. Wenn die Leitung GEQT auf einen High-Pegel zum Zeitpunkt t&sub1; geht, schaltet der Transistor 70 an und verbindet den Datenleiter DBUSk mit dem Dummy-Datenleiter DDBUSk. Weil der Tristate-Treiber 15jk seinen Zustand mit hoher Impedanz zu diesem Zeitpunkt erreicht und nicht länger aktiv weder den Datenleiter DBUSk noch den Dummy-Datenleiter DDBUSk treibt bzw. ansteuert, beginnt der Transistor 70 das Ladungsteilen zwischen dem Datenleiter DBUSk und dem Dummy- Datenleiter DDBUSk. Der Datenleiter DBUSk und der Dummy-Datenleiter DDBUSk entladen demzufolge und laden jeweils auf ein gemeinsames Potential nahe dem mittleren Pegel zwischen den logischen High- und Low-Pegeln. Das Vorspannen bzw. Vorladen des Datenleiters DBUSk ist dann vollständig.
  • Ebenso wird während dieser Zeit die Ausgangsstufe 80 abgeschaltet bzw. gesperrt bezüglich des Ansprechens auf den vorgespannten bzw. vorgeladenen Zustand des Datenleiters DBUSk, weil die Transistoren 74, 76 darin durch die Leitungen GEQC, GEQT jeweils abgehalten werden.
  • Aus Gründen der Klarheit ist die Dauer des Vorspannens bzw. Vorladens und Ausbalancierens zwischen den Zeitpunkten t&sub1; und t&sub2;, wie in Fig. 4 veranschaulicht, ziemlich kurz. Als solches ist es nicht wahrscheinlich, daß sich die Spannung des Datenleiters DBUSk und des Dummy-Datenleiters DDBUSk erheblich von deren vorgespanntem bzw. vorgeladenem Pegel verschiebt bzw. gleitet, als ein Ergebnis des kapazitiv eingekoppelten Rauschens. Jedoch kann bei dem Speicher 1, wie bei vielen SRAM- und DRAM-Speicherbauelementen, der Zeitraum des Vorspannens bzw. Vorladens und Ausbalancierens bzw. ins Gleichgewicht-bringens ziemlich lang sein, z.B. in der Größenordnung von Mikrosekunden. Bei einem SRAM-Bauelement, wo das Vorspannen und Ausbalancieren durch das Erkennen des Adressenübergangs getriggert bzw. ausgelöst wird, wie z.B. bei dem Speicher 1, kann eine lange Zeitdauer des Vorspannens und Ausbalancierens aus nichtstabilen oder hochfrequenten Adressensignalen resultieren bzw. folgen, welche an den Speicher 1 angelegt werden. Bei getakteten Schaltkreisen, wie z.B. FIFOs, DRAMs, eingebetteten Speichern in Mikroprozessoren, Mikroprozessoren selbst und ähnlichem, wird eine niedrige Frequenz oder ein langes Arbeitszyklus- Taktsignal eine lange Zeitdauer zum Vorspannen und Ausbalancieren verursachen.
  • Die selbstvorspannenden Schaltkreise 54T, 54C hindern die Datenleiter DBUS und die Dummy-Datenleiter DDBUS daran, weit von deren vorgespannter Spannung abzudriften, selbst während langen Vorspannungs- und Ausbalancierperioden bzw. -Zeitdauern. Wie oben unter Bezugnahme auf Fig. 3 angemerkt, wird der Transistor 64n (und der Transistor 65n, weil der Transistor 70 angeschaltet ist) härter anschalten, wenn der Datenleiter DBUSk ein Rauschen empfängt bzw. aufnimmt, welches bewirkt, daß dieser nach oben driftet, was den Datenleiter DBUSk (und den Dummy-Datenleiter DDBUSk) nach Erde entlädt; die Transistoren 64p, 65p arbeiten ähnlich, wenn der Datenleiter DBUSk und der Dummy-Datenleiter DDBUSk nach Low driften. Als Ergebnis wird der vorgespannte bzw. vorgeladene Pegel der Datenbusleiter DBUS in dem Datenbus 22 des Speichers 1 aufrechterhalten bzw. beibehalten und wird nahe bei dem Auslösepunkt (trip point) der Ausgangsstufe 80 beibehalten, bei der bevorzugten Ausführungsform der Erfindung, selbst über lange Vorspannungs- und Ausbalancierperioden bzw. -zeitdauern.
  • Wieder bezugnehmend auf Fig. 4 beginnt der nächste Lesezugriffsvorgang zum Zeitpunkt t&sub2;, wobei die Leitungen GEQT, GEQC zurück nach Low bzw. High kehren. Zur Klarheit der Erläuterung wird angenommen, daß der nächste Zugriff auch von dem Feldblock 10j aus stattfindet; die Arbeitsweise des Datenleiters DBUSk wird ähnlich sein, auch wenn ein anderer bzw. verschiedener Feldblock 10 ausgewählt würde. Mit dem Ende des Vorspannens zum Zeitpunkt t&sub2; wird der Leseverstärker 13jkwieder freigeschaltet. Bei diesem Beispiel ist der nächste Datenzustand, welcher dargestellt bzw. angelegt wird, eine "0" und entsprechend wird der Knoten SNTjk nach Low getrieben bzw. ausgesteuert durch den Leseverstärker 13jk zu dem Ende der Vorspannungs- und Ausbalancierperiode. Die selbstvorspannenden Schaltkreise 54T, 54C werden durch die Leitungen GEQT, GEQC gesperrt (disabled), welche nach Low bzw. High zurückkehren, und deshalb beginnt der Datentreiber 15jk damit, den Datenleiter DBUSk nach Low von dem vorgespannten Pegel zu treiben bzw. auszusteuern (und beginnt auch mit dem Treiben bzw. Aussteuern des Dummy-Datenleiters DDBUSk nach High).
  • Ebenso wird zu diesem Zeitpunkt bei dem Zurückkehren der Leitungen GEQT, GEQC nach Low bzw. High die Ausgangsstufe 80 wieder freigeschaltet, um den Datenzustand auf dem Datenleiter DBUSk zu empfangen bzw. aufzunehmen. Weil die Konstruktion der Ausgangsstufe 80 und des Selbstvorspannungs-Schaltkreises 54T ähnlich ist, außer bezüglich des Bemessens des Transistors bzw. der Transistoren, ist die vorgespannte Spannung, bei welcher der Datenleiter DBUSk gehalten wird, ziemlich nahe bei der Auslösespannung der Ausgangsstufe 80. Entsprechend kann der Eingabe-/Ausgabe- Schaltkreis 20 sehr schnell auf das Entladen (in diesem Fall) des Datenleiters DBUSk von dessen Mittelpegelspannung reagieren, in diesem Fall unmittelbar nach dem Zeitpunkt t&sub2;. Dies bewirkt Einsparungen bei der Zugriffszeit des Speichers 1 verglichen zu der in früheren Anordnungen, wo die Datenleiter in den Datenbussen in dem schlechtesten Fall von Schiene-zu-Schiene (rail-to-rail) geschaltet werden müssen. Fig. 4 veranschaulicht das Schiene-zu-Schiene-Entladen des Datenleiters DBUSk' in einer solchen früheren Anordnung. Es wird angenommen, daß der neue Zugriff zu der gleichen Zeit beginnt (d.h. Zeitpunkt t&sub2;), der vorherige Datenleiter DBUSk' erreicht nicht den Auslösepunkt der Ausgangsstufe 80 bis einiges nach dem Zeitpunkt t&sub2; aufgrund der R-C-Last, welche dadurch an dessen Treiber anliegt. Die Zugriffszeit-Einsparungen, welche durch die vorliegende Erimdung zur Verfügung gestellt werden, sind in Fig. 4 durch Δt veranschaulicht, welche bei modernen Hochgeschwindigkeits- SRAMs in der Größenordnung von 1,5 bis 2,0 ns sein kann und demzufolge in der Größenordnung von 10% der gesamten Zugriffszeit des Speichers 1.
  • Während der aktiven Periode bzw. Zeitdauer zwischen den Zeitpunkten t&sub2; und t&sub3; wird der Dummy-Datenleiter DDBUSk durch den Tristate-Treiber 15jk zu dem entgegengesetzten Datenzustand (in diesem Falle eine "1") getrieben von demjenigen des Datenleiters DBUSk. Der Abschluß 37k fügt eine Last zu dem Dummy-Datenleiter DDBUSk hinzu, ähnlich zu derjenigen der Ausgangsstufe 80 und als solches paßt das Schalten des Dumrny-Datenleiters DDBUSk auf eine komplementäre Art zu dem Schalten des Datenleiters DBUSk. Als Ergebnis ist der Zustand des Dummy-Datenleiters DDBUSk komplementär zu demjenigen des Datenleiters DBUSk zu allen Zeiten während der aktiven Periode, selbst während der Übergangsschaltzeit. Das Vorsehen der passenden Last durch den Abschluß 37k ermöglicht demzufolge, daß der nächste Vorlade- bzw. Vorspannungsvorgang zu jeder Zeit beginnen kann, wie es in Schaltkreisen, wie einem SRAM-Speicher 1, auftreten kann, was sicherstellt, daß das Ladungsteilen den Datenleiter DBUSk bei der geeigneten Mittelpegelspannung vorspannen bzw. vorladen wird.
  • Der entgegengesetzte Übergang des Datenleiters DBUSk ist in Fig. 4 veranschaulicht, beginnend mit dem Vorspannen und Ausbalancieren zu dem Zeitpunkt t&sub3; in diesem Fall, weil die Leitungen GEQT, GEQC nach High bzw. Low getrieben werden, wird der Knoten SNTjk nach High gezogen, um den Tristate-Treiber 15jk in dessen Impedanzzustand zu versetzen, der Transistor 70 wird angeschaltet, um den Datenleiter DBUSk und den Dummy-Datenleiter DDBUSk auszubalancieren, welche demzufolge vorgespannt bzw. vorgeladen werden, mittels einer Ladungsteilung, auf eine Mittelpegelspannung. Die selbstvorspannenden Schaltkreise 54T, 54C arbeiten wie vorher, um diesen vorgespannten Pegel auf dem Datenleiter DDBUSk aufrechtzuerhalten bzw. beizubehalten. Beginnend mit dem Zeitpunkt t&sub4; beginnt der nächste Zugriff, wobei die Leitungen GEQT, GEQC nach Low bzw. High zurückkehren, zu welchem Zeitpunkt der neue High-Pegel-Datenzustand an dem Knoten SNCjk dargestellt wird, welcher nach Low durch den Leseverstärker 13jk getrieben wird.
  • Die vorliegende Erfindung schafft demzufolge den erheblichen Vorteil von verbesserten Zugriffszeiten durch Verringern der Zeit, welche benötigt wird, um die internen Datenbusse mit einer hohen Kapazität zu schalten. Der sofortige bzw. momentane dynamische Strom, welcher von dem Speicher 1 gezogen bzw. verbraucht wird, wird ebenfalls verringert, weil die schaltende bzw. Schaltspannung der Datenleiter bei dem internen Datenbus um ungefähr die Hälfte verringert wird. Diese Vorteile werden mittels einer Ladungsteilung erzielt, was demzufolge nicht das Erzeugen durch einen Vorspannungs- Spannungstreiber und den Schaltkreis, notwendig zum Anlegen der erzeugten Vorspannungsspannung, erfordert; zusätzlich sind selbstvorspannende Schaltkreise vorgesehen, um das Gleiten bzw. Driften (float) des Datenbusses zu nicht gewünschten Spannungen zu verhindern, insbesondere bei langen Vorspannungs- und Ausbalancierperioden, weil ein solches Driften bzw. Gleiten die Zugriffszeit in dem nächsten Zyklus verlangsamen könnte. Des weiteren wird das Vorspannen bzw. Vorladen des Datenbusses durch einen Tristate-Datentreiber ermöglicht, welcher in den Hoch-Impedanzmodus übergeht durch die Arbeitsweise des Leseverstärkers, ohne daß ein zusätzliches Zeitablauf- und Regel- bzw. Steuersignal daran angelegt werden muß.
  • Während die Erfindung hierin in bezug auf deren bevorzugte Ausführungsform beschrieben wurde, wird natürlich festgestellt, daß Abwandlungen davon und Alternativen zu dieser Ausführungsform, wobei diese Abwandlungen und Alternativen die Vorteile und Vorzüge dieser Erfindung erzielen, für Fachleute offensichtlich werden unter Bezugnahme auf diese Beschreibung und deren Zeichnungen.

Claims (17)

1. Integrierter Schaltkreis mit:
einem funktionellen Schaltkreis;
einem Datenbus (22) mit ersten (DBUSk) und zweiten (DDBUSk) Datenleitungen zum Kommunizieren bzw. Übertragen einer differentiellen Spannung darauf, wobei die differentielle Spannung sich aus einer ersten Spannung auf dem ersten Datenleiter und einer zweiten Spannung auf dem zweiten Datenleiter zusammensetzt;
ersten und zweiten Datentreibern bzw. Ansteuervorrichtungen (15jk), wobei jede einen Eingang (SNC~k, SNTjk) aufweist, welcher mit dem Funktionsschaltkreis gekoppelt ist, um Informationen davon zu erhalten, und einen Ausgang (GDCjk, GDTjk) aufweist, zum Ansteuern bzw. Treiben der ersten und zweiten Datenleiter zu einer differentiellen Spannung, welche der Information entspricht;
eine Vorrichtung zum Erzeugen eines Regel- bzw. Steuersignals (GEQT, GEQC) bei dem Beginn einer Speicheroperation bzw. eines Speichervorganges;
einem Schaltkreis zum Festsetzen und Aufrechterhalten der ersten und zweiten Datenleiter bei einer Spannung zwischen der ersten und der zweiten Spannung, mit:
einem Transistor (70) mit einer Leiterbahn bzw. einem Leitungsweg, welcher zwischen den ersten und zweiten Datenleitern geschaltet bzw. verbunden ist, und einen Regel- bzw. Steueranschluß zum Empfangen bzw. Aufnehmen des Regel- bzw. Steuersignals (GEQT, GEQC) umfaßt, zum Verbinden der ersten und zweiten Datenleiter miteinander, wenn diese bei der differentiellen Spannung sind, in Reaktion auf das Regel- bzw. Steuersignal (GEQT, GEQC); und
erste und zweite selbstvorspannende (self-biasing) Schaltkreise (54T, 54C), welche mit den ersten und zweiten Datenleitern jeweils gekoppelt sind, wobei jeder mit ersten und zweiten Vorspannungsspannungen (bias voltage) vorgespannt (bias) wird, wobei jeder zusammen mit dem Transistor (70) betrieben werden kann, um dessen zugeordneten bzw. zugehörigen Datenleiter bei einer Spannung festzusetzen und beizubehalten, welche zwischen den ersten und zweiten Spannungen ist, wobei jeder selbstvorspannende Schaltkreis umfaßt:
einen Pull-up-Transistor (64p, 65p) mit einer Leiterbahn, welche zwischen dessen zugehörigem Datenleiter und dessen erster Vorspannungsspannung gekoppelt ist, und einen Regel- bzw. Steueranschluß aufweist, welcher mit dessen zugehörigem Datenleiter verbunden ist, wobei der Pull-up-Transistor (64p, 65p) von einem Leitfähigkeitstyp ist, so daß dieser leitfähig ist in Reaktion darauf, wenn dessen zugehöriger bzw. zugeordneter Datenleiter bei einer Spannung nahe der zweiten Vorspannungsspannung ist; und
einen Pull-down-Transistor (64n, 65n) mit einer Leiterbahn bzw. einem Leitungsweg, welcher zwischen dessen zugehörigem Datenleiter und der zweiten Vorspannungsspannung gekoppelt ist, und einen Regel- bzw. Steueranschluß aufweist, welcher mit dessen zugehörigem Datenleiter verbunden ist, wobei der Pull-down- Transistor (64n, 65n) von einem Leitfähigkeitstyp ist, so daß dieser leitfähig ist in Reaktion darauf, wenn dessen zugehöriger Datenleiter bei einer Spannung nahe der ersten Vorspannungsspannung ist.
2. Schaltkreis nach Anspruch 1, wobei der Funktionsschaltkreis umfaßt:
ein Feld bzw. Array von Speicherzellen (10);
Adreßanschlüsse (A&sub0;, A&sub1;, ... An);
eine Vorrichtung zum Auswählen einer Speicherzelle in Reaktion auf bzw. in Abhängigkeit von einem Adressensignal, welches bei den Adreßanschlüssen empfangen bzw. aufgenommen wurde;
und
einem Leseverstärker (13jk) zum Lesen des Datenzustands der ausgewählten Speicherzelle.
3. Schaltkreis nach Anspruch 2, wobei eine Regel- bzw. Steuersignalerzeugungsvorrichtung umfaßt:
einen Adressenübergangs-Erkennungs- bzw. -Detektierschaltkreis (25, 29), welcher mit den Adreßanschlüssen (A&sub0;, A&sub1;, ... An) gekoppelt bzw. verbunden ist zum Erkennen bzw. Detektieren der logischen Pegel- bzw. Niveau-Übergänge daran und zum Darstellen eines Regel- bzw. Steuersignals (GEQT, GEQC) in Reaktion auf bzw. in Abhängigkeit von einem der logischen Pegelübergänge.
4. Schaltkreis nach Anspruch 1, wobei der Datenbus (22) eine Vielzahl von Paaren von ersten und zweiten Datenleitern aufweist;
wobei der Schaltkreis eine Vielzahl von ersten und zweiten Datentreibern bzw. Ansteuervorrichtungen (15) aufweist, wobei jeder einen Eingang hat, welcher mit dem Funktionsschaltkreis gekoppelt ist zum Empfangen von Informationen davon und jeder erste und zweite Ausgänge (GDCjk, GDTjk) aufweist zum Ansteuern bzw. Treiben eines zugeordneten bzw. entsprechenden Paares der ersten und zweiten Datenleiter mit einem differentiellen Signal entsprechend der Information.
5. Schaltkreis nach Anspruch 1, weiter aufweisend:
einen parallelen Datentreiber (15j/k), welcher einen Eingang aufweist, welcher mit dem Funktionsschaltkreis gekoppelt ist zum Empfangen bzw. Aufnehmen von Informationen davon, und welcher erste und zweite Ausgänge (SNGj/k, SNTj/k) hat zum Ansteuern bzw. Treiben der ersten und zweiten Datenleiter mit einem differentiellen Signal, welches der Information entspricht;
wobei der Datentreiber (15jk) und der parallele Datentreiber (15j/k) geregelt bzw. gesteuert werden durch den Funktionsschaltkreis, so daß nicht gleichzeitig die ersten und zweiten Datenleiter mit einem differentiellen Signal getrieben bzw. angesteuert werden.
6. Schaltkreis nach Anspruch 1, wobei jeder der selbstvorspannenden Schaltkreise weiter umfaßt:
einen ersten seriellen Transistor (66, 67) mit einem Leitungsweg bzw. Leitungspfad, welcher seriell mit dem Leitungsweg des Pull-up-Transistors (64p, 65p) gekoppelt ist zwischen dem Datenleiter, welcher dem selbstvorspannenden Schaltkreis (54T, 54C) zugeordnet ist bzw. entspricht, und der ersten Vorspannungsspannung; und
einem zweiten seriellen Transistor (68, 69) mit einem Leitungsweg, welcher seriell mit dem Leitungsweg des Pull-down-Transistors (64n, 65n) gekoppelt ist zwischen dem Datenleiter, welcher dem selbstvorspannenden Schaltkreis (54T, 54C) und der zweiten Vorspannungsspannung entspricht,
wobei die ersten und zweiten seriellen Transistoren (66, 67) jeweils einen Regel- bzw. Steueranschluß aufweisen, welcher mit der Regel- bzw. Steuersignalerzeugungsvorrichtung in einer solchen Art gekoppelt sind, daß die ersten und zweiten seriellen Transistoren leitfähig sind in Reaktion auf bzw. in Abhängigkeit von dem Regel- bzw. Steuersignal (GEQT, GEQC) und nichtleitfähig sind bei dem Fehlen des Regel- bzw. Steuersignals.
7. Schaltkreis nach Anspruch 1, weiter aufweisend eine Ausgangsstufe (20), welche mit dem ersten Datenleiter gekoppelt ist, mit:
einem Ausgangs- bzw. Ausgabe-Pull-up-Transistor (72p) mit einem Leitungsweg, welcher zwischen dem Ausgangsknoten und der ersten Vorspannungsspannung gekoppelt ist, und einen Regel- bzw. Steueranschluß aufweist, welcher mit dem ersten Datenleiter in einer solchen Art gekoppelt ist, daß der Ausgangs- bzw. Ausgabe-Pullup-Transistor (72p) leitfähig ist in Reaktion auf bzw. in Abhängigkeit von dem ersten Datenleiter, welcher bei einer Spannung nahe der zweiten Vorspannungsspannung ist; und
einem Ausgangs- bzw. Ausgabe-Pull-down-Transistor (72n) mit einem Leitungsweg, welcher zwischen dem Ausgangsknoten und der zweiten Vorspannungsspannung gekoppelt ist, und einen Regel- bzw. Steueranschluß aufweist, welcher mit dem ersten Datenleiter in einer solchen Art gekoppelt ist, daß der Ausgangs- bzw. Ausgabe-Pulldown-Transistor (72n) leitfähig ist in Reaktion auf bzw. in Abhängigkeit von dem ersten Datenleiter, welcher bei einer Spannung nahe der ersten Vorspannungsspannung ist.
8. Schaltkreis nach Anspruch 7, wobei die Ausgangsstufe 20 weiter aufweist:
einen ersten seriellen Transistor (74) mit einem Leitungsweg, welcher seriell mit dem Leitungsweg des Ausgangs-Pull-up-Transistors (72p) gekoppelt ist zwischen dem Ausgangsknoten und der ersten Vorspannungsspannung; und
einen zweiten seriellen Transistor (76) mit einem Leitungsweg, welcher in Serie gekoppelt ist mit dem Leitungsweg des Ausgangs-Pull-down-Transistors (72n) zwischen dem Ausgangsknoten und der zweiten Vorspannungsspannung;
wobei die ersten und zweiten seriellen Transistoren (74, 76) jeweils einen Regel- bzw. Steueranschluß aufweisen, welcher mit der Regel- bzw. Steuersignal-Erzeugungsvorrichtung auf eine solche Art gekoppelt ist, daß die ersten und zweiten seriellen Transistoren nicht leitfähig sind in Reaktion auf bzw. in Abhängigkeit von dem Regel- bzw. Steuersignal (GEQT, GEQC) und leitfähig sind bei dem Fehlen des Regel- bzw. Steuersignals.
9. Schaltkreis nach Anspruch 8, wobei der erste selbstvorspannende Schaltlaeis (54T) weiter umfaßt:
einen ersten seriellen Transistor (66) mit einem Leitungsweg, welcher seriell mit dem Leitungsweg des Pull-up-Transistors (64p) gekoppelt ist zwischen dem ersten Datenleiter und der ersten Vorspannungsspannung; und
einen zweiten seriellen Transistor (68) mit einem Leitungsweg, welcher in Serie gekoppelt ist mit dem Leitungsweg des Pull-down-Transistors (64n) zwischen dem ersten Datenleiter und der zweiten Vorspannungsspannung;
wobei die ersten und zweiten seriellen Transistoren (66, 68) des ersten Vorspannungsschaltkreises jeweils einen Regel- bzw. Steueranschluß aufweisen, welche mit der Regel- bzw. Steuersignal-Erzeugungsvorrichtung auf eine solche Art gekoppelt sind, daß die ersten und zweiten seriellen Transistoren des ersten Vorspannungsschaltkreises leitfähig sind in Reaktion auf bzw. in Abhängigkeit von dem Regel- bzw. Steuersignal (GEQT, GEQC) und nicht leitfähig sind bei dem Fehlen des Regel- bzw. Steuersignals.
10. Schaltkreis nach Anspruch 7, weiter aufweisend:
einen Abschluß (37k), welcher mit dem zweiten Datenleiter gekoppelt ist, wobei der Abschluß eine Last bei dem zweiten Datenleiter darstellt, welcher im wesentlichen ähnlich zu der Last ist, welche durch die Ausgangsstufe bei dem ersten Datenleiter angelegt bzw. dargestellt wird.
11. Verfahren zum Betreiben eines integrierten Schaltkreises, wobei der integrierte Schaltkreis einen Funktionsschaltkreis umfaßt, welcher mit einem Datenbus (22) gekoppelt ist, welcher erste und zweite differentielle Datenleiter darin aufweist, auf welchem der Funktionsschaltkreis eine differentielle Spannung darstellt, welche von einem Arbeitsvorgang durch den Funktionsschaltkreis resultieren bzw. stammen, wobei eines der Paare der Datenleiter mit einer Ausgangsstufe (20) verbunden ist, mit:
Ansteuern der differentiellen Datenleiter mit einer differentiellen Spannung entsprechend dem Ergebnis des Arbeitsvorgangs des Funktionsschaltkreises, wobei der erste Datenleiter zu einer ersten Spannung getrieben bzw. ausgesteuert wird und der zweite Leiter zu einer zweiten Spannung getrieben bzw. ausgesteuert wird;
nach dem Aussteuer- bzw. Treiberschritt werden die Datenleiter von dem Funktionsschaltkreis getrennt;
nach dem Trennungsschritt werden die ersten und zweiten Datenleiter mit einer Spannung zwischen der ersten und der zweiten Spannung eingestellt bzw. festgesetzt und beibehalten durch:
Verbinden des Paars der Datenleitungen bzw. Datenleiter bei der differentiellen Spannung miteinander;
in Reaktion darauf, daß der erste Datenleiter eine Spannung nahe einer ersten Vorspannungsspannung aufweist, wird ein Transistor angeschaltet, welcher zwischen dem ersten Datenleiter und einer zweiten Vorspannungsspannung verbunden ist; und
in Reaktion darauf, daß der erste Datenleiter eine Spannung nahe der zweiten Vorspannungsspannung aufweist, wird ein Transistor angeschaltet, welcher zwischen dem ersten Datenleiter und der ersten Vorspannungsspannung verbunden ist.
12. Verfahren nach Anspruch 11, wobei der erste der Datenleiter mit der Ausgangsstufe (20) gekoppelt ist; und weiter aufweist:
nach dem Ansteuer- bzw. Treibschritt wird die Ausgangsstufe (20) ausgeschaltet, so daß diese nicht länger auf den ersten Datenleiter anspricht; und
nach dem Trennungsschritt, Anschalten der Ausgangsstufe (20) in Rektion auf bzw. in Abhängigkeit von einem anderen Vorgang durch den funktionellen bzw. Funktionsschaltkreis.
13. Verfahren nach Anspruch 11, weiter aufweisend:
nach dem Trennungsschritt in Reaktion auf bzw. in Abhängigkeit von einem anderen Vorgang durch den Funktionsschaltkreis, Trennen des Paares der Datenleitungen bzw. -leiter voneinander, so daß ein anderes differentielles Signal darauf dargestellt werden kann.
14. Verfahren nach Anspruch 13, wobei der integrierte Schaltkreis einen Speicher (10) aufweist mit einer Vielzahl von Speicherzellen, jede zum Speichern eines Datenzustandes;
und weiter aufweist:
Auswählen einer (10jk) aus der Vielzahl von Speicherzellen in dem Feld;
Lesen des gespeicherten Datenzustandes in der ausgewählten Speicherzelle; und
Ansteuern bzw. Treiben des Paares der Datenleiter mit einem differentiellen Signal entsprechend dem gelesenen gespeicherten Datenzustand.
15. Verfahren nach Anspruch 14, wobei die Vielzahl der Speicherzellen in einer Vielzahl von Feld- bzw. Arrayblöcken (10j) angeordnet sind;
wobei jeder der Feldblöcke einem aus einer Vielzahl von Datentreibern zugeordnet ist bzw. entspricht, welcher mit dem Paar der Datenleiter gekoppelt ist;
und weiter aufweist:
Auswählen eines der Feldblöcke (10) in Reaktion auf bzw. in Abhängigkeit von einem Adressenwert (A&sub0;, A&sub1;, ... An); und
Nichtauswählen der Datentreiber, welche mit dem Paar der Datenleiter gekoppelt sind, welche nicht ausgewählten Feldblöcken entsprechen bzw. diesen zugeordnet sind.
16. Verfahren nach Anspruch 13, wobei der Funktionsschaltkreis einen Speicher aufweist, mit:
einer Vielzahl von Speicherzellen; und
einer Vorrichtung zum Auswählen einer aus der Vielzahl der Speicherzellen in Abhängigkeit von bzw. in Reaktion auf ein Adressensignal (A&sub0;, A&sub1;, ... An), welches bei einer Vielzahl der Adreßanschlüsse erhalten bzw. empfangen wurde;
wobei das Verfahren weiter aufweist:
Erkennen bzw. Detektieren des Beginns eines Zugriffs auf eine (10jk) aus der Vielzahl der Speicherzellen;
wobei der Verbindungsschritt in Reaktion auf bzw. in Abhängigkeit von dem Erkennungs- bzw. Detektierschritt durchgeführt wird.
17. Verfahren nach Anspruch 11, weiter aufweisend:
nach dem Trennungsschritt in Reaktion auf den zweiten Datenleiter, welcher eine Spannung nahe bei der ersten Vorspannungsspannung aufweist, Anschalten eines Transistors, welcher zwischen dem zweiten Datenleiter und der zweiten Vorspannungsspannung verbunden ist; und
in Reaktion auf den zweiten Datenleiter mit einer Spannung nahe bei der zweiten Vorspannungsspannung, Anschalten eines Transistors, welcher zwischen dem zweiten Datenleiter und der ersten Vorspannungsspannung verbunden ist.
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