KR100218369B1

KR100218369B1 - 버스로드용 래치회로

Info

Publication number: KR100218369B1
Application number: KR1019970014943A
Authority: KR
Inventors: 윤종우
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1997-04-22
Filing date: 1997-04-22
Publication date: 1999-09-01
Also published as: KR19980077708A

Abstract

본 발명은 버스(BUS)신호 전달속도를 향상시킴으로써 디에스피 동작주파수를 향상시키고자 한 버스로드용 래치회로에 관한 것으로, 종래에는 램에서 산술연산부 또는 타이머로 데이터 전송시 버스(BUS)에 직렬로 연결된 두개의 엔모스트랜지스터에 의해 문턱전압만큼 감소된 전달신호전압이 전송되므로 디에스피의 처리속도가 늦어지는 문제점이 있었다. 따라서, 본 발명의 목적은 램의 데이터를 버스(BUS), 래치부를 거쳐 산술연산부 또는 타이머로 전송하는 래치회로에 있어서, 상기 래치부는 클럭에 따라 상기 버스(BUS)에 실린 데이터를 읽어 들이는 엔모스트랜지스터와, 상기 엔모스트랜지스터의 출력데이터를 래치하는 래치와, 상기 래치의 출력단에 접속되어 새로운 전송패스를 형성하는 신호전달부로 구성하여 래치에서의 속도를 증가시켜 디에스피의 동작속도를 향상시키도록 한 버스로드용 래치회로를 제공함에 있다.

Description

버스로드용 래치회로

본 발명은 버스로드용 래치회로에 관한 것으로, 특히 버스(BUS)신호 전달속도를 향상시킴으로써 디에스피(Digital Signal Processing) 동작주파수를 향상시키고자 한 버스로드용 래치회로에 관한 것이다.

종래 버스로드용 래치회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 1은 종래 버스로드용 래치 회로도로서, 이에 도시된 바와같이 디에스피 내부의 동작에 필요한 데이터를 일시 저장하기 위한 램(100)과, 각 부분과의 공동신호 전달통로로서 주로 16비트의 데이터라인으로 구성된 버스(BUS)와, 상기 램(100)과 버스(BUS) 사이에서 게이트에 인가되는 클럭(CLKa)에 의해 램(100)에서 버스(BUS)로의 데이터 흐름을 조절하는 엔모스트랜지스터(N11)와, 상기 버스(BUS)에 실린 데이터를 일시적으로 저장했다가 산술연산부(110)에서 요구시 출력하는 제1 래치부(130)와, 상기 버스(BUS)에 실린 데이터를 타이머(120)에서 요구할 때 출력하는 제2 래치부(140)로 구성된다.

상기 제1 래치부(130)는 게이트로 인가되는 클럭(CLKb)에 의해 버스(BUS)로부터 데이터를 수신하는 엔모스트랜지스터(N12)와, 상기 엔모스트랜지스터(N12)의 데이터를 저장하는 래치(131)로 구성되고, 제2 래치부(231)는 동일하게 엔모스트랜지스터(N13)와 래치(141)로 구성되었다.

이와같이 구성된 종래 장치의 동작은 다음과 같다.

디에스피 내부에 있는 버스(BUS)에 연결되어 데이터를 전달하는 래치회로에 대하여 살펴보면, 먼저 램(100)에서 산술연산부(110)로 데이터를 전달하고자 할 경우, 고전위 클럭(CLKa),(CLKb)이 인가된다.

이에 따라 엔모스트랜지스터(N11)가 턴-온되므로 램(100)의 데이터가 상기 엔모스트랜지스터(N11)를 거쳐 버스(BUS)에 실리게 된다.

이때, 제1 래치부(130)의 엔모스트랜지스터(N12)도 턴-온되어 상기 버스(BUS)에 실린 데이터를 래치(131)로 전송하여 래치하도록 한다.

이와같이 데이터를 래치하다 산술연산부(110)에서 데이터를 원할 경우 출력한다.

그리고, 램(100)으로부터 타이머(120)로 데이터를 전달하고자 할 경우에도, 마찬가지로 제2 래치부(140)의 엔모스트랜지스터(N13)의 게이트로 고전위로 클럭(CLKc)이 입력되어 턴-온된다.

따라서, 상기 버스(BUS)에 실린 데이터를 엔모스트랜지스터(N13)가 래치(141)로 전송하여 래치하도록 하고, 상기 래치(141)는 타이머(120)에서 데이터를 요구하면 출력한다.

그러나, 이상에서 설명한 종래의 버스로드용 래치회로는 램에서 산술연산부 또는 타이머로 데이터 전송시 버스(BUS)에 직렬로 연결된 두개의 엔모스트랜지스터에 의해 문턱전압만큼 감소된 전달신호전압이 전송되므로 디에스피이 처리속도가 늦어지는 문제점이 있었다. 그러나, 전달신호전압이 저전위인 경우에는 이러한 단점이 없다.

본 발명의 목적은 병렬연결된 엔모스트랜지스터를 래치의 출력단에 접속하여 래치에서의 속도를 증가시켜 디에스피의 동작속도를 향상시키도록 한 버스로드용 래치회로를 제공함에 있다.

도 1은 종래의 버스로드용 래치회로도.

도 2는 본 발명의 버스로드용 래치회로도.

* 도면의 주요부분에 대한 부호의 설명

200 : 램 210 : 산술연산부

220 : 타이머 230 : 제1 래치부

240 : 제2 래치부 231,241 : 래치

232,242 : 신호전달부

상기 본 발명의 목적을 달성하기 위한 버스로드용 래치회로는 디에스피 내부의 동작에 필요한 데이터를 일시 저장하기 위한 램과, 각 부분과의 공동신호 전달통로로서 주로 16비트의 데이터 라인으로 구성된 버스(BUS)와, 상기 램과 버스(BUS) 사이에서 게이트에 클럭이 인가되어 데이터의 흐름을 조절하는 엔모스트랜지스터와, 상기 버스(BUS)의 데이터를 입력받아 유지하여 다음 클럭신호에 출력하는 제1 래치부와, 상기 버스(BUS)의 데이터를 입력받아 유지하여 다음 클럭신호에 출력하는 제2 래치부와, 상기 제1,2 래치부로부터 출력된 신호를 반전하는 제1,2인버터와, 상기 제1,2 인버터로부터 출력된 신호를 각기 입력받는 산술연산부 및 타이머로 구성하는 것을 특징으로 한다.

이하, 본 발명의 작용 및 효과에 관하여 일 실시예를 들어 설명한다.

도 2는 본 발명의 일 실시예시도로서, 이에 도시된 바와같이 디에스피 내부의 동작에 필요한 데이터를 일시 저장하기 위한 램(200)과, 각 부분과의 공동신호 전달통로로서 주로 16비트의 데이터 라인으로 구성된 버스(BUS)와, 상기 램(200)과 버스(BUS) 사이에서 게이트에 인가되는 클럭(CLKa)에 따라 데이터의 흐름을 조절하는 엔모스트랜지스터(N21)와, 상기 버스(BUS)의 데이터를 입력받아 래치하다가 다음 클럭신호에 출력하는 제1 래치부(230)와, 상기 버스(BUS)의 데이터를 입력받아 래치하다가 다음 클럭신호에 출력하는 제2 래치부(240)와, 상기 제1,2 래치부(230),(240)로부터 출력되는 신호를 반전하여 산술연산부(210)와 타이머(220)로 각각 출력하는 인버터(IN25),(IN26)로 구성한다.

상기 제1 래치부(230)는 클럭(CLKb)에 따라 버스(BUS)에 실린 데이터를 읽어들이는 엔모스트랜지스터(N22)의 출력데이터를 래치하는 래치(231)와, 상기 래치(231)의 출력단에 직렬로 접속되어 새로운 신호전달 패스(PATH)를 형성하는 신호전달부(232)로 구성한다.

그리고, 제2 래치부(240)는 상기 제1 래치부(230)와 동일하게 구성된다.

이와같이 구성한 본 발명의 일실시예의 동작은 다음과 같다.

먼저, 램(200)에서 산술연산부(210)로 데이터를 전달하고자 할 경우, 고전위의 클럭(CLKa),(CLKb)이 각각 입력된다.

이에 따라 엔모스트랜지스터(N21)가 턴-온되므로 램(200)의 데이터가 상기 엔모스트랜지스터(N21)를 거쳐 버스(BUS)에 실리게 된다.

이때, 제1 래치부(230)의 엔모스트랜지스터(N22)도 턴-온되어 상기 버스(BUS)에 실린 데이터를 래치(231)로 전송하여 래치하도록 한다.

이와같이 데이터를 래치하다 산술연산부(210)에서 데이터를 원할 경우 인버터(IN25)에서 반전하여 출력한다.

이때, 신호전달부(232)의 엔모스트랜지스터(N24)도 클럭(CLKb)에 의해 턴-온되고, 버스(BUS)에 실린 데이터가 고전위일 경우 엔모스트랜지스터(N25)도 턴-온된다.

따라서, 래치(231)의 데이터는 신호전달부(232)를 거쳐 신호를 전달하므로, 보다 향상된 속도특성을 갖는다.

그리고, 램(200)으로부터 타이머(220)로 데이터를 전달하고자 할 경우에도, 고전위의 클럭(CLKa),(CLKc)이 각각 입력된다.

이때, 제2 래치부(240)의 엔모스트랜지스터(N23)도 턴-온되어 상기 버스(BUS)에 실린 데이터를 래치(241)로 전송하여 래치하도록 한다.

이와같이 데이터를 래치하다 타이머(220)에서 데이터를 원할 경우 인버터(IN26)에서 반전하여 출력한다.

이때, 신호전달부(242)의 엔모스트랜지스터(N26)도 클럭(CLKc)에 의해 턴-온되고, 버스(BUS)에 실린 데이터가 고전위일 경우 엔모스트랜지스터(N27)도 턴-온된다.

따라서, 래치(241)의 데이터는 신호전달부(242)를 거쳐 신호를 전달하므로, 보다 향상된 속도특성을 갖는다.

반면에 버스(BUS)의 데이터가 저전위인 경우에는 엔모스트랜지스터(N25),(N26)가 저전위가 되어 신호 전달패스가 종래기술과 차이가 없기 때문에 전달속도는 차이가 나지 않는다.

이상에서 상세히 설명한 바와 같이 본 발명은 래치부에 전송 패스(PATH)를 2개 갖도록 구성하여 향상된 신호전달특성을 갖도록 함으로써 디에스피의 동작속도를 향상시키는 효과가 있다.

Claims

램의 데이터를 버스(BUS), 래치부를 거쳐 산술연산부 또는 타이머로 전송하는 래치회로에 있어서, 상기 래치부는 클럭에 따라 상기 버스(BUS)에 실린 데이터를 읽어 들이는 엔모스트랜지스터와, 상기 엔모스트랜지스터의 출력데이터를 래치하는 래치와, 상기 래치의 출력단에 직렬연결하여 새로운 전송패스를 형성하는 신호전달부로 구성함을 특징으로 하는 버스로드용 래치회로.
제 1항에 있어서, 신호전달부는 클럭과 버스(BUS)에 실린 데이터에 의해 동작하는 두 개의 엔모스트랜지스터가 직렬 연결되어 구성함을 특징으로 하는 버스로드용 래치회로.