KR940005687B1 - 메모리셀의 감지증폭기 - Google Patents

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Abstract

내용 없음.

Description

메모리셀의 감지증폭기
제 1 도는 종래의 PCM 감지증폭기의 회로도.
제 2 도는 본 발명에 의한 감지증폭기의 회로도.
제 3 도는 제 2 도의 각 부분의 신호파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제 1 단 감지증폭기 2 : 제 2 단 감지증폭기
10 : PCM 센스증폭부 20, 30 : 신호전달부
40 : 피드백부 50 : 드라이빙부
P1 내지 P8, P11 내지 P14, P20, P21 : p채널 MOSFET
N1 내지 N12, N20 내지 N30 : n채널 MOSFET
본 발명은 메모리의 셀(Cell)에 쓰여진 데이타를 읽을때 사용되는 감지증폭기(Sense Amplifier)에 관한 것으로, 특히 궤환(feedback)을 이용한 감지증폭기에 관한 것이다.
제 1 도는 종래의 PCM 감지증폭기(Paired Current Mirror Sense Amplifier)의 회로도로서 도면에서 1은 제 1 단 감지증폭기이고, 2는 제 2 단 감지증폭기를 각각 나타낸다.
종래의 감지증폭기는 제 1 도에 도시한 바와 같이 구성되어, 비트선/비트바선(bit/bitB)에 입력된 인가되면 비트선(bit)에 연결된 n채널 MOSFET(N1, N4)보다 비트바선(bitB)에 연결된 n채널 MOSFET(N2, N5)가 상대적으로 낮은 게이트 전압을 갖게되고 이때 감지증폭기의 인에이블 신호(SAE1)의 "하이(High)"상태로의 천이에 의해 상기 인에이블 신호(SAE1)가 게이트 입력되는 n채널 MOSFET(N3, N6)가 온(ON) 상태가 되면 제 1 단 감지증폭기(1)가 동작하게 된다. 그런데, n채널 MOSFET(N1)가 n채널 MOSFET(N2)에 비해 상대적으로 온 상태이므로 p채널 MOSFET(P1, P2)의 게이트에 "로우(Low)"상태가 전달되고 p채널 MOSFET(P1, P2)가 온되어 p채널 MOSFET(P2)의 드레인인 제 1 단 감지증폭기(1)의 출력단(S)은 "하이"상태가 된다.
또한 n채널 MOSFET(N5)가 n채널 MOSFET(N4)에 비해 상대적으로 오프 상태이므로 p채널 MOSFET(P3, P4)의 게이트에 "로우" 상태가 전달되지 못하고 n채널 MOSFET(N4)에 의해 제 1 단 감지증폭부(1)의 반전출력단(SB)이 "로우" 상태가 된다.
상기 제 1 단 감지증폭부(1)의 출력(S, SB)이 상기 제 1 단이 감지증폭부(1)와동일하게 구성된 제 2 단 감지증폭부(2)로 인가되어 출력(S)이 게이트 입력으로 인가되는 n채널 MOSFET(N8, N10)가 온상태가 되고 상기 n채널 MOSFET(N10)의 드레인인 점(B)가 "로우" 상태가 되므로 p채널 MOSFET(P7, P8)가 온되어 데이타 출력선(D)에 "하이"상태가 전달되고, 상기 제 1 단 감지증폭부(1)의 반전출력(SB)이 게이트 입력으로 인가되는 n채널 MOSFET(N7, N11)는 상대적으로 n채널 MOSFET(N8, N10)에 비해 오프(OFF) 상태가 되므로 상기 n채널 MOSFET(N7)의 드레인인 점(A)가 적당한 "로우" 상태가 되지 못하게 되므로 p채널 MOSFET(P5, P6)가 오프상태가 되어 n채널 MOSFET(N8)에 의해 반전 데이타 출력선(DB)에 "로우" 상태가 전달된다.
그런데 상기 종래의 감지증폭기는 안전된 출력을 얻을 수 있지만 제1 및 제 2 감지증폭기(1, 2)에서 전류의 소비가 크고 낮은 전원에서는 이득(Gain)이 낮고 약 0.4 내지 1.4ns 정도의 지연시간이 발생하는 문제점이 있었다.
상기 문제점을 개선하기 위해 안출된 본 발명은 감지증폭기의 턴온(turn on) 정도와 전류를 조절하고 궤환시켜 더욱 큰 전압차를 발생시켜 전력의 소모 및 지연시간을 감소시키는 감지증폭기를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 메모리 셀에 쓰여진 데이타를 감지하기 위한 감지증폭기에 있어서, 상기 메모리의 셀에 저장된 데이타가 전달되는 비트선/비트바선에 연결되고 제 1 인에이블 신호가 입력되는 PCM(Paired Current Mirror) 센스 증폭수단, 상기 PCM 센스 증폭수단에 연결되어 상기 PCM 센스 증폭수단으로 부터 출력되는 신호를 입력으로 하는 제1 및 제 2 신호 전달수단, 상기 제1 및 제 2 신호전달수단에 연결되어 상기 PCM 센스증폭 수단으로 부터 출력되는 신호를 피드백시켜 증폭시키는 피드백 수단, 및 상기 제1 및 제 2 신호전달수단과 피드백수단에 연결되고 제 2 인에이블 신호가 입력되어 상기 제 2 인에이블 신호에 따라 동작되는 드라이빙 수단으로 구성된다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제 2 도는 본 발명에 의한 감지증폭기의 회로도이고, 제 3 도는 제 2 도의 각 부분의 신호파형도로, 10은 PCM 센스증폭부, 20, 30은 신호전달부, 40은 피드백부, 50은 드라이빙부, P11 내지 P14, P20, P21은 p채널 MOSFET, N20 내지 N30 은 n채널 MOSFET를 각각 나타낸다.
본 발명에 의한 감지증폭기는 제 2 도에 도시한 바와같이 PCM(Paired Current Mirror) 센스증폭부(10), 신호전달부(20, 30) 피드백부(40) 및 드라이빙부(50)로 구성된다.
상기 PCM 센스증폭부(10)는 전원(Vdd)에 소오스가 연결되고, 드레인에 게이트가 연결된 p채널 MOSFET(P11), 상기 p채널 MOSFET(P11)의 드레인에 게이트가 연결되고 전원(Vdd)에 소오스가 연결된 p채널 MOSFET(P12), 상기 p채널 MOSFET(P11)의 드레인에 드레인이 연결되고 셀 데이터가 전달되는 비트선(bit)에 게이트가 연결된 n채널 MOSFET(N25), 상기 p채널 MOSFET(P12)의 드레인에 드레인이 연결되고 셀 데이타가 전달되는 비트바선(bitB)에 게이트가 연결되고 상기 n채널 MOSFET(N25)의 소오스에 소오스가 연결된 n채널 MOSFET(N26), 상기 n채널 MOSFET(N26)의 소오스에 드레인이 연결되고 감지증폭비의 인에이블신호(SAE1)를 게이트 입력으로 하고 소오스는 접지된 n채널 MOSFET(N27), 전원(Vdd)에 소오스가 연결되고 드레인에 게이트가 연결된 p채널 MOSFET(P14), 전원(Vdd)에 소오스가 연결되고 상기 p채널 MOSFET(P14)의 드레인에 게이트가 연결된 p채널 MOSFET(P13), 상기 p채널 MOSFET(P13)의 드레인에 드레인이 연결되고 상기 비트선(bit)에 게dl트가 연결된 n채널 MOSFET(N28), 상기 p채널 MOSFET(P14)의 드레인에 드레인이 연결되고 상기 비트바선(bitB)에 게이트가 연결되고 상기 n채널 MOSFET(N28)의 소오스에 소오스가 연결된 n채널 MOSFET(N29), 및 상기 n채널 MOSFET(N29)의 소오스에 드레인이 연결되고 상기 인에이블 신호(SAE1)를 게이트 입력으로 하고 소오스는 접지된 n채널 MOSFET(N30)로 구성된다.
상기 신호전달부(20, 30)는 상기 p채널 MOSFET(P12, P13)의 드레인인 PCM 증폭부의 출력단(S, SB)에 게이트가 각각 연결되고 전원(Vdd)에 소오스가 연결된 2개의 p채널 MOSFET(P20, P21), 및 상기 2개의 p채널 MOSFET(P20, P21)의 소오스에 드레인이 연결되고 상기 PCM 증폭부의 출력단(S, SB)에 게이트가 각각 연결되고 소오스가 서로 연결된 2개의 n채널 MOSFET(N20, N23)로 구성된다.
상기 피드백부(40)는 서로 커플링되어, 즉 상기 p채널 MOSFET(P20)의 드레인에 드레인이 연결되고 상기 n채널 MOSFET(N20)의 소오스에 소오스가 연결되고 상기 p채널 MOSFET(P21)의 드레인에 게이트가 연결된 n채널 MOSFET(N21), 및 상기 p채널 MOSFET(P20)의 드레인에 게이트가 연결되고 상기 p채널 MOSFET(P21)의 드레인에 드레인이 연결되고 상기 n채널 MOSFET(N21)의 소오스에 소오스가 연결된 n채널 MOSFET(N22)로 구성된다.
상기 드라이빙부(50)는 상기 n채널 MOSFET(N22)의 소오스에 드레인이 연결되고 상기 감지 증폭기의 인에이블(SAE1)가 약간 지연된 인에이블 신호(SAE2)를게이트 입력으로 하고 소오스는 접지된 n채널 MOSFET(N24)로 구성된다.
상기와 같이 구성된 감지증폭기의 동작을 제 3 도를 참조하여 설명하면 다음과 같다.
비트선/비트바선(bit/bitB)에 제 3 도에 도시한 바와 같은 입력이 인가되며 n채널 MOSFET(N25, N28)보다 n채널 MOSFET(N26, N29)가 상대적으로 낮은 게이트 전압을 가지게 되고 이때 인에이블 신호(SAE1)가 "하이" 상태가 되면 n채널 MOSFET(N27, N30)가 온 상태가 되는데, n채널 MOSFET(N25)가 n채널 MOSFET(N26)에 비해 상대적으로 온상태이므로 p채널 MOSFET(P11, P12)의 게이트에 로우상태가 전달되어 p채널 MOSFET(P11, P12)는 온되어 상기 PCM 증폭부(10)의 출력(S)이 하이 상태가 된다.
또한 n채널 MOSFET(N28)가 n채널 MOSFET(N29)에 비해 상대적으로 온상태이므로 p채널 MOSFET(P13, P14)의 게이트에 적당한 로우 상태가 전달되지 못하고 온된 n채널 MOSFET(N28)에 의해 상기 PCM 증폭부(10)의 반전 출력(SB)의 값이 로우상태가 된다.
상기 PCM 센스증폭부(10)의 출력(S, SB)이 신호전달부(20, 30)에 인가되는데 p채널 MOSFET(P20)와 n채널 MOSFET(N20)의 게이트에는 상기 하이 상태의 출력(S)이 인가되어 p채널 MOSFET(P20)에는 전류가 적게 흐르게 되고 상대적으로 n채널 MOSFET(N20)는 전류가 많이 흐르게 되어 반전 데이타 출력선(DB)에는 "로우" 상태가 전달된다.
또한 상기 PCM 센스증폭부(10)의 반전출력(SB)이 p채널 MOSFET(P21)와 n채널 MOSFET(N23)의 게이트에 인가되어 상기 p채널 MOSFET(P21)와 n채널 MOSFET(N23)의 게이트는 로우상태가 되어 상기 p채널 MOSFET(P21)에는 전류가 많이 흐르게 되고 상대적으로 n채널 MOSFET(N23)에는 전류가 적게 흐르게 되어 데이타 출력선(D)에는 하이 상태가 전달된다.
그런데 상기 데이타 출력(D/DB)은 다시 상기 피드백부(40)로 인가되어 n채널 MOSFET(N21)를 온시켜 반전 데이타 출력선(DB)을 더욱 "로우" 상태가 되도록 만들고 n채널 MOSFET(N22)를 오프시켜 데이타 출력선(D)을 더욱 "하이" 상태가 되도록 만든다.
또한 상기 드라이빙부(50)의 n채널 MOSFET(N24)는 제 3 도에 도시한 감지증폭기의 인에이블 신호(SAE2)에 의해 온되어 상기 신호 전달부(20, 30)와 피드백부(40)가 동작되도록 한다.
상기와 같이 구성되어 동작하는 본 발명은 일반적인 PCM 감지증폭기에 비해 0.1 내지 0.5ns 정도의 지연시간이 감소하고 3 내지 17%정도의 이득이 발생하고 소모전류가 13. 3내지 31% 정도 감소하는 적용효과가 있다.

Claims (5)

  1. 메모리 셀에 쓰여진 데이타를 감지하기 위한 감지증폭기에 있어서 ; 상기 메모리 셀에 저장된 데이타가 전달되는 비트선/비트바선(bit/bitB)에 연결되고 제 1 인에이블 신호(SAE1)가 입력되는 PCM(Paired Current Mirror) 센스 증폭수단(10), 상기 PCM 센스증폭수단(10)에 연결되어 상기 PCM 센스증폭수단(10)으로 부터 출력되는 신호(S, SB)를 입력으로 하는 제1 및 제 2 신호 전달 수단(20, 30), 상기 제1 및 제 2 신호전달수단(20, 30)에 연결되어 사이 PCM 센스증폭 수단(10)으로 부터 출력되는 신호(S, SB)를 피드백 시켜 증폭시키는 피드백 수단(40), 및 상기 제1 및 제 2 신호전달수단(20, 30)과 피드백수단(40)에 연결되고 제 2 인에이블 신호(SAE2)가 입력되어 상기 제 2 인에이블 신호(SAE2)에 따라 동작되는 드라이빙수단(50)으로 구성되는 것을 특징으로 하는 감지 증폭기.
  2. 제 1 항에 있어서, 상기 PCM 센스 증폭수단(10)는 전원에 소오스가 연결되고 드레인으로 상기 신호(S)를 출력하는 제1 p채널 MOSFET(P12), 전원에 소오스가 연결되고 상기 제1 p채널 MOSFET(P12)의 게이트에 드레인과 게이트가 연결된 제2 p채널 MOSFET(P11), 상기 제2 p채널 MOSFET(P11)의 드레인에 드레인이 연결되고 상기 비트선(bit)에 게이트가 연결된 제1 n채널 MOSFET(N25), 상기 제1 p채널 MOSFET(P12)의 드레인에 드레인이 연결되고 상기 비트바선(bitB)에 게이트가 연결되고 상기 제1 n채널 MOSFET(N25)의 소오스에 소오스가 연결된 제2 n채널 MOSFET(N26), 상기 제2 n채널 MOSFET(N26)의 소오스에 드레인이 연결되고 상기 제 1 인에이블 신호(SAE1)를 게이트 입력으로 하고 소오스는 접지된 제3 n채널 MOSFET(N27), 전원에 소오스가 연결되고 드레인으로 상기 신호(SB)를 출력하는 제3 p채널 MOSFET(P13), 전원에 소오스가 연결되고 상기 제3 p채널 MOSFET(P13)의 게이트에 드레인과 게이트가 연결된 제4 p채널 MOSFET(P14), 상기 제3 p채널 MOSFET(P13)의 드레인에 드레인이 연결되고 상기 비트선(bit)에 게이트가 연결된 제4 n채널 MOSFET(N28), 상기 제4 p채널 MOSFET(P14)의 드레인에 드레인이 연결되고 상기 비트바선(bitB)에 게이트가 연결되고 상기 제4 n채널 MOSFET(N28)의 소오스에 소오스가 연결된 제5 n채널 MOSFET(N29), 및 상기 제5 n채널 MOSFET(N29)의 소오스에 드레인이 연결되고 상기 제 1 인에이블 신호(SAE1)를 게이트 입력으로 하고 소오스는 접지된 제6 n채널 MOSFET(N30)로 구성되는 것을 특징으로 하는 감지증폭기.
  3. 제 1 항에 있어서, 상기 제1 및 제 2 신호전달수단(20, 30)은 전원(Vdd)에 소오스가 연결되고 상기 PCM 센스증폭수단(10)의 출력신호(S 또는 SB)를 게이트 입력으로 하고 상기 피드백 수단(40)에 드레인이 연결된 p채널 MOSFET(P20, P21) 및 상기 p채널 MOSFET(P20, P21)의 드레인에 드레인이 연결되고 상기 PCM 센스 증폭수단(10)의 출력 신호(S 또는 SB)를 게이트 입력으로 하고 상기 드라이빙 수단(50)에 소오스가 연결된 p채널 MOSFET(N20, N23)으로 구성되는 것을 특징으로 하는 감지증폭기.
  4. 제 1 항에 있어서, 상기 피드백 수단(40)은 커플링 구조로 구성된 n채널 MOSFET(N21, N22)로 구성되는 것을 특징으로 하는 감지증폭기.
  5. 제 1 항에 있어서, 상기 드라이빙수단(50)은 상기 제1 및 제 2 신호전달수단(20, 30)과 피드백 수단(40)에 드레인이 연결되고 상기 제 2 인에이블 신호(SAE2)를 게이트 입력으로 하는 n채널 MOSFET(N24)로 구성되는 것을 특징으로 하는 감지증폭기.
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