JPS6220195A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS6220195A JPS6220195A JP60159873A JP15987385A JPS6220195A JP S6220195 A JPS6220195 A JP S6220195A JP 60159873 A JP60159873 A JP 60159873A JP 15987385 A JP15987385 A JP 15987385A JP S6220195 A JPS6220195 A JP S6220195A
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- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メモリ回路であって、最初のクロックで充電して引き上
げた後、次のクロックで強制的に引き下げて両データバ
ス線を高速に同一レベルにすることにより、データの高
速の読み出しを可能とする。
げた後、次のクロックで強制的に引き下げて両データバ
ス線を高速に同一レベルにすることにより、データの高
速の読み出しを可能とする。
本発明は、メモリ回路、特に大容量スタティックメモリ
のデータ読み出しの高速化を可濠にするメモリ回路に関
する。
のデータ読み出しの高速化を可濠にするメモリ回路に関
する。
：ｊＳ５図は、従来例に係るスタティックメモリのセル
からデータを読み出す方式を説明するための波形図であ
る。従来例においてもアドレス変化に同期してアドレス
クロックを発生させ、このアドレスクロックを用いるこ
とにより、データの高速読み出しのための工夫が行われ
ている。第５図を参照しながらこれを説明する。
からデータを読み出す方式を説明するための波形図であ
る。従来例においてもアドレス変化に同期してアドレス
クロックを発生させ、このアドレスクロックを用いるこ
とにより、データの高速読み出しのための工夫が行われ
ている。第５図を参照しながらこれを説明する。
まず任意のアドレスが変化すると、この変化に同期して
アドレスクロック（ｃｐ）を発生させる。そしてこのア
ドレスクロックを用いて対となっているデータバス線（
Ｄ Ｂ 、 ＦＴ）を互いに短絡させつつ、高電圧レベ
ルに充電させる。このようにデータバス線間の電圧差を
理想的にはゼロにしておけば、セルからデータを読み出
したときデータバス線はセルのデータ状態に起因する電
圧差を容易にセンスアンプに伝達することができるので
、読み出しの高速化を図ることができる。
アドレスクロック（ｃｐ）を発生させる。そしてこのア
ドレスクロックを用いて対となっているデータバス線（
Ｄ Ｂ 、 ＦＴ）を互いに短絡させつつ、高電圧レベ
ルに充電させる。このようにデータバス線間の電圧差を
理想的にはゼロにしておけば、セルからデータを読み出
したときデータバス線はセルのデータ状態に起因する電
圧差を容易にセンスアンプに伝達することができるので
、読み出しの高速化を図ることができる。
しかしながら、従来例に係る方式によればデータバス線
を高電圧レベルに充電してデータバス線間の電圧を等し
くするためには長時間を要し、短かいパルス幅のアドレ
スクロックでは充分でなかった。これは、同一レベルに
するためにもっばら両データバス線を充電のみによって
いたからである。勿論、パルス幅を広げれば充分な充電
が可能であるが、その充電期間中はデータを読み出した
としても、データの電荷と充電中の電荷とが打ち消しあ
ってデータの電圧差はセンスアンプまで伝達しないから
、結局パルスが切れた後にしか読み出すことができない
、従って従来方式では高速の読み出しを充分に達成する
ことができなかった。
を高電圧レベルに充電してデータバス線間の電圧を等し
くするためには長時間を要し、短かいパルス幅のアドレ
スクロックでは充分でなかった。これは、同一レベルに
するためにもっばら両データバス線を充電のみによって
いたからである。勿論、パルス幅を広げれば充分な充電
が可能であるが、その充電期間中はデータを読み出した
としても、データの電荷と充電中の電荷とが打ち消しあ
ってデータの電圧差はセンスアンプまで伝達しないから
、結局パルスが切れた後にしか読み出すことができない
、従って従来方式では高速の読み出しを充分に達成する
ことができなかった。
本発明は係る従来例の問題点に鑑みて創作されたもので
あり、第１のアドレスクロックと第１のアドレスクロッ
クの終了直後にこれに同期して発生する第２のアドレス
クロックを利用して、両データバス線を引き下げること
によりデータの高速読み出しを可能とするメモリ回路の
提供を目的とする。
あり、第１のアドレスクロックと第１のアドレスクロッ
クの終了直後にこれに同期して発生する第２のアドレス
クロックを利用して、両データバス線を引き下げること
によりデータの高速読み出しを可能とするメモリ回路の
提供を目的とする。
本発明に係るメモリ回路の構成は、任意のアドレス信号
の変化に同期して第１のアドレスクロックを発生させる
回路と、前記第１のアドレスクロックの終了に同期して
ｉ２のアドレスクロックを発生させる回路と、前記第１
のアドレスクロックが入力している期間、対となってい
るデータバス線（ＤＢ 、ＤＢ）同士を短絡する回路と
、前記第１のアドレスクロックが入力している期間、前
記データバス線（ＤＢ、ＤＢ）のそれぞれを高レベルに
充電する回路と、前記第２のアドレスクロックが入力し
ている期間、前記データバス線（ＤＢ、ＤＢ）を短絡す
る回路と、前記第２のアドレスクロックが入力している
期間、前記データバスｍ （Ｄ Ｂ 、 ’Ｆｉｒ）の
それぞれを低レベルに放電する回路とを具備しているこ
とを特徴としている。
の変化に同期して第１のアドレスクロックを発生させる
回路と、前記第１のアドレスクロックの終了に同期して
ｉ２のアドレスクロックを発生させる回路と、前記第１
のアドレスクロックが入力している期間、対となってい
るデータバス線（ＤＢ 、ＤＢ）同士を短絡する回路と
、前記第１のアドレスクロックが入力している期間、前
記データバス線（ＤＢ、ＤＢ）のそれぞれを高レベルに
充電する回路と、前記第２のアドレスクロックが入力し
ている期間、前記データバス線（ＤＢ、ＤＢ）を短絡す
る回路と、前記第２のアドレスクロックが入力している
期間、前記データバスｍ （Ｄ Ｂ 、 ’Ｆｉｒ）の
それぞれを低レベルに放電する回路とを具備しているこ
とを特徴としている。
すなわち、本発明では両データバス線を最初のクロック
で強制的に充電し引き上げた後、次のクロックで今度は
強制的に引き下げるようにすることで、高速に両データ
バス線を同一レベルにすることができるのである。
で強制的に充電し引き上げた後、次のクロックで今度は
強制的に引き下げるようにすることで、高速に両データ
バス線を同一レベルにすることができるのである。
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るメモリ回路のデータバ
ス回路の回路図である。
。第１図は本発明の実施例に係るメモリ回路のデータバ
ス回路の回路図である。
図においてＱＢＩ 、ＱＢ２ 、ＱＢ７ 、ＱＢ８はビ
ット線負荷用ＮチャンネルＭＯＳ）ランジスタであり、
１はセルで負荷抵抗ａｔ と１２ 、駆動用Ｎチャン
ネルＭＯＳトランジスタＱＢ５゜ＱＢ６および読み出し
／古き込み用ＮチャンネルＭＯ３）ランジスタＱＢ３．
ＱＢ４とにより構成されている。 Ｘｏ −Ｘｎ−＋
はワード線、ＹＯ〜Ｙ０−１はビット線選択用線であり
、ＱＢ９〜ＱＢ １２はビット線選択用トランジスタで
ある。
ット線負荷用ＮチャンネルＭＯＳ）ランジスタであり、
１はセルで負荷抵抗ａｔ と１２ 、駆動用Ｎチャン
ネルＭＯＳトランジスタＱＢ５゜ＱＢ６および読み出し
／古き込み用ＮチャンネルＭＯ３）ランジスタＱＢ３．
ＱＢ４とにより構成されている。 Ｘｏ −Ｘｎ−＋
はワード線、ＹＯ〜Ｙ０−１はビット線選択用線であり
、ＱＢ９〜ＱＢ １２はビット線選択用トランジスタで
ある。
また８、９はデータバス線（ＤＢ）、（ＤＢ）である。
２は後述する第１のアドレスクロックが入力している間
、データバス線（ＤＢ）９を高レベルに充電する回路で
あり、第１のアドレスクロックによりオンするＰチャン
ネルＭＯＳトランジスタＱＢ１５（ＰチャンネルＭＯ５
Ｉ−ランジスタは図において白丸印を付してＮチャンネ
ルＭＯＳトランジスタと区別している。）と常時オンし
ているＮチャンネルＭＯＳ）ランジスタＱＢ１６とによ
りなっている。３はデータバス線（ＤＢ）８を高レベル
に充電する回路であり、第１アドレスクロツクによりオ
ンするＰチャンネルＭＯＳトランジスタＱＢ１９と常時
オンしているＮチャンネルＭＯＳ）ランジスタＱＢ２０
とによりなっている。また鴫は第１のアドレスクロック
が入力している間、対をなすデータバス線８．９を短絡
する回路で、ＰチャンネルＭＯＳトランジスタＱＢ１７
よりなっている。
、データバス線（ＤＢ）９を高レベルに充電する回路で
あり、第１のアドレスクロックによりオンするＰチャン
ネルＭＯＳトランジスタＱＢ１５（ＰチャンネルＭＯ５
Ｉ−ランジスタは図において白丸印を付してＮチャンネ
ルＭＯＳトランジスタと区別している。）と常時オンし
ているＮチャンネルＭＯＳ）ランジスタＱＢ１６とによ
りなっている。３はデータバス線（ＤＢ）８を高レベル
に充電する回路であり、第１アドレスクロツクによりオ
ンするＰチャンネルＭＯＳトランジスタＱＢ１９と常時
オンしているＮチャンネルＭＯＳ）ランジスタＱＢ２０
とによりなっている。また鴫は第１のアドレスクロック
が入力している間、対をなすデータバス線８．９を短絡
する回路で、ＰチャンネルＭＯＳトランジスタＱＢ１７
よりなっている。
６は第１のアドレスクロックＣＰＩの終了に同期して発
生する第２のアドレスクロックＣＰ２の反転クロックＣ
Ｐ２が入力している間、データバス線（ＤＢ）９を低レ
ベル側に放電する回路で、ＮチャンネルＭＯＳ）ランジ
スタＱＢ２１よりなり、また７は同様に第２のアドレス
クロックの反転クロックＣＰ２が入力している間、デー
タバス線（ＤＢ）８を低レベル側に放電する回路で、Ｎ
チャンネルＭＯＳ）ランジスタＱＢ２２よりなっている
。また５は第２アドレスクロツクＣＰ２が入力している
間、対をなすデータバス線８．９を短絡する回路で、Ｐ
チャンネルＭＯＳトランジスタＱＢ１８よりなっている
。
生する第２のアドレスクロックＣＰ２の反転クロックＣ
Ｐ２が入力している間、データバス線（ＤＢ）９を低レ
ベル側に放電する回路で、ＮチャンネルＭＯＳ）ランジ
スタＱＢ２１よりなり、また７は同様に第２のアドレス
クロックの反転クロックＣＰ２が入力している間、デー
タバス線（ＤＢ）８を低レベル側に放電する回路で、Ｎ
チャンネルＭＯＳ）ランジスタＱＢ２２よりなっている
。また５は第２アドレスクロツクＣＰ２が入力している
間、対をなすデータバス線８．９を短絡する回路で、Ｐ
チャンネルＭＯＳトランジスタＱＢ１８よりなっている
。
次に第１図の本発明の実施例回路のセルからデータを読
み出す動作について第２図の波形図を参照しながら説明
する。いま説明の便宜と、セルから新しいデータが読み
出される前のデータバス線（ＤＢ）８の状態を高レベル
、データバス線（ＤＢ）９の状態を低レベルとする。
み出す動作について第２図の波形図を参照しながら説明
する。いま説明の便宜と、セルから新しいデータが読み
出される前のデータバス線（ＤＢ）８の状態を高レベル
、データバス線（ＤＢ）９の状態を低レベルとする。
かかる状態においてアドレス信号が変化すると、後述す
る第１のアドレスクロック発生回路は任意のアドレス信
号の変化を検出して第１のアドレスクロックＣＰｌを発
生させる。これにより充電回路２のＰチャンネルＭＯＳ
トランジスタＱＢ１５および充電回路３のＮチャンネル
ＭＯＳトランジスタＱＢ ｌ ９がオンしてデータバス
線８，９を高レベルに充電する。このときデータバス線
８は既に高レベルであるからその状態を維持するが、デ
ータバス線９は低レベルから高レベルに向って充電され
る。また同時に第１のアドレスクロックＣＰＩにより短
絡回路４のＰチャンネルＭＯＳ）ランジスタがオンして
データバス線８と９を短絡し、データバス線９の高レベ
ル化を補助する。しかし第１のアドレスクロックＣＰＩ
のパルス幅を短かくしているのでデータバス線９は充分
には立ち上っていない。
る第１のアドレスクロック発生回路は任意のアドレス信
号の変化を検出して第１のアドレスクロックＣＰｌを発
生させる。これにより充電回路２のＰチャンネルＭＯＳ
トランジスタＱＢ１５および充電回路３のＮチャンネル
ＭＯＳトランジスタＱＢ ｌ ９がオンしてデータバス
線８，９を高レベルに充電する。このときデータバス線
８は既に高レベルであるからその状態を維持するが、デ
ータバス線９は低レベルから高レベルに向って充電され
る。また同時に第１のアドレスクロックＣＰＩにより短
絡回路４のＰチャンネルＭＯＳ）ランジスタがオンして
データバス線８と９を短絡し、データバス線９の高レベ
ル化を補助する。しかし第１のアドレスクロックＣＰＩ
のパルス幅を短かくしているのでデータバス線９は充分
には立ち上っていない。
次に第１のアドレスクロックＣＰＩが終了すると、Ｐチ
ャンネルＭＯＳ）ランジスタＱＢ１５゜ＱＢ１９がオフ
し、従って充電回路２．３もオフしてデータバス線８．
９間を遮断する。
ャンネルＭＯＳ）ランジスタＱＢ１５゜ＱＢ１９がオフ
し、従って充電回路２．３もオフしてデータバス線８．
９間を遮断する。
また後述する第２のアドレスクロ７り回路は第１のアド
レスクロックＣＰＩの終了に同期して第２のアドレスク
ロックＣＰ２およびその反転クロックＣＰ２を発生させ
る。これによりＮチャンネルＭＯＳ）ランジスタＱＢ２
１．ＱＢ２２およびＰチャンネルＭＯＳ）ランジスタＱ
Ｂ １８がオンし、データバス線８，９は短絡状態で急
速に低レベル側に下がり、第２のアドレスクロックが終
了するときにはデータバス線８．９は同電圧レベルにな
っている。
レスクロックＣＰＩの終了に同期して第２のアドレスク
ロックＣＰ２およびその反転クロックＣＰ２を発生させ
る。これによりＮチャンネルＭＯＳ）ランジスタＱＢ２
１．ＱＢ２２およびＰチャンネルＭＯＳ）ランジスタＱ
Ｂ １８がオンし、データバス線８，９は短絡状態で急
速に低レベル側に下がり、第２のアドレスクロックが終
了するときにはデータバス線８．９は同電圧レベルにな
っている。
ところで第２のアドレスクロックが終了する時点では既
にデコーダ出力は確定しており、従って不図示のセンス
アンプはセルから読み出されたデータ状態を直ちに検出
することができる。このように従来例に係る回路によれ
ば、例えば少なくともアドレスクロックの幅を２０ ｎ
５ｅｃ以上必要としていたのに対し、実施例回路によれ
ば第１のアドレスクロックの幅と第２のアドレスクロッ
ク幅を合計しても１０ｎｓｅｃ程度であるから、データ
読み出しの大幅な高速化が可能となる。
にデコーダ出力は確定しており、従って不図示のセンス
アンプはセルから読み出されたデータ状態を直ちに検出
することができる。このように従来例に係る回路によれ
ば、例えば少なくともアドレスクロックの幅を２０ ｎ
５ｅｃ以上必要としていたのに対し、実施例回路によれ
ば第１のアドレスクロックの幅と第２のアドレスクロッ
ク幅を合計しても１０ｎｓｅｃ程度であるから、データ
読み出しの大幅な高速化が可能となる。
次に本発明の実施例に係る第１のアドレスクロック発生
回路および第２のアドレスクロック発生回路について説
明する。第３図はアドレス遷移検出回路、第１のアドレ
スクロック発生回路および第２のアドレスクロック発生
回路の回路図であり、第１図と同様に白丸印を付してい
るトランジスタはＰチャンネルＭＯＳ）ランジスタを表
わしており、無印のトランジスタはＮチャンネルＭＯＳ
トランジスタを表わしている。
回路および第２のアドレスクロック発生回路について説
明する。第３図はアドレス遷移検出回路、第１のアドレ
スクロック発生回路および第２のアドレスクロック発生
回路の回路図であり、第１図と同様に白丸印を付してい
るトランジスタはＰチャンネルＭＯＳ）ランジスタを表
わしており、無印のトランジスタはＮチャンネルＭＯＳ
トランジスタを表わしている。
図において１０はアドレス遷移検出回路。
１１は第１のアドレスクロック発生回路、１２は第２の
アドレスクロック発生回路である。
アドレスクロック発生回路である。
次に第４図の波形図を参照しながら第３図の回路の動作
について説明する。第４図のＮ１〜Ｎ５は各ノードを示
しており、ＣＰｌは第１のアドレスクロック、ＣＦ２は
第２のアドレスクロック、ＣＦ２は第２のアドレスクロ
ックの反転クロックを示している。
について説明する。第４図のＮ１〜Ｎ５は各ノードを示
しており、ＣＰｌは第１のアドレスクロック、ＣＦ２は
第２のアドレスクロック、ＣＦ２は第２のアドレスクロ
ックの反転クロックを示している。
まずアドレス信号Ａｏが低レベルから高レベルに変化し
たとする。インバータ回路（ＰチャンネルＭＯＳトラン
ジスタＱＡ３とＮチャンネルＭＯＳ）テンジスタＱＡ４
よりなる。）の出力Ｎ１はＭＯ３抵抗（ＰチャンネルＭ
ｏｓトランジスタＱＡＩとＮチャンネルＭＯＳトランジ
スタＱＡ２よりなる。）によって遅延するので、一定詐
間の後、高レベルから低レベルに変化する。ところでＮ
チャンネルＭＯＳトランジスタＱＡ５のゲートにはアド
レス信号ＡＯが直接入力している５、従ってＮチャンネ
ルＭＯＳ）ランジスタＱＡ５はこの遅延時間をパルス幅
とするパルスを出力する。
たとする。インバータ回路（ＰチャンネルＭＯＳトラン
ジスタＱＡ３とＮチャンネルＭＯＳ）テンジスタＱＡ４
よりなる。）の出力Ｎ１はＭＯ３抵抗（ＰチャンネルＭ
ｏｓトランジスタＱＡＩとＮチャンネルＭＯＳトランジ
スタＱＡ２よりなる。）によって遅延するので、一定詐
間の後、高レベルから低レベルに変化する。ところでＮ
チャンネルＭＯＳトランジスタＱＡ５のゲートにはアド
レス信号ＡＯが直接入力している５、従ってＮチャンネ
ルＭＯＳ）ランジスタＱＡ５はこの遅延時間をパルス幅
とするパルスを出力する。
一方、同時にアドレス信号ＡＯは高レベルから低レベル
に変化するが、インバータ回路（ＰチャンネルＭＯ３）
ランジスタＱＡ８とＮチャンネルＭＯＳトランジスタＱ
Ａ９よりなる）の出力Ｎ２はＭＯ３抵抗（Ｐチャンネル
ＭＯ３）ランジスタＱＡ６とＮチャンネルＭＯＳ）ラン
ジスタＱＡ７よりなる）により遅延して高レベルから低
レベルに変化する。ところでＮチャンネルＭＯＳ）ラン
ジスタＱＡＩＯのゲートにはアドレス信号肩が直接入力
している。従ってこの場合にはＮチャンネルＭＯＳ）ラ
ンジスタＱＡＩＯはパルスを出力しない、しかしＡＯが
高レベルから低レベルに変化するときにはＮチャンネル
ＭＯＳ）ランジスタＱＡＩＯ側からパルスが出力される
。即ちアドレス信号ＡＯが変化すると必ずＮ３にはパル
スが出力される。そしてこのパルスによりＮチャンネル
ＭＯＳ）ランジスタＱＡＩＩがオンする。
に変化するが、インバータ回路（ＰチャンネルＭＯ３）
ランジスタＱＡ８とＮチャンネルＭＯＳトランジスタＱ
Ａ９よりなる）の出力Ｎ２はＭＯ３抵抗（Ｐチャンネル
ＭＯ３）ランジスタＱＡ６とＮチャンネルＭＯＳ）ラン
ジスタＱＡ７よりなる）により遅延して高レベルから低
レベルに変化する。ところでＮチャンネルＭＯＳ）ラン
ジスタＱＡＩＯのゲートにはアドレス信号肩が直接入力
している。従ってこの場合にはＮチャンネルＭＯＳ）ラ
ンジスタＱＡＩＯはパルスを出力しない、しかしＡＯが
高レベルから低レベルに変化するときにはＮチャンネル
ＭＯＳ）ランジスタＱＡＩＯ側からパルスが出力される
。即ちアドレス信号ＡＯが変化すると必ずＮ３にはパル
スが出力される。そしてこのパルスによりＮチャンネル
ＭＯＳ）ランジスタＱＡＩＩがオンする。
その他のアドレス信号Ａ１が変化したときも各アドレス
遷移検出回路１０からは低レベルのパルスを出力するの
で、Ｎ４には各アドレス遷移検出回路１０の出力パルス
の重なりとしての低レベルパルスが出力される。
遷移検出回路１０からは低レベルのパルスを出力するの
で、Ｎ４には各アドレス遷移検出回路１０の出力パルス
の重なりとしての低レベルパルスが出力される。
次にこのパルスは高レベルから低レベルに変化するとき
４段のインバータ回路（１段目はＰチャンネルＭＯ３）
ランジスタＱＡ１５とＮチャンネルＭＯＳトランジスタ
ＱＡ１６よりなる。２段目はＰチャンネルＭＯＳトラン
ジスタＱＡ １７とＮチャンネルＭＯＳ）ランジスタＱ
Ａ１８よりなる。３段目はＰチャンネル−ＭＯＳ）ラン
ジスタＱＡ１９とＮチャンネルＭＯＳトランジスタＱＡ
２０よりなる。４段目はＰチャンネルＭＯ３）ランジス
タＱＡ２１とＮチャンネルＭＯＳ）ランジスタＱＡ２２
よりなる。）により波形整形されて出力される。一方、
この高レベルから低レベルへの変化はＰチャンネルＭＯ
ＳトランジスタＱＡ１２とＮチャンネルＭＯＳトランジ
スタＱＡ１３よりなるインバータ回路によってＮ５の出
力となる。これによりＮチャンネルＭＯＳ）ランジスタ
ＱＡ１４はＮ５の出力の立ちｔりの途中でオンして次段
のインバータ回路（ＰチャンネルＭＯ３）テンジスタＱ
Ａ ｌ ７とＮチャンネルＭＯＳトランジスタＱＡ１８
よりなる。）の入力を低レベルにする。こうして最終段
のインバータ回路の出力は高レベルから低レベルに変化
する。すなわち最終の出力としての第１のアドレスクロ
ックＣＰＩのパルス幅は出力Ｎ５の立ち上がり時間やＮ
チャンネルＭＯＳ）ランジスタＱＡ１４の闇値電圧によ
り定まり、Ｎ４のパルス幅によらない、なおＮ４の立ち
上がり時にはＮチャンネルＭＯＳ）ランジスタＱＡ１４
がオフするので、このときはアドレスクロックＣＰＩは
発生しない。
４段のインバータ回路（１段目はＰチャンネルＭＯ３）
ランジスタＱＡ１５とＮチャンネルＭＯＳトランジスタ
ＱＡ１６よりなる。２段目はＰチャンネルＭＯＳトラン
ジスタＱＡ １７とＮチャンネルＭＯＳ）ランジスタＱ
Ａ１８よりなる。３段目はＰチャンネル−ＭＯＳ）ラン
ジスタＱＡ１９とＮチャンネルＭＯＳトランジスタＱＡ
２０よりなる。４段目はＰチャンネルＭＯ３）ランジス
タＱＡ２１とＮチャンネルＭＯＳ）ランジスタＱＡ２２
よりなる。）により波形整形されて出力される。一方、
この高レベルから低レベルへの変化はＰチャンネルＭＯ
ＳトランジスタＱＡ１２とＮチャンネルＭＯＳトランジ
スタＱＡ１３よりなるインバータ回路によってＮ５の出
力となる。これによりＮチャンネルＭＯＳ）ランジスタ
ＱＡ１４はＮ５の出力の立ちｔりの途中でオンして次段
のインバータ回路（ＰチャンネルＭＯ３）テンジスタＱ
Ａ ｌ ７とＮチャンネルＭＯＳトランジスタＱＡ１８
よりなる。）の入力を低レベルにする。こうして最終段
のインバータ回路の出力は高レベルから低レベルに変化
する。すなわち最終の出力としての第１のアドレスクロ
ックＣＰＩのパルス幅は出力Ｎ５の立ち上がり時間やＮ
チャンネルＭＯＳ）ランジスタＱＡ１４の闇値電圧によ
り定まり、Ｎ４のパルス幅によらない、なおＮ４の立ち
上がり時にはＮチャンネルＭＯＳ）ランジスタＱＡ１４
がオフするので、このときはアドレスクロックＣＰＩは
発生しない。
次に第１のアドレスクロックＣＰＩはＭＯ３抵抗（Ｐチ
ャンネルＭＯ３）ランジスタＱＡ２４とＮチャンネルＭ
ＯＳトランジスタＱＡ２３よりなる。）により遅延され
、さらにインバータ回路（ＰチャンネルＭＯ５）ランジ
スタＱＡ２５とＮチャンネルＭＯＳ）ランジスタＱＡ２
Ｂよりなる。）によって反転される（Ｎ６）、この出力
Ｎ６と第１のアドレスクロックＣＰｌは次段の２人力Ｎ
ＡＮＤ回路（ＰチャンネルＭＯ３）ランジスタＱＡ２７
．２８とＮチャンネルＭＯＳ）ランジスタＱＡ２９．３
０よりなる）により第２のアドレスクロックＣＰ２を出
力する。また次段のインバータ回路（ＰチャンネルＭＯ
ＳトランジスタＱＡ３１とＮチャンネルＭＯＳ）ランジ
スタＱＡ３２よりなる。）によりＣＦ２の反転出力ＣＰ
２を出力する。
ャンネルＭＯ３）ランジスタＱＡ２４とＮチャンネルＭ
ＯＳトランジスタＱＡ２３よりなる。）により遅延され
、さらにインバータ回路（ＰチャンネルＭＯ５）ランジ
スタＱＡ２５とＮチャンネルＭＯＳ）ランジスタＱＡ２
Ｂよりなる。）によって反転される（Ｎ６）、この出力
Ｎ６と第１のアドレスクロックＣＰｌは次段の２人力Ｎ
ＡＮＤ回路（ＰチャンネルＭＯ３）ランジスタＱＡ２７
．２８とＮチャンネルＭＯＳ）ランジスタＱＡ２９．３
０よりなる）により第２のアドレスクロックＣＰ２を出
力する。また次段のインバータ回路（ＰチャンネルＭＯ
ＳトランジスタＱＡ３１とＮチャンネルＭＯＳ）ランジ
スタＱＡ３２よりなる。）によりＣＦ２の反転出力ＣＰ
２を出力する。
このように、本発明の実施例回路により第１のアドレス
クロックＣＰＩ、第２のアドレスクロックＣＰ２および
その反転クロックＣＰ２を出力することができる。
クロックＣＰＩ、第２のアドレスクロックＣＰ２および
その反転クロックＣＰ２を出力することができる。
以北説明したように、本発明によれば第１のアドレスク
ロックと第１のアドレスクロックの終了直後にこれに同
期して発生する第２のアドレスクロ７りを利用してデー
タバス線間の電圧を早期に同電位にするものであるから
、センスアンプによるセルデータの検出、すなわちデー
タの読み出しの高速化が可能となる。
ロックと第１のアドレスクロックの終了直後にこれに同
期して発生する第２のアドレスクロ７りを利用してデー
タバス線間の電圧を早期に同電位にするものであるから
、センスアンプによるセルデータの検出、すなわちデー
タの読み出しの高速化が可能となる。
第１図は本発明の実施例に係るメモリ回路のデータバス
回路の回路図であり、第２図は第１図の実施例回路の動
作を説明するための波形図である。 第３図は本発明の実施例に係るアドレス遷移検出回路、
第１のアドレスクロック発生回路および第２のアドレス
クロック発生回路の回路図であり、第４図は第３図の実
施例回路の動作を説明するための波形図である。 第５図は従来例に係るスタティックメモリのセルからデ
ータを読み出す方式を説明するための波形図である。 ｌ ・・・ セ ル ２．３・・・充電回路 ４．５・・・短絡回路 ６．７・・・放電回路 ８．９・・・データバス線 １０・・・アドレス遷移検出回路 １１・・・第１のアドレスクロック発生回路１２・・・
第２のアドレスクロック発生回路゛ ＼ ７・刀・ ・ 代理人 弁理士 井桁 貞−１□゛ 下老叩）て縁る初任５１１＠把 第２図 纂 ３ｔＪの１１ツイ１５１１イヒラＳ〕第４図 第５図
回路の回路図であり、第２図は第１図の実施例回路の動
作を説明するための波形図である。 第３図は本発明の実施例に係るアドレス遷移検出回路、
第１のアドレスクロック発生回路および第２のアドレス
クロック発生回路の回路図であり、第４図は第３図の実
施例回路の動作を説明するための波形図である。 第５図は従来例に係るスタティックメモリのセルからデ
ータを読み出す方式を説明するための波形図である。 ｌ ・・・ セ ル ２．３・・・充電回路 ４．５・・・短絡回路 ６．７・・・放電回路 ８．９・・・データバス線 １０・・・アドレス遷移検出回路 １１・・・第１のアドレスクロック発生回路１２・・・
第２のアドレスクロック発生回路゛ ＼ ７・刀・ ・ 代理人 弁理士 井桁 貞−１□゛ 下老叩）て縁る初任５１１＠把 第２図 纂 ３ｔＪの１１ツイ１５１１イヒラＳ〕第４図 第５図
Claims (1)
- 【特許請求の範囲】 任意のアドレス信号の変化に同期して第１のアドレスク
ロックを発生させる回路と、 前記第１のアドレスクロックの終了に同期して第２のア
ドレスクロックを発生させる回路と、前記第１のアドレ
スクロックが入力している期間、対となっているデータ
バス線（ＤＢ、＠ＤＢ＠）同士を短絡する回路と、 前記第１のアドレスクロックが入力している期間、前記
データバス線（ＤＢ、＠ＤＢ＠）のそれぞれを高レベル
に充電する回路と、 前記第２のアドレスクロックが入力している期間、前記
データバス線（ＤＢ、＠ＤＢ＠）を短絡する回路と、 前記第２のアドレスクロックが入力している期間、前記
データバス線（ＤＢ、＠ＤＢ＠）のそれぞれを低レベル
に放電する回路とを具備していることを特徴とするメモ
リ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159873A JPS6220195A (ja) | 1985-07-19 | 1985-07-19 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159873A JPS6220195A (ja) | 1985-07-19 | 1985-07-19 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220195A true JPS6220195A (ja) | 1987-01-28 |
| JPH0437518B2 JPH0437518B2 (ja) | 1992-06-19 |
Family
ID=15703068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159873A Granted JPS6220195A (ja) | 1985-07-19 | 1985-07-19 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220195A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228489A (ja) * | 1987-03-17 | 1988-09-22 | Sony Corp | メモリ装置 |
| US4926379A (en) * | 1986-01-21 | 1990-05-15 | Fujitsu Limited | Data read circuit for use in semiconductor memory device |
-
1985
- 1985-07-19 JP JP60159873A patent/JPS6220195A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926379A (en) * | 1986-01-21 | 1990-05-15 | Fujitsu Limited | Data read circuit for use in semiconductor memory device |
| JPS63228489A (ja) * | 1987-03-17 | 1988-09-22 | Sony Corp | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0437518B2 (ja) | 1992-06-19 |
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