JPS60124093A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS60124093A JPS60124093A JP58230287A JP23028783A JPS60124093A JP S60124093 A JPS60124093 A JP S60124093A JP 58230287 A JP58230287 A JP 58230287A JP 23028783 A JP23028783 A JP 23028783A JP S60124093 A JPS60124093 A JP S60124093A
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- JP
- Japan
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- signal
- word line
- clock signal
- circuit
- input
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、メモリ回路、特に平均動作電流を低減した非
同期式スタティックメモリのメモリ回路に関する。
同期式スタティックメモリのメモリ回路に関する。
（従来技術）
従来より、外部クロック金必要としない非同期式スタテ
ィックメモリの平均動作電流の低減を計った回路が種々
考案されている。
ィックメモリの平均動作電流の低減を計った回路が種々
考案されている。
第１図はかかる従来のメモリ回路の要部を示すブロック
図、第２図ｆａ）〜ｔｅ）はその部分詳細回路図で、そ
れぞれ順に、入力バッファ１１．入力バツフア１２．
クロック発生部１３． メモリセルマトリチャージ電流
の動作波形図である。
図、第２図ｆａ）〜ｔｅ）はその部分詳細回路図で、そ
れぞれ順に、入力バッファ１１．入力バツフア１２．
クロック発生部１３． メモリセルマトリチャージ電流
の動作波形図である。
まず、第１図のブロック図を説明する。アドレス入力信
号Ａｉ （ｊ ”Ｏｒ ｌ） Ｊ ”・ｐ ｎ）は、入
力バッファ１１に入力される。父、テップセレア１２に
入力される。入力バッファ１１．１２は、第２図＋ａ）
、 （ｂ）に示す構成となっている。入力バッファ１１
において、アドレス変化検知信号φｉは、アドレス入力
信号ｈｉがロウレベルからハイレベル、又はハイレベル
からロウレベルへ変化する時に、遅延回路２１の遅延時
間で決まる一定時間だけロウレベルになる様な信号であ
る。アドレス人メイミング関係で発生される。そして、
入力バッファ１２においては、チップセレクト入力信号
Ｃ８を入力とし、チップセレクトバッファ信号０８’、
Ｃ８’が出力される。
号Ａｉ （ｊ ”Ｏｒ ｌ） Ｊ ”・ｐ ｎ）は、入
力バッファ１１に入力される。父、テップセレア１２に
入力される。入力バッファ１１．１２は、第２図＋ａ）
、 （ｂ）に示す構成となっている。入力バッファ１１
において、アドレス変化検知信号φｉは、アドレス入力
信号ｈｉがロウレベルからハイレベル、又はハイレベル
からロウレベルへ変化する時に、遅延回路２１の遅延時
間で決まる一定時間だけロウレベルになる様な信号であ
る。アドレス人メイミング関係で発生される。そして、
入力バッファ１２においては、チップセレクト入力信号
Ｃ８を入力とし、チップセレクトバッファ信号０８’、
Ｃ８’が出力される。
クロック発生部１３は、第２図（Ｃ）に示す様にアドレ
ス変化検知信号φｉ （”＝ＯＴ １＋ ２＋ ・・・
。
ス変化検知信号φｉ （”＝ＯＴ １＋ ２＋ ・・・
。
ｎ）及びチップセレクトバッファ信号Ｃ８′ の論理積
を採って、プリチャージクロック信号φｐｋ発生する。
を採って、プリチャージクロック信号φｐｋ発生する。
このプリチャージクロック信号φＰは、チップセレクト
入力信号Ｃ８がロウレベルであってかつアドレス入力信
号Ａｉが変化した時、又はチップセレクト入力信号Ｃ８
がハイレベルの時に、メモリセルマトリックス部１７内
に配置されている各ビット線ＢＬ、ＢＬのプリチャージ
、すなわちビット線上のデータのリセットを行なう。又
、入力バッファ１１でバッファされたアトレスバッファ
信号Ａｉ’、 Ａｉ’から、Ｘアドレスデコーダ１４及
びＸアドレスデコーダ１５で、所望の第２図（ｄ）中の
メモリセル１９が選択される。Ｄ工、制御部ｉ ６＋
Ｄｏｕ’ｒ制御部１８は、それぞれデータの書込み、読
出しの制御を行なう。
入力信号Ｃ８がロウレベルであってかつアドレス入力信
号Ａｉが変化した時、又はチップセレクト入力信号Ｃ８
がハイレベルの時に、メモリセルマトリックス部１７内
に配置されている各ビット線ＢＬ、ＢＬのプリチャージ
、すなわちビット線上のデータのリセットを行なう。又
、入力バッファ１１でバッファされたアトレスバッファ
信号Ａｉ’、 Ａｉ’から、Ｘアドレスデコーダ１４及
びＸアドレスデコーダ１５で、所望の第２図（ｄ）中の
メモリセル１９が選択される。Ｄ工、制御部ｉ ６＋
Ｄｏｕ’ｒ制御部１８は、それぞれデータの書込み、読
出しの制御を行なう。
メモリセルマトリックス部１７は第２図（切に示す様に
、複数のワード線と、複数のビット線の各交点に第２図
（ｅ）に示すメモリセル１９が配置されている。ここで
、メモリセル１９は、２個のｐチャネル型ＭＯ８）う／
ジスタ（以下ｐＭ０．９Ｔという。）Ｑ２３と２個づつ
のｎチャネル型ＭＯ８）、ｉ’ンジスタ（以下ｎＭＯ８
Ｔという。） Ｑ２１ 、 （Ｃ２Ｉ）０ＭＯ８（相補
型ＭＯＳトランジスタ）構成の６トランジスタセルとす
る。
、複数のワード線と、複数のビット線の各交点に第２図
（ｅ）に示すメモリセル１９が配置されている。ここで
、メモリセル１９は、２個のｐチャネル型ＭＯ８）う／
ジスタ（以下ｐＭ０．９Ｔという。）Ｑ２３と２個づつ
のｎチャネル型ＭＯ８）、ｉ’ンジスタ（以下ｎＭＯ８
Ｔという。） Ｑ２１ 、 （Ｃ２Ｉ）０ＭＯ８（相補
型ＭＯＳトランジスタ）構成の６トランジスタセルとす
る。
次に、メモリセルマトリックス部１７の読出し時の動作
について、第３図（ａ）に示す読出時の動作信号波形図
を８照して説明する。前記メモリ回路が選択時、すなわ
ち、チップセレクト入力信号Ｃ８がロウレベルの時、ア
ドレス入力信号Ａｔが切り換わることによって、Ｘアド
レスデコード信号Ｘｉ 及びＹアドレスデコード信号Ｙ
ｊ も又切り５− 換わる。一方、前記アドレス入力信号ｇｉ の変化プリ
チャージクロック信号φＰがロウレベルにある期間中に
、アドレスデコード信号Ｘｉ、 Ｙ’ｊが切り換わり、
アドレス入力信号ｈｔで決定された。
について、第３図（ａ）に示す読出時の動作信号波形図
を８照して説明する。前記メモリ回路が選択時、すなわ
ち、チップセレクト入力信号Ｃ８がロウレベルの時、ア
ドレス入力信号Ａｔが切り換わることによって、Ｘアド
レスデコード信号Ｘｉ 及びＹアドレスデコード信号Ｙ
ｊ も又切り５− 換わる。一方、前記アドレス入力信号ｇｉ の変化プリ
チャージクロック信号φＰがロウレベルにある期間中に
、アドレスデコード信号Ｘｉ、 Ｙ’ｊが切り換わり、
アドレス入力信号ｈｔで決定された。
ただ一つのメモリセル番地だけが選択される。
プリチャージクロツタ信号φＩ・は、新しいメモリセル
が選択される時刻を含む一定期間だけ、ビット線をプリ
チャージし、ビット線上のデータ全リセットする。Ｃの
結果、プリチャージ電流は第３図（ｂ）に示すようにな
る。この様なプリチャージクロック信号φｐｔ用いるこ
とにより、ビット線のプリチャージ期間が動作サイクル
時間の５チないし１０％程度となるため、メモリセルマ
トリックス部１７で消費される平均動作電流は、ビット
線終端に抵抗性負荷を設けた従来の方式が常にビット線
よりメモリセルへ直流的に電流を流しているのに比べて
、かなり低く抑えられることは明ら６− かである。
が選択される時刻を含む一定期間だけ、ビット線をプリ
チャージし、ビット線上のデータ全リセットする。Ｃの
結果、プリチャージ電流は第３図（ｂ）に示すようにな
る。この様なプリチャージクロック信号φｐｔ用いるこ
とにより、ビット線のプリチャージ期間が動作サイクル
時間の５チないし１０％程度となるため、メモリセルマ
トリックス部１７で消費される平均動作電流は、ビット
線終端に抵抗性負荷を設けた従来の方式が常にビット線
よりメモリセルへ直流的に電流を流しているのに比べて
、かなり低く抑えられることは明ら６− かである。
しかしながら５本従来例にも、十分に小さい平ド信号ｘ
＋、ｙｊが選択され、読出し又は書込み動作が完了した
後も、ビット線ＢＬ、ＢＬの、“０“情報側線の電圧レ
ベルは、第２図ｆｅ）の回路において、トランスファー
ゲート用ｎ ＭＯ８Ｔ Ｑ２１のオンしているメモリセ
ル１９のドライバ用ｎＭＯ８ＴＱ２２に引かれて、ゆっ
くりと低下し、やがて接地電位まで下げられる。
＋、ｙｊが選択され、読出し又は書込み動作が完了した
後も、ビット線ＢＬ、ＢＬの、“０“情報側線の電圧レ
ベルは、第２図ｆｅ）の回路において、トランスファー
ゲート用ｎ ＭＯ８Ｔ Ｑ２１のオンしているメモリセ
ル１９のドライバ用ｎＭＯ８ＴＱ２２に引かれて、ゆっ
くりと低下し、やがて接地電位まで下げられる。
ところで、読出し動作に要する“０“ｔＷ報側線の電圧
レベルは、電源Ｖｃｃの電圧をＶｃｃとすると、Ｖｃｃ
−１，０（Ｖ）程度テ十分ニセンスア／フ２０は動作可
能である。一方、接地電位からＶｃｃ電位までプリチャ
ージする電力は、Ｖｃｃ−１，０（ｖ）程度の電位から
ＶＣＣ電位までプリチャージする電力の約５倍の大きさ
にもなる。更に、書込み動作においても、第４図ｆａ）
に示すように非選択ビット線を不必要に低下させ、その
プリチャージ電Ｓを第４図ｆｂ）に示すように増加させ
ている。この様に、平均動作電流を低く抑えた本従来例
においても。
レベルは、電源Ｖｃｃの電圧をＶｃｃとすると、Ｖｃｃ
−１，０（Ｖ）程度テ十分ニセンスア／フ２０は動作可
能である。一方、接地電位からＶｃｃ電位までプリチャ
ージする電力は、Ｖｃｃ−１，０（ｖ）程度の電位から
ＶＣＣ電位までプリチャージする電力の約５倍の大きさ
にもなる。更に、書込み動作においても、第４図ｆａ）
に示すように非選択ビット線を不必要に低下させ、その
プリチャージ電Ｓを第４図ｆｂ）に示すように増加させ
ている。この様に、平均動作電流を低く抑えた本従来例
においても。
未だ不要な消費電流を多く含んでいる。特に、メモリセ
ルマトリックス部以外の周辺回路部の低消費電力化に工
夫を凝らしたメモリ回路、例えば、０ＭＯ８メモリ回路
においては、前記ビット線のプリチャージ電流の総和は
、メモリ回路全体の平均動作電流の７０％程度にも達す
ることがある。
ルマトリックス部以外の周辺回路部の低消費電力化に工
夫を凝らしたメモリ回路、例えば、０ＭＯ８メモリ回路
においては、前記ビット線のプリチャージ電流の総和は
、メモリ回路全体の平均動作電流の７０％程度にも達す
ることがある。
以上の様に２本従来例の如く構成されたメモリ回路にお
いては、続出し又は書込み動作後に、“０“情報側ビッ
ト線が接地電位まで低下して、ビット線プリチャージ電
流を不必要に大きくして。
いては、続出し又は書込み動作後に、“０“情報側ビッ
ト線が接地電位まで低下して、ビット線プリチャージ電
流を不必要に大きくして。
メモリ回路の消費電流を大きくしてするという欠点があ
る。
る。
（発明の目的）
本発明の目的は、上記欠点を除去することにより、十分
に小さな平均動作電流で動作するところのメモリ回路を
提供することにある。
に小さな平均動作電流で動作するところのメモリ回路を
提供することにある。
（発明の構成）
本発明のメモリ回路は、データの伝達を行なう複数のビ
ット線と複数のワード線の交点にメモリセルを配置した
メモリ回路において、読出しデータをラッチする第１の
手段と、アドレス入力信号の変化を検知して立上り前記
ラッチの完了を検知して立下る第１の信号を発生する第
２の手段と、書込み動作でのライトイネーブル入力信号
の非活性化を検知して立上り前記メモリセルへの書込み
完了全検知して立下る第２の信号を発生する第３の手段
と、前記第１の信号と前記第２の信号の論理積（又は論
理和）信号を発生する第４の手段と、前記論理積（又は
論理和）信号とアドレスデコード信号の論理積（又は論
理和）信号を前記ワード線に与える第５の手段と、前記
ワード線の論理レベルをラッチし前記ワード線をラッチ
された前記論理レベルに従って駆動する第６の手段とを
含むことから構成される。
ット線と複数のワード線の交点にメモリセルを配置した
メモリ回路において、読出しデータをラッチする第１の
手段と、アドレス入力信号の変化を検知して立上り前記
ラッチの完了を検知して立下る第１の信号を発生する第
２の手段と、書込み動作でのライトイネーブル入力信号
の非活性化を検知して立上り前記メモリセルへの書込み
完了全検知して立下る第２の信号を発生する第３の手段
と、前記第１の信号と前記第２の信号の論理積（又は論
理和）信号を発生する第４の手段と、前記論理積（又は
論理和）信号とアドレスデコード信号の論理積（又は論
理和）信号を前記ワード線に与える第５の手段と、前記
ワード線の論理レベルをラッチし前記ワード線をラッチ
された前記論理レベルに従って駆動する第６の手段とを
含むことから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第５図は本発明の第１の実施例の要部を示すブー 〇
− ロック図である。
− ロック図である。
本実施例は、データの伝達を行なう複数のビット線と複
数のワード線の交点にメモリセルを配置したメモリ回路
において、読出しテーメ會ラッチする第１の手段として
のデータラッチ部Ｉｌｌと、アドレス入力信号Ａｉの変
化？検知して立上り前記ラッチの完了を検知して立下る
第１の信号としてのラッチ完了検知信号φＬ′ヲ発生す
る第２の手段としてのラッチ完了検知部１１２と、書込
み動作でのライトイネーブル入力信号ＷＥの非活性化を
検知して立上ジ前記メモリセルへの書込み完了を検知し
て立下る第２の信号としての書込み完了検知信号φｗ’
に発生する第３の手段としての書込み完了検知部１１３
と、ラッチ完了検知信号φＬ′と書込み完了検知信号φ
Ｗ′の論理積信号としてのワード線りロック信号φｘｋ
発生する第４の手段としてのクロック発生部１０７と、
ワード線クロック信号φＸとＸアドレスデコード信号Ｘ
ｉの論理積信号としてのワード線信号Ｗｉヲ前記ワード
線に与える第５の手段としてのワード線第１制御−１〇
− 部１０Ｂと、前記ワード線の論理レベルをラッチし前記
ワード線をラッチされた前記論理レベルに従って駆動す
る第６の手段としてのワード線第２制御部１０９を含む
Ｃとから構成される。
数のワード線の交点にメモリセルを配置したメモリ回路
において、読出しテーメ會ラッチする第１の手段として
のデータラッチ部Ｉｌｌと、アドレス入力信号Ａｉの変
化？検知して立上り前記ラッチの完了を検知して立下る
第１の信号としてのラッチ完了検知信号φＬ′ヲ発生す
る第２の手段としてのラッチ完了検知部１１２と、書込
み動作でのライトイネーブル入力信号ＷＥの非活性化を
検知して立上ジ前記メモリセルへの書込み完了を検知し
て立下る第２の信号としての書込み完了検知信号φｗ’
に発生する第３の手段としての書込み完了検知部１１３
と、ラッチ完了検知信号φＬ′と書込み完了検知信号φ
Ｗ′の論理積信号としてのワード線りロック信号φｘｋ
発生する第４の手段としてのクロック発生部１０７と、
ワード線クロック信号φＸとＸアドレスデコード信号Ｘ
ｉの論理積信号としてのワード線信号Ｗｉヲ前記ワード
線に与える第５の手段としてのワード線第１制御−１〇
− 部１０Ｂと、前記ワード線の論理レベルをラッチし前記
ワード線をラッチされた前記論理レベルに従って駆動す
る第６の手段としてのワード線第２制御部１０９を含む
Ｃとから構成される。
なお、第ら図において％ ｌｏｔはメモリセルマトリッ
クス部、１０２〜１０４は入力バッ７ア１ｘｏ５ｉ１−
Ｘアドレスデコーダ、１０６はＹアドレスデコーダ、１
１０はＩ）ｔＮ制御部、１１４はＤＯＵＴ制御部である
。
クス部、１０２〜１０４は入力バッ７ア１ｘｏ５ｉ１−
Ｘアドレスデコーダ、１０６はＹアドレスデコーダ、１
１０はＩ）ｔＮ制御部、１１４はＤＯＵＴ制御部である
。
ａｆＬ５直ｆａｌ〜（ハは、第５図のブロック図の部分
詳細回路図で、順に、入カバソファ１０２ 、入力バッ
ファ１０３ 、入力バッ７ア１０４ 、クロック発生部
１０７． ワード線第１制御部１０８． ワード線第２
制御部１０９．テータラッテ部１ｌｌｌ書込み完了検知
部１１３． メモリセルマトリックス部１０１及びメモ
リセル１１８ ｅ表わしている。
詳細回路図で、順に、入カバソファ１０２ 、入力バッ
ファ１０３ 、入力バッ７ア１０４ 、クロック発生部
１０７． ワード線第１制御部１０８． ワード線第２
制御部１０９．テータラッテ部１ｌｌｌ書込み完了検知
部１１３． メモリセルマトリックス部１０１及びメモ
リセル１１８ ｅ表わしている。
電流の動作波形図である。
次に、本実施例の詳細回路並びに動作につめて説明する
。
。
まず、第５図を説明する。アドレス入力信号Ａｉ（ｊ＝
０． ｌ、２．−、ｎ ）は、入カバノ７ア１０２に入
力される。又、チップセレクト入力信号Ｃ８，データ入
力信号ＤＩＮはそれぞれ入力ハッ７ア１０３に入力され
る。又、ライトイネーブル入力信号ＷＥは入力バッファ
１０４に入力される。入力バッ７ア１０２は、３段のイ
ンバータ回路で、アドレス入力信号Ａｉを入力として、
アドレスバッファ信号Ａ Ｉ ’ ＋ Ａ Ｉ ’を出
力すると共に、遅延回路１２０を含むＯＲ回路、ＮＡＮ
Ｄ回路からなる回路によりアドレス変化検知信号φｉを
出力する。アドレス変化検知信号φｉは、アドレス入力
信号Ａｉがロウレベルからハイレベルへ、又はハイレベ
ルからロウレベルへ変化する時に、遅延口［１２０の遅
延時間で決まる一定期間だけロウノベルになる様な信号
である。アドレス入力信号グで発生される。又、入カバ
ソファ１０３は、３段のインバータより＋ｌＩ成されデ
ータ入力信号１）ＩＮの入力により、テータ人カバッ７
ア信号ＤＩＮ’。
０． ｌ、２．−、ｎ ）は、入カバノ７ア１０２に入
力される。又、チップセレクト入力信号Ｃ８，データ入
力信号ＤＩＮはそれぞれ入力ハッ７ア１０３に入力され
る。又、ライトイネーブル入力信号ＷＥは入力バッファ
１０４に入力される。入力バッ７ア１０２は、３段のイ
ンバータ回路で、アドレス入力信号Ａｉを入力として、
アドレスバッファ信号Ａ Ｉ ’ ＋ Ａ Ｉ ’を出
力すると共に、遅延回路１２０を含むＯＲ回路、ＮＡＮ
Ｄ回路からなる回路によりアドレス変化検知信号φｉを
出力する。アドレス変化検知信号φｉは、アドレス入力
信号Ａｉがロウレベルからハイレベルへ、又はハイレベ
ルからロウレベルへ変化する時に、遅延口［１２０の遅
延時間で決まる一定期間だけロウノベルになる様な信号
である。アドレス入力信号グで発生される。又、入カバ
ソファ１０３は、３段のインバータより＋ｌＩ成されデ
ータ入力信号１）ＩＮの入力により、テータ人カバッ７
ア信号ＤＩＮ’。
１）Ｉｌｌ／を出力する。又、入力バッ７ア１０４は、
３段のインバータ回路によりライトイネーブル入力信号
ＷＥを入力として、フィトイネーブルバッファ信号ＷＥ
’、ＷＥ／を出力すると共に、インバータからなる遅延
回路１２１ と０ル回路からなる回路によジ、ライトイ
ネーブル非活性化検知信号φ７を出力する。クイトイネ
ーブル非活性化検知信号φ、は、ライトイネーブル入力
信号ＷＥがロウレベルから−・インペルへ変化する時、
すなわち、ライトイネーブル入力信号ＷＥが非活性化す
る時に、遅延回路１２１の遅延時間、すなわち一定時間
だけハイレベルになる様な信号である。
３段のインバータ回路によりライトイネーブル入力信号
ＷＥを入力として、フィトイネーブルバッファ信号ＷＥ
’、ＷＥ／を出力すると共に、インバータからなる遅延
回路１２１ と０ル回路からなる回路によジ、ライトイ
ネーブル非活性化検知信号φ７を出力する。クイトイネ
ーブル非活性化検知信号φ、は、ライトイネーブル入力
信号ＷＥがロウレベルから−・インペルへ変化する時、
すなわち、ライトイネーブル入力信号ＷＥが非活性化す
る時に、遅延回路１２１の遅延時間、すなわち一定時間
だけハイレベルになる様な信号である。
クロック発生部１０７は、アドレス変化検知信号φｉ
（ｊ”０．ｌ、２． ・・・、ｎ）を入力とするＮＡＮ
Ｄ回路、その出力とチップセレクトバッファ信号Ｃ８’
を入力とするＡＮＤ回Ｗ！ｒ、ライトイネーブル非活性
化検知信号φヤを入力とするインバータ回路、クッテ完
了検知信号φ、′及び書込み１３− 完了検知信号φＷ′を入力とするＡＮＤ回路とを含み、
プリチャージクロック信号φ２１、リセットクロック信
号φ１１ プルアップクロック信号φＰｕ。
（ｊ”０．ｌ、２． ・・・、ｎ）を入力とするＮＡＮ
Ｄ回路、その出力とチップセレクトバッファ信号Ｃ８’
を入力とするＡＮＤ回Ｗ！ｒ、ライトイネーブル非活性
化検知信号φヤを入力とするインバータ回路、クッテ完
了検知信号φ、′及び書込み１３− 完了検知信号φＷ′を入力とするＡＮＤ回路とを含み、
プリチャージクロック信号φ２１、リセットクロック信
号φ１１ プルアップクロック信号φＰｕ。
発生する。
プリチャージクロック信号φ、は、続出し又は書込み後
に、メモリセルマトリックス部ｌＯ１内に配置されてい
る各ビット線ＢＬ、ＨＬのプリチャージ、すなわちビッ
ト線上のデータのリセットを行なう。又、ワード線クロ
ック信号φ８ は、続出し又は書込み時に、ワード線第
１制御部１０８において、Ｘデコーダ出力Ｘｉ と同相
のワード線信号Ｗｉをワード線に与える。又、リセット
クロック信号φ８は、アドレス入力信号Ａｉの変化後。
に、メモリセルマトリックス部ｌＯ１内に配置されてい
る各ビット線ＢＬ、ＨＬのプリチャージ、すなわちビッ
ト線上のデータのリセットを行なう。又、ワード線クロ
ック信号φ８ は、続出し又は書込み時に、ワード線第
１制御部１０８において、Ｘデコーダ出力Ｘｉ と同相
のワード線信号Ｗｉをワード線に与える。又、リセット
クロック信号φ８は、アドレス入力信号Ａｉの変化後。
あるいはチップセレクト入力信号Ｃ８の立ち下り（活性
化）後、第６図（ｆ）に示すワード線第２制御部１０９
内の節点Ｎ１２の電位をロウレベルにして７リツプフロ
ソプ１１５ ｋリセットする。又、プルアップクロック
信号φＰＵは、アドレス入力信１４− 号Ａｉの変化後、あるしはチップセレクト入力信号Ｃ８
の立ち下り（活性化ＩＬあるいはライトイネーブル入力
信号ＷＥの立ち上り（非活性化）後、ワード線第２制御
部１０９において、ｐＭ。
化）後、第６図（ｆ）に示すワード線第２制御部１０９
内の節点Ｎ１２の電位をロウレベルにして７リツプフロ
ソプ１１５ ｋリセットする。又、プルアップクロック
信号φＰＵは、アドレス入力信１４− 号Ａｉの変化後、あるしはチップセレクト入力信号Ｃ８
の立ち下り（活性化ＩＬあるいはライトイネーブル入力
信号ＷＥの立ち上り（非活性化）後、ワード線第２制御
部１０９において、ｐＭ。
Ｓ Ｔ Ｑ１０４を活性化して節点Ｎ１２と同相の情報
を倣湿 ワード線信号Ｗｉ としてワード線に与える。又、ラッ
チクロック信号φ□は、読出し時に、第す図（９）に示
す様にデータバス線１）Ｂ、ＤＢ上のデータをデータラ
ッチ部１１１をブトして、ラッテバス線ＬＢ、ＬＢ上に
転送し、一定時間経過後、データラッチ部１１１内のラ
ッチアンプ１１６を活性化して、データラッチを行なう
。
を倣湿 ワード線信号Ｗｉ としてワード線に与える。又、ラッ
チクロック信号φ□は、読出し時に、第す図（９）に示
す様にデータバス線１）Ｂ、ＤＢ上のデータをデータラ
ッチ部１１１をブトして、ラッテバス線ＬＢ、ＬＢ上に
転送し、一定時間経過後、データラッチ部１１１内のラ
ッチアンプ１１６を活性化して、データラッチを行なう
。
一方、入力バッファ１０２でバッファされたアドレスバ
ッファ信号Ａｉ’、 Ａｉ’から、Ｘアドレスデコーダ
１０５及びＹアドレスデコーダ１０６で第６図（幻に示
す所望のメモリセル１１８が選択される。そして、ワー
ド線第１制御部１０８で、Ｘアドレステコード信号Ｘｉ
とワード線りロック信号φ工との論理積を採って、ワ
ード線信号Ｗｉ を出力する。
ッファ信号Ａｉ’、 Ａｉ’から、Ｘアドレスデコーダ
１０５及びＹアドレスデコーダ１０６で第６図（幻に示
す所望のメモリセル１１８が選択される。そして、ワー
ド線第１制御部１０８で、Ｘアドレステコード信号Ｘｉ
とワード線りロック信号φ工との論理積を採って、ワ
ード線信号Ｗｉ を出力する。
又、１）ｒＮ制御１５１１０． ＤＯＩＪＴ制御部１１
４は。
４は。
それぞれデータの書込み、読出しの制御を行なう。
次に、第６図（ｉ）に示すメモリセルマトリックス部１
０１１第６図［ｆ）に示すワード線第２制御部１０９
及び第６図（鱒に示すデータラッチ部１１１゜ラッチ完
了検知部１１２について説明する。
０１１第６図［ｆ）に示すワード線第２制御部１０９
及び第６図（鱒に示すデータラッチ部１１１゜ラッチ完
了検知部１１２について説明する。
メモリマトリックス部ｘｏｘは、ワード線ＷＬにメモリ
セル１１８が配置され、それぞれｐＭＯ８ＴＱｍ、Ｑ１
１２からなるプリチギージ回路及びトランス７アゲート
用ｎＭＯ８ＴＱｕｏを弁してｎＭＯ８Ｔからなるセンス
アンプ１１９が接続され、センスアンプ１１９の出力は
データバス線ＤＢ、ＤＢに接続され、データバス線ＤＢ
、ｌ）Ｂ間にはｐＭＯ８ＴＱ１１３からなる負荷抵抗回
路が接続され、ｎＭＯ８ＴＱＩＩＯのソースはそれぞれ
ライトバス線ＷＢ。
セル１１８が配置され、それぞれｐＭＯ８ＴＱｍ、Ｑ１
１２からなるプリチギージ回路及びトランス７アゲート
用ｎＭＯ８ＴＱｕｏを弁してｎＭＯ８Ｔからなるセンス
アンプ１１９が接続され、センスアンプ１１９の出力は
データバス線ＤＢ、ＤＢに接続され、データバス線ＤＢ
、ｌ）Ｂ間にはｐＭＯ８ＴＱ１１３からなる負荷抵抗回
路が接続され、ｎＭＯ８ＴＱＩＩＯのソースはそれぞれ
ライトバス線ＷＢ。
ＷＢに接続される。ここでメモリセル１１８は第２図（
ｅ）に示した従来例と同じ、２個のｐＭＯ８ＴＱ１１ａ
、２個ずつのｎＭＯ８ＴＱｏ４．Ｑｔｔｓからなる６ト
ランジスタセルである。更に、ワード線ＷＬ上のワード
線第２制御部１０９がビット線間に挿入される。
ｅ）に示した従来例と同じ、２個のｐＭＯ８ＴＱ１１ａ
、２個ずつのｎＭＯ８ＴＱｏ４．Ｑｔｔｓからなる６ト
ランジスタセルである。更に、ワード線ＷＬ上のワード
線第２制御部１０９がビット線間に挿入される。
このワード線第２制御部１０９は、７リツプ７０ツブ１
１５と、入力をワード１ｉｌＷＬに出力を７リツプンロ
ツブ１１５の第１の節点Ｎｌｌにそれぞれ接続したｎＭ
Ｏ８ＴＱｌｏｔからなる入力回路と、入力を第１の節点
Ｎｌｌに出力をワード線ＷＬにそれぞれ接続し第１のク
ロック信号としてのプル回路と、第２のクロック信号と
してのリセットクロック信号φ８によって７リツプ７０
ノブ１１５の保持データをリセットするｎＭＯ８ＴＱｌ
ｏｚからなるリセット回路から構成される。
１５と、入力をワード１ｉｌＷＬに出力を７リツプンロ
ツブ１１５の第１の節点Ｎｌｌにそれぞれ接続したｎＭ
Ｏ８ＴＱｌｏｔからなる入力回路と、入力を第１の節点
Ｎｌｌに出力をワード線ＷＬにそれぞれ接続し第１のク
ロック信号としてのプル回路と、第２のクロック信号と
してのリセットクロック信号φ８によって７リツプ７０
ノブ１１５の保持データをリセットするｎＭＯ８ＴＱｌ
ｏｚからなるリセット回路から構成される。
データラッチ部１１１は、トランス７アゲート用ｐＭＯ
８ＴＱｘｏａを介してデータバスＤＢ、 ｌ）Ｂがフッ
テバス線ＬＢ、ＬＢに接続され、ラッテバス線ＬＢ、Ｌ
Ｂ間にＩ）ＭＯ８ＴとｎＭＯ８Ｔの組合せ回路からなる
ラッテアンプ１１６が挿入され、２ツテクロック信号φ
１により遅延回路１２３を介しｌ ７− てｐＭＯ８ＴＱ＋ｏｓのオン・オフと関係をもって制御
される。さらにラッチアンプ１１６の出力はラッチ完了
検知部１１２に入力される。ラッチ完了検知部１１２は
ラッチアンプ１１６の出力を入力とするＮＡＮＤ回路と
、その出力とその出力をインバータ回路からなる遅延回
路１２２を介した出力を入力とするＮＡＮＤ回路からな
り、ラッチ完了検知信号φ１′を発生する。
８ＴＱｘｏａを介してデータバスＤＢ、 ｌ）Ｂがフッ
テバス線ＬＢ、ＬＢに接続され、ラッテバス線ＬＢ、Ｌ
Ｂ間にＩ）ＭＯ８ＴとｎＭＯ８Ｔの組合せ回路からなる
ラッテアンプ１１６が挿入され、２ツテクロック信号φ
１により遅延回路１２３を介しｌ ７− てｐＭＯ８ＴＱ＋ｏｓのオン・オフと関係をもって制御
される。さらにラッチアンプ１１６の出力はラッチ完了
検知部１１２に入力される。ラッチ完了検知部１１２は
ラッチアンプ１１６の出力を入力とするＮＡＮＤ回路と
、その出力とその出力をインバータ回路からなる遅延回
路１２２を介した出力を入力とするＮＡＮＤ回路からな
り、ラッチ完了検知信号φ１′を発生する。
本実施例のメモリ回路が選択時、すなわちチップセレク
ト入方信号Ｃ８がロウレベルの時、アドレス入力信号Ａ
ｉが切り換わることによって、Ｘアドレスデコード信号
Ｘｉ 及びＹアドレステコード信号Ｙｊ もまた切り換
わる。一方、アドレス入力信号Ａｉ の変化に伴なって
、一定期間低レベルになるアトＶス変化検知信号φｉが
発生し、まずリセットクロック信号φ８が一定期間ハイ
ンベルになった後、このリセットクロック信号φ８の立
ち下りとほぼ同時刻に、プリチャージクロック信号φ２
．ワード線クロック信号φ８が立ち上り、プＡ／７ツグ
クロツク信号φ、υ、ラッチクロック信号１８− φ１が立ち下る。ワード線クロック信号φ８が立ち上る
ことによって、選択のＸアドノスデコード信号Ｘｉに同
相のワード線信号Ｗｉが立ち上り、第６図＋ｊ）ｖｃ示
すメモリセル１１８のトラ／ス７アーグート用ｎＭＯ８
ＴＱ１１４がオンし、メモリセル情報がビット線ＢＬ、
ＢＬに現われ始める。この時。
ト入方信号Ｃ８がロウレベルの時、アドレス入力信号Ａ
ｉが切り換わることによって、Ｘアドレスデコード信号
Ｘｉ 及びＹアドレステコード信号Ｙｊ もまた切り換
わる。一方、アドレス入力信号Ａｉ の変化に伴なって
、一定期間低レベルになるアトＶス変化検知信号φｉが
発生し、まずリセットクロック信号φ８が一定期間ハイ
ンベルになった後、このリセットクロック信号φ８の立
ち下りとほぼ同時刻に、プリチャージクロック信号φ２
．ワード線クロック信号φ８が立ち上り、プＡ／７ツグ
クロツク信号φ、υ、ラッチクロック信号１８− φ１が立ち下る。ワード線クロック信号φ８が立ち上る
ことによって、選択のＸアドノスデコード信号Ｘｉに同
相のワード線信号Ｗｉが立ち上り、第６図＋ｊ）ｖｃ示
すメモリセル１１８のトラ／ス７アーグート用ｎＭＯ８
ＴＱ１１４がオンし、メモリセル情報がビット線ＢＬ、
ＢＬに現われ始める。この時。
ワード線第２制御部１０９においては、リセットクロッ
ク信号φ１が立ち下り、プルアップクロック信号φＰＵ
が立ち下ることによって、ワード線信号Ｗｉの論理ノベ
ルが７リツプ７０ツブ１１５にラッチされる。
ク信号φ１が立ち下り、プルアップクロック信号φＰＵ
が立ち下ることによって、ワード線信号Ｗｉの論理ノベ
ルが７リツプ７０ツブ１１５にラッチされる。
ここで、ワード線第２制御部１０９の動作を、第６図ｆ
ｆ）に基づめでより詳しく説明する。まず。
ｆ）に基づめでより詳しく説明する。まず。
このワード線第２制御部１０９は、リセット状態におい
て、リセットクロック信号φ８が電源Ｖｃｃ電位である
ので節点Ｎ１２が接地電位、すなわち節点ＮｌｌがＶｃ
ｃ箪位でｐＭＯ８ＴＱｌＯ１１がオフとなる。同じくリ
セット状態において、プルアップクロック信号φＰＵが
Ｖｃｃ屯位であるのでｎＭＯ８ＴＱｓｏｓ はオンとな
る。従って、ワード線第２制御部１０９は、リセット状
態において７一ト線信号Ｗｉ を接地電位に引き下げる
ｆｌｌＪ＠をする。
て、リセットクロック信号φ８が電源Ｖｃｃ電位である
ので節点Ｎ１２が接地電位、すなわち節点ＮｌｌがＶｃ
ｃ箪位でｐＭＯ８ＴＱｌＯ１１がオフとなる。同じくリ
セット状態において、プルアップクロック信号φＰＵが
Ｖｃｃ屯位であるのでｎＭＯ８ＴＱｓｏｓ はオンとな
る。従って、ワード線第２制御部１０９は、リセット状
態において７一ト線信号Ｗｉ を接地電位に引き下げる
ｆｌｌＪ＠をする。
次に、このワード線第２制御部１０９が、リセット状態
からラッチ状態に移る場合、すなわち第７図（ａ）にお
いて、アドレス入力信号Ａｉの変化によってリセットク
ロック信号φ８及びプルアップクロック信号φＰＵがＶ
ｃｃ電位から接地電位に立ち下る場合につ−て説明する
。まず、リセットクロック信号φ８が立ち下り、ｎ Ｍ
ＯＳ Ｔ Ｑ ｚｏｚがオフになることによって、７リ
ツプフロツプ１１５のｉ１憶状態が節点Ｎｌｌへの入力
、す々わちワード線信号Ｗｉに従って決まる状況になる
。リセットクロック信号φ８の立ち下りとほぼ同時刻に
、プルアップクロック信号φＰＵが立ち下ることによっ
て。
からラッチ状態に移る場合、すなわち第７図（ａ）にお
いて、アドレス入力信号Ａｉの変化によってリセットク
ロック信号φ８及びプルアップクロック信号φＰＵがＶ
ｃｃ電位から接地電位に立ち下る場合につ−て説明する
。まず、リセットクロック信号φ８が立ち下り、ｎ Ｍ
ＯＳ Ｔ Ｑ ｚｏｚがオフになることによって、７リ
ツプフロツプ１１５のｉ１憶状態が節点Ｎｌｌへの入力
、す々わちワード線信号Ｗｉに従って決まる状況になる
。リセットクロック信号φ８の立ち下りとほぼ同時刻に
、プルアップクロック信号φＰＵが立ち下ることによっ
て。
ｎ ＭＯＳ ＴＱｒｏａがオフになハ ワード線信号ｗ
ｉはワード線第１制御部１０８で決定される電位になる
。一方、リセットクロック信号φ１の立ち下りとほぼ同
時刻に、ワード線りロック信号φ工が立ち上り、Ｘデコ
ーダ出力Ｘｉ と同相の信号がワード線信号Ｗｉ に現
われる。すなわち、選択のＸテコーダ出力Ｘｉに対応し
たワード線信号Ｗｉだけが、接地電位からＶＣＣ電位に
立ち上る。非選択のワード線はすべて接地電位のままで
ある。選択のワード線信号Ｗｉが立ち上ると、ワード線
第２制御部１０９のｎ ＭＯＳ Ｔ Ｑ ｌａｌがオン
になＶ１節点Ｎ１１がＶＣＣ電位から接地電位になり、
続いて節点Ｎ１２が接地電位からＶｃｃ電位になる。す
なわち、７リツプフロツプ１１５の記憶状態が変わる。
ｉはワード線第１制御部１０８で決定される電位になる
。一方、リセットクロック信号φ１の立ち下りとほぼ同
時刻に、ワード線りロック信号φ工が立ち上り、Ｘデコ
ーダ出力Ｘｉ と同相の信号がワード線信号Ｗｉ に現
われる。すなわち、選択のＸテコーダ出力Ｘｉに対応し
たワード線信号Ｗｉだけが、接地電位からＶＣＣ電位に
立ち上る。非選択のワード線はすべて接地電位のままで
ある。選択のワード線信号Ｗｉが立ち上ると、ワード線
第２制御部１０９のｎ ＭＯＳ Ｔ Ｑ ｌａｌがオン
になＶ１節点Ｎ１１がＶＣＣ電位から接地電位になり、
続いて節点Ｎ１２が接地電位からＶｃｃ電位になる。す
なわち、７リツプフロツプ１１５の記憶状態が変わる。
一方、節点Ｎｉｌが接地電位になることによりて。
ｐＭＯ８ＴＱｔｏｓがオンになる。ここで、プルアップ
クロック信号φＰｔｌは接地電位にあるから、ｐＭ。
クロック信号φＰｔｌは接地電位にあるから、ｐＭ。
８ Ｔ Ｑ１０４も又オンである。従って、ｐＭＯＳ
ＴＱ１０４ 。
ＴＱ１０４ 。
ＱｌｏＢが共にオンになり、ワード線信号ＷｉがＶＣＣ
電位に引き上げられる。すなわち、ワード線抵抗が大き
く、ワード線信号Ｗｉの波形がなまっている場合、ワー
ド線第２制御部１０９により、ワード線信号Ｗｉの波形
整形が行なわれる。
電位に引き上げられる。すなわち、ワード線抵抗が大き
く、ワード線信号Ｗｉの波形がなまっている場合、ワー
ド線第２制御部１０９により、ワード線信号Ｗｉの波形
整形が行なわれる。
プルアップクロツタ信号φＰＵは、読出し動作に必要な
一定期間だけ接地電位にとどまつた後立ち上ｆ）、ｎＭ
Ｏ８ＴＱｘｏｓがオンになることによって、２１− ワード線信号ＷｔがＶｃｃ電位から接地電位に立ち下る
。ここで、リセットクロック信号φ８は接地電位のまま
であるから、フリップ７０ツブ１１５の記憶状態は変化
しない。すなわち、この時点において５選択及び非選択
のすべてのワード線が接地電位であるのに対し５選択ワ
ード線に対応するフリップフロップ１１５の記憶状態と
、すべての非選択ワード線に対応する７リツプ７０ツブ
１１５の記憶状態が異なるという状況になる。後述の様
に、書込み動作におりて、再びプルアップクロック信号
φＰＵが一定所要期間Ｖｃｃ電位になるが、この時、選
択のワード線信号Ｗ１は、ワード線第１制御部１０Ｂだ
けでなく、ワード線第２制御部１０９によってもＶＣＣ
電位に引き上げられる。
一定期間だけ接地電位にとどまつた後立ち上ｆ）、ｎＭ
Ｏ８ＴＱｘｏｓがオンになることによって、２１− ワード線信号ＷｔがＶｃｃ電位から接地電位に立ち下る
。ここで、リセットクロック信号φ８は接地電位のまま
であるから、フリップ７０ツブ１１５の記憶状態は変化
しない。すなわち、この時点において５選択及び非選択
のすべてのワード線が接地電位であるのに対し５選択ワ
ード線に対応するフリップフロップ１１５の記憶状態と
、すべての非選択ワード線に対応する７リツプ７０ツブ
１１５の記憶状態が異なるという状況になる。後述の様
に、書込み動作におりて、再びプルアップクロック信号
φＰＵが一定所要期間Ｖｃｃ電位になるが、この時、選
択のワード線信号Ｗ１は、ワード線第１制御部１０Ｂだ
けでなく、ワード線第２制御部１０９によってもＶＣＣ
電位に引き上げられる。
すなわち、ワード線抵抗による波形のなまり及び信号遅
延が問題となる場合に、非常に有効な動きをする。以上
の様に、ワード線第２制御部１０９は、読出し動作にお
いて、ワード線信号波形を整形する働きと、書込み動作
において、ワード線信号Ｗｉ を十分早く立ち上げる働
きを兼ね備えた回２２− 路である。
延が問題となる場合に、非常に有効な動きをする。以上
の様に、ワード線第２制御部１０９は、読出し動作にお
いて、ワード線信号波形を整形する働きと、書込み動作
において、ワード線信号Ｗｉ を十分早く立ち上げる働
きを兼ね備えた回２２− 路である。
一方５選択のＹアドレスデコード信号Ｙｊによって、第
６図山に示すメモリセルマトリックス部１０１中のただ
一つのセンスアング１１９が活性化され、結果として、
ただ一つのメモリセルの情報だけが、データバス線１）
Ｂ、 １）Ｂ に伝わる。さらに、データバス線ＤＢ、
ＤＢ上のデータは、第６図（粉に示すデータラッチ部１
１１に入力され、トランス７アーゲート用ｎＭＯ８Ｔ（
Ｊｏｇを介して、ラッテバス線ＬＢ、ＬＢ上に伝わる。
６図山に示すメモリセルマトリックス部１０１中のただ
一つのセンスアング１１９が活性化され、結果として、
ただ一つのメモリセルの情報だけが、データバス線１）
Ｂ、 １）Ｂ に伝わる。さらに、データバス線ＤＢ、
ＤＢ上のデータは、第６図（粉に示すデータラッチ部１
１１に入力され、トランス７アーゲート用ｎＭＯ８Ｔ（
Ｊｏｇを介して、ラッテバス線ＬＢ、ＬＢ上に伝わる。
ラッテバス線ＬＢ、ＬＢの内 Ｍｏ“情報側線の電圧が
適当なレベルまで低下しに時、第６図（ｇ）に示すラッ
チ完了検知部１１２が動作して、ラッチ完了検知信号φ
□′が立ち下ハ よってクロック発生部１０７が動作す
る。まず、ワード線りロック信号φ工が立ち下り、プル
アップクロック信号φＰＵが立ち上ることによって、ワ
ード線信号Ｗｉが立ち下り、第６図（ｊ）に示すメモリ
セルのトランスファーゲート用ｎＭＯ８ＴＱｘｔａがオ
フされ、″θ′″情報側ビット線のレベル落ちが停止す
る。次に、プリチャージクロック信号φ、が立ち下り、
ビット線ＢＬ、ＢＬのプリチャージ、すなわちビット線
上のデータのリセットが行なわれる。一方、はぼ同時刻
に、ラッテクロック信号φ１が立ち上り、ラッチバス線
り、Ｂ、ＬＢ上のデータがデーメラッテ部１１１中のラ
ッチアンプ１１６にラッチされ。
適当なレベルまで低下しに時、第６図（ｇ）に示すラッ
チ完了検知部１１２が動作して、ラッチ完了検知信号φ
□′が立ち下ハ よってクロック発生部１０７が動作す
る。まず、ワード線りロック信号φ工が立ち下り、プル
アップクロック信号φＰＵが立ち上ることによって、ワ
ード線信号Ｗｉが立ち下り、第６図（ｊ）に示すメモリ
セルのトランスファーゲート用ｎＭＯ８ＴＱｘｔａがオ
フされ、″θ′″情報側ビット線のレベル落ちが停止す
る。次に、プリチャージクロック信号φ、が立ち下り、
ビット線ＢＬ、ＢＬのプリチャージ、すなわちビット線
上のデータのリセットが行なわれる。一方、はぼ同時刻
に、ラッテクロック信号φ１が立ち上り、ラッチバス線
り、Ｂ、ＬＢ上のデータがデーメラッテ部１１１中のラ
ッチアンプ１１６にラッチされ。
同時に、トランスファーゲート用ｎ ＭＯ８Ｔ Ｑ１０
６ カオスされ、データバス線ＤＢ、ＤＢと２ッチバス
線ＬＢ、ＬＢの間のデータ伝達が遮断される。さらに、
ラッテバス線ＬＢ、ｌ、Ｂ上のデータはＬ）ｏｕ’ｒ制
御部１１４を介して、ＤｏＵＴ端子へ送られる。一方、
ビット線ＢＬ、Ｂｌ、、データバス線１）Ｂ、 ＩＪＢ
上のデータはリセットされる。
６ カオスされ、データバス線ＤＢ、ＤＢと２ッチバス
線ＬＢ、ＬＢの間のデータ伝達が遮断される。さらに、
ラッテバス線ＬＢ、ｌ、Ｂ上のデータはＬ）ｏｕ’ｒ制
御部１１４を介して、ＤｏＵＴ端子へ送られる。一方、
ビット線ＢＬ、Ｂｌ、、データバス線１）Ｂ、 ＩＪＢ
上のデータはリセットされる。
以上述べてきた様に５本実施例は、ビット線の“０“情
報側線の電圧レベルの低下を必要最小限に抑え、ビット
線のプリチャージ電流の大幅な低減を可能にするもので
ある。
報側線の電圧レベルの低下を必要最小限に抑え、ビット
線のプリチャージ電流の大幅な低減を可能にするもので
ある。
次に、ｉＦ込み動作について第８図（ａ）に示す動作波
形図を参照して説明する。まず、ライトイネーブル入力
信号ＷＥがハイレベルからロウレベルに立ち下り％すな
わち、ライトイネーブル入力信号ＷＥが活性化されるこ
とにより、ＤＩＮ制御部１１０が動作して、データ入力
信号Ｄ■Ｎのデータ、すなわち、メモリセルへ書込むべ
きデータが、第６図（すに示すメモリセルマトリックス
部ｌｏ１へのライトバス線ＷＢ、ＷＢＫ伝わる。さらに
５選択のＹアドレスデコード信号Ｙｊによって、ただ−
組のＹセレクト・トランス７アーゲート用ｎＭＯ８ＴＱ
ｏｏがオンして、ただ−組のビット線Ｂｌ、、Ｂｌ。
形図を参照して説明する。まず、ライトイネーブル入力
信号ＷＥがハイレベルからロウレベルに立ち下り％すな
わち、ライトイネーブル入力信号ＷＥが活性化されるこ
とにより、ＤＩＮ制御部１１０が動作して、データ入力
信号Ｄ■Ｎのデータ、すなわち、メモリセルへ書込むべ
きデータが、第６図（すに示すメモリセルマトリックス
部ｌｏ１へのライトバス線ＷＢ、ＷＢＫ伝わる。さらに
５選択のＹアドレスデコード信号Ｙｊによって、ただ−
組のＹセレクト・トランス７アーゲート用ｎＭＯ８ＴＱ
ｏｏがオンして、ただ−組のビット線Ｂｌ、、Ｂｌ。
に書込みデータが伝わる。なお、その他のビット線は、
Ｖｃｃレベルにプリチャージされ喪ままの状態にある
。所要時間経過後、ライトイネーブル入力信号ＷＥがロ
ウレベルからハイレベルに立ち上り、すなわち、ライト
イネーブル入力信号ＷＥが非活性化されると、 ＤＩＮ
制御部１１０もまた非活性化されて、データ入力信号Ｄ
ＩＭのデータは、ｙイ）／（ス線ＷＢ、ＷＢへは伝わら
なくなる。一方。
Ｖｃｃレベルにプリチャージされ喪ままの状態にある
。所要時間経過後、ライトイネーブル入力信号ＷＥがロ
ウレベルからハイレベルに立ち上り、すなわち、ライト
イネーブル入力信号ＷＥが非活性化されると、 ＤＩＮ
制御部１１０もまた非活性化されて、データ入力信号Ｄ
ＩＭのデータは、ｙイ）／（ス線ＷＢ、ＷＢへは伝わら
なくなる。一方。
２イトイネ一ブル入力信号ＷＥの非活性化によって、ラ
イトイネーブル非活性化検知信号φ、が立ち上り、クロ
ック発生部１０７が動作する。
イトイネーブル非活性化検知信号φ、が立ち上り、クロ
ック発生部１０７が動作する。
２５−
読出し動作時と同様に、まずワード線クロック信号φ８
、プリチャージクロック信号φ１が立ち上り、プルアン
プクロック信号φＰＬＩｓ ラッテクロック信号φ１が
立ち下る。なお、リセットクロック信号φ８はロウレベ
ルのままで変化しない。０の結果、第６図（ｉ）に示す
メモリマトリックス部１０１中のビット線ＢＬ、ＢＬの
プリチャージ用＋［）ＭＯ８ＴＱＩＩＩ 、 Ｑ１１２
がオフされ、一方５選択のＸアドレスデコード信号Ｘｉ
と同相のワード線信号Ｗｉが立ち上り、第６図（ｊ）
に示すメモリセル１１８のトランス７アーゲート用ｎＭ
Ｏ８ＴＱｕ４がオンする。この結果、ただ一つのメモリ
セルｌ１８だけうに、ワード線りロック信号φ工とプル
アップクロック信号φＰＵによって、ワード線第１制御
部１０８及びワード線第２制御部１０９の出力端より発
生する点が、本実施例の要点の一つとなっている。この
様な回路構成によって、ワード線の配線抵抗による信号
遅延が小さくなり、さらにはラ２６− イトイネーブル大刀信号ＷＥの非活性化より、メモリセ
ル１１８への書き込与完了までの時間も小さくなる。
、プリチャージクロック信号φ１が立ち上り、プルアン
プクロック信号φＰＬＩｓ ラッテクロック信号φ１が
立ち下る。なお、リセットクロック信号φ８はロウレベ
ルのままで変化しない。０の結果、第６図（ｉ）に示す
メモリマトリックス部１０１中のビット線ＢＬ、ＢＬの
プリチャージ用＋［）ＭＯ８ＴＱＩＩＩ 、 Ｑ１１２
がオフされ、一方５選択のＸアドレスデコード信号Ｘｉ
と同相のワード線信号Ｗｉが立ち上り、第６図（ｊ）
に示すメモリセル１１８のトランス７アーゲート用ｎＭ
Ｏ８ＴＱｕ４がオンする。この結果、ただ一つのメモリ
セルｌ１８だけうに、ワード線りロック信号φ工とプル
アップクロック信号φＰＵによって、ワード線第１制御
部１０８及びワード線第２制御部１０９の出力端より発
生する点が、本実施例の要点の一つとなっている。この
様な回路構成によって、ワード線の配線抵抗による信号
遅延が小さくなり、さらにはラ２６− イトイネーブル大刀信号ＷＥの非活性化より、メモリセ
ル１１８への書き込与完了までの時間も小さくなる。
ところで、メモリセル１１８への書込み完了時刻は、第
６図（ｈ）に示す書込み完了検知部１１３により、検知
される。書込み完了検知部１１３は、ワード線りロック
信号φ工をダミーワード線ＤＷＬを介して、遅延させて
、ダミーワード線信号ＷＤを作り、ダミーワード線ＤＷ
Ｉ、の遠端に擬似メモリセル１１７を設け、その節点Ｎ
１３．Ｎ１４を入力とするＮＡＮＤ回路とその出力とそ
の出力をイ／バーメ回路からなる遅延口ｉ＆ｌ ２４の
出力を入力とするＮＡＮＤ 回路からなり、書込み完了
検知信号φ７′を発生する。ダミーワード線ＤＷＩ。
６図（ｈ）に示す書込み完了検知部１１３により、検知
される。書込み完了検知部１１３は、ワード線りロック
信号φ工をダミーワード線ＤＷＬを介して、遅延させて
、ダミーワード線信号ＷＤを作り、ダミーワード線ＤＷ
Ｉ、の遠端に擬似メモリセル１１７を設け、その節点Ｎ
１３．Ｎ１４を入力とするＮＡＮＤ回路とその出力とそ
の出力をイ／バーメ回路からなる遅延口ｉ＆ｌ ２４の
出力を入力とするＮＡＮＤ 回路からなり、書込み完了
検知信号φ７′を発生する。ダミーワード線ＤＷＩ。
は正規のワード線ＷＬと同様の遅延線路で、例えばワー
ド線第２制御部１０９ よりワード線遠端までの部分ワ
ード線と等価に構成されたものとする。
ド線第２制御部１０９ よりワード線遠端までの部分ワ
ード線と等価に構成されたものとする。
ダミーワード線信号ＷＤがロウレベルの間は擬似メモリ
セル１１７内の節点Ｎ１３．Ｎ１４は共にＶｃｃレベル
にあり、書込み完了検知部１１３の出力、すなわち書込
み完了検知信号φ１′はノ・インベルの１まであるが、
ダミーワード線信号ＷＤが立ち上ると、トランスファー
ゲート用ｎ Ｍ ０８ Ｔ Ｑ１０７がオンし、節点プ
リチャージ用ｐＭＯ８ＴＱｌｏｓ、Ｑｌｏｅがオフされ
るため、節点Ｎ１４はロウレベルになり、書込み完了検
知信号φい′が立ち下る。よって、りｐツク発生部１０
７が動いて、プリチャージクロック信号φ２．ワード線
クロック信号φ８を立ち下げ、一方プルアツブクロック
信号φＰＵ＋ ラッチクロック信号φＬを立ち上げる。
セル１１７内の節点Ｎ１３．Ｎ１４は共にＶｃｃレベル
にあり、書込み完了検知部１１３の出力、すなわち書込
み完了検知信号φ１′はノ・インベルの１まであるが、
ダミーワード線信号ＷＤが立ち上ると、トランスファー
ゲート用ｎ Ｍ ０８ Ｔ Ｑ１０７がオンし、節点プ
リチャージ用ｐＭＯ８ＴＱｌｏｓ、Ｑｌｏｅがオフされ
るため、節点Ｎ１４はロウレベルになり、書込み完了検
知信号φい′が立ち下る。よって、りｐツク発生部１０
７が動いて、プリチャージクロック信号φ２．ワード線
クロック信号φ８を立ち下げ、一方プルアツブクロック
信号φＰＵ＋ ラッチクロック信号φＬを立ち上げる。
これらクロック信号φ２．φ８．φＰＩＪ＋ φ１のタ
イミング関係は、読出し動作時と同様である。
イミング関係は、読出し動作時と同様である。
従って、書込み動作においても、ワード線は一定期間だ
けしかハイレベルにならず、よって選択ビット線を除く
ビット線、すなわち非選択ビット線の“０”情報側線の
レベル低下を最小限に抑えることができる。
けしかハイレベルにならず、よって選択ビット線を除く
ビット線、すなわち非選択ビット線の“０”情報側線の
レベル低下を最小限に抑えることができる。
以上の様に５本実施例は、読出し、書込みの各動作にお
いて、ビット線の゛０゛情報側線の電圧レベルの低下を
必要最小限に抑える結果、ビット線のプリチャージ電流
は、第７図（ｂ）、第８図ｆｂ）に示すように、第３図
（ｂ）、第４図（りに示す従来例に比べて、大幅な低減
を可能にする。
いて、ビット線の゛０゛情報側線の電圧レベルの低下を
必要最小限に抑える結果、ビット線のプリチャージ電流
は、第７図（ｂ）、第８図ｆｂ）に示すように、第３図
（ｂ）、第４図（りに示す従来例に比べて、大幅な低減
を可能にする。
第９図は本発明の第２の実施例の要部を示す回［ｉＧで
、メモリセルマトリックス部を示す。本実施例のメモリ
セルマトリックス部３０１ は、第６図（りに示した第
１の実施例のメモリセルマトリックス部１０１において
、データバフ、線ＤＢ、 ＤＢの抵抗性負荷用ｎＭＯ８
ＴＱｏａをプリチャージ用ｐＭＯ８ＴＱ２０１ 、 Ｑ
２０２で置き換え、センスアンプ１１９と直列にｎＭＯ
８ＴＱｚｏｓを付加し、ｐＭＯ８ＴＱ２ｏｘ 、 Ｑ２
０１２ 、 ｎＭＯ８ＴＱｚｏａのゲートにプリチャー
ジクロック信号φ２を遅延回路１２Ｓを介して同相遅延
信号を与えたメモリ回路である。この様な構成にするこ
とにより、第１の実施例においてデータバス線ＤＢ、Ｄ
Ｂを流れていた貫通電流を遮断でき、第］の実施例より
も小さな平均動作電流を実現することが可能となる。
、メモリセルマトリックス部を示す。本実施例のメモリ
セルマトリックス部３０１ は、第６図（りに示した第
１の実施例のメモリセルマトリックス部１０１において
、データバフ、線ＤＢ、 ＤＢの抵抗性負荷用ｎＭＯ８
ＴＱｏａをプリチャージ用ｐＭＯ８ＴＱ２０１ 、 Ｑ
２０２で置き換え、センスアンプ１１９と直列にｎＭＯ
８ＴＱｚｏｓを付加し、ｐＭＯ８ＴＱ２ｏｘ 、 Ｑ２
０１２ 、 ｎＭＯ８ＴＱｚｏａのゲートにプリチャー
ジクロック信号φ２を遅延回路１２Ｓを介して同相遅延
信号を与えたメモリ回路である。この様な構成にするこ
とにより、第１の実施例においてデータバス線ＤＢ、Ｄ
Ｂを流れていた貫通電流を遮断でき、第］の実施例より
も小さな平均動作電流を実現することが可能となる。
以上述べた様に、これらの実施例によると１選択ワード
線を一定所要期間だけノ・インベルとし、２９− データラッチ完了後あるいは書込み完了後は前記選択ワ
ード線をロウレベルとすることによって、平均動作電流
を十分小さくする様なメモリ回路力ζ実現される。
線を一定所要期間だけノ・インベルとし、２９− データラッチ完了後あるいは書込み完了後は前記選択ワ
ード線をロウレベルとすることによって、平均動作電流
を十分小さくする様なメモリ回路力ζ実現される。
なお、前記各実施例は、ビット線終端にプリチャージ用
ｐＭＯ８ＴＱｘｕ 、 Ｑ１１２を設けた場合の実施例
であるが、ビット線終端に抵抗性負荷を設けた場合も、
本発明の主旨を満たす、十分小さな平均動作電流を実現
するメモリ回路を構成で返る。
ｐＭＯ８ＴＱｘｕ 、 Ｑ１１２を設けた場合の実施例
であるが、ビット線終端に抵抗性負荷を設けた場合も、
本発明の主旨を満たす、十分小さな平均動作電流を実現
するメモリ回路を構成で返る。
又、以上の各実施例は、０ＭＯ８構成のメモリ回路に本
発明を適用した例であるが、ｎＭＯ８構成のメモリ回路
、ｎＭＯ８−０ＭＯ８混成のメモリ回路等に本発明を適
用することも可能である。その他、本発明の主旨を満た
す種々の応用例が可能であることは言うまでもない。
発明を適用した例であるが、ｎＭＯ８構成のメモリ回路
、ｎＭＯ８−０ＭＯ８混成のメモリ回路等に本発明を適
用することも可能である。その他、本発明の主旨を満た
す種々の応用例が可能であることは言うまでもない。
更に５以上の説明は正論理に基づいて行なったけれども
、負論理の場合は、論理和と論理積、ＡＮＤ回路とＯＲ
回路、ＮＡＮＤ回路とＮＯＲ，回路とを相互に置換える
ことにより同様に適用されることはもち論である。
、負論理の場合は、論理和と論理積、ＡＮＤ回路とＯＲ
回路、ＮＡＮＤ回路とＮＯＲ，回路とを相互に置換える
ことにより同様に適用されることはもち論である。
３０−
（発明の効果）
以上、詳細に説明したとおり、本発明のメモリ回路は上
記の構成を有しているので、読出し、書込みの各動作に
おいて、ビット線の“０″′情報側線の屯田レベルの低
下を必要最小限に抑える結果、ビット線のプリチャージ
電流を大幅に低減でき。
記の構成を有しているので、読出し、書込みの各動作に
おいて、ビット線の“０″′情報側線の屯田レベルの低
下を必要最小限に抑える結果、ビット線のプリチャージ
電流を大幅に低減でき。
十分に小名な平均電流で動作するという効果を有する。
第１図は従来のメモリ回路の一例の要部を示すブロック
図、第２図ｆａ）〜（ｅ）はその部分詳細回路図。 第３図ｔａＬ （ｂ）及び第４図ｆａｔ、 （ｂ）は第
１図における信号及びプリチャージ電流の動作波形図、
第５図は本発明の第１の実施例の要部を示すブロック図
、第６図（ａ）〜（Ｊ）はその部分詳細回路図、第７図
（ａ）。 ｆｂ）及び第８図ｔａｇ、 ｆｂ）は第５図における信
号及びプリチャージ電流の動作波形図、第９図は本発明
の第２の実施例の要部を示す回路図である。 １１．１２・・・・・・入力ハッ７ア、１３・・・・・
・クロック発生部、１４・・・・・・Ｘアドレスデコー
ダ、１５・・・・−・Ｘアドレスデコーダ、１６・・・
・・・ＤＩＮ制御部。 １７・・・・・・メモリセルマトリックスｉ、１Ｂ・・
・・・・Ｄｏｕｒ制御Ｊ ｌ ９・・・・・・メモリセ
ル、２０・・・・・・センスアンプ、２１・・・・・・
遅延回路、１０１・・・・・・メモリセルマトリックス
部、１０礼 １０３，１０４ ・−・・・・入力バッフ
ァ、１０５・・・・・・Ｘアドレスデコーダ、１０６・
・・・・・Ｘアドレスデコーダ、１０７・・・・・・ク
ロック発生部、ｔＯＳ・・・・・・ワード線第１制御部
、１０９・・・・・・ワード線第２制御部、１１０・−
・・・・ＤＩＮ制御部、１１１・・・・・・データラッ
チ部、１１２・・・・・・ラッチ完了検知部、１１３・
・・・・・書込み完了検知部。 １１４・・・・・・ＤｏＵＴ制御部、１１５・・・・・
・７リノプ７０ツブ、１１７・・・・・・擬似メモリセ
ル、１１８・・・・・・メＡｔ’、 Ａｉ’・・・・・
・アドレスバッファ（ｉ号、ＢＬ、ＢＬ・・・・・・デ
ータバスＨｂ ＤＩＮ・・・・・・データ入力信号。 Ｄｒｄ、 ＤｒＮ’・・・・・・データ入力バラフッ信
号、１）ＯＵＴ・・・・・・データ入力信号、ＤＷＬ・
・・・・・ダミーワード線。 ＬＢ、ＬＢ・・・・・・ラッテバスＩｉ１％ Ｎｉｌ、
Ｎ１２゜Ｎ１３．Ｎ１４・・・・・・節点、 Ｖｃｃ・
・・・・・電源、 ＷＢ。 ＷＢ・・・・・・ライトバス線、ＷＤ・・・・・・ダミ
ーワード線信号、ＷＥ・−・・・・ライトイネーブル入
力信号、ｗｇ’。 ＷＥ’・・・・・・ライトイネ−プルバッファ信号、Ｗ
Ｌ・・・・・・ワード線、Ｗｉ・・・・・・ワード線信
号、Ｘｉ・・・・・・Ｘアドレスデコード信号、Ｙｊ
・・・・・・Ｙアドレステコード信号、φｉ・・・・・
・アドレス変化検知信号、φ１・・・・・・ラッテクロ
ック信号、φ１′・・・・・・ラッチ完了検知信号、φ
、・・・・・・プリチャージクロック信号、φ８・・・
・・・リセットクロック信号、φ、Ｕ・・・・・・プル
アップクロック信号、φ１・−・・・・ライトイネーブ
ル非活性化検知信号、φ１′・・・・・−書込み完了検
知信号、φ工・・・・・・ワード線クロック信号ｋ Ｑ
ｌｌｌ Ｑ２１１ Ｑ２２・・・・−・ｎチャネルｌｊ
ｉｊＭ０８ ） ９ ｙジｘ ｐ 、 Ｑ１２． Ｑ１
！。 Ｑ２ｍ・・・・・・ｐチャネルｌ！！！ＭＯ８）う／ジ
スタｋ Ｑ１０１ＴＱ１０２１ Ｑｌｏｇｌ Ｑ１０７
１ Ｑｎｏ、 Ｑ１１４１ Ｑ１１５＋ Ｑ２０ｍ −
−−−−・ｎチャネル型Ｍ０８トク／ジスタ、 Ｑｌｏ
ａ、 Ｑｔｏｓ、 Ｑｌｏｇ。 ３３− Ｑｌ０８． ＱＩＯＩＩ、 Ｑｌｌｌｌ Ｑ１１２１
Ｑｌｌｌｌ Ｑ１１６１ Ｑｚｏｔ、 Ｑｚｏｚ・・・
・・・ｐチャネル１１Ｍ０８）う／ジスタ。 ３４−
図、第２図ｆａ）〜（ｅ）はその部分詳細回路図。 第３図ｔａＬ （ｂ）及び第４図ｆａｔ、 （ｂ）は第
１図における信号及びプリチャージ電流の動作波形図、
第５図は本発明の第１の実施例の要部を示すブロック図
、第６図（ａ）〜（Ｊ）はその部分詳細回路図、第７図
（ａ）。 ｆｂ）及び第８図ｔａｇ、 ｆｂ）は第５図における信
号及びプリチャージ電流の動作波形図、第９図は本発明
の第２の実施例の要部を示す回路図である。 １１．１２・・・・・・入力ハッ７ア、１３・・・・・
・クロック発生部、１４・・・・・・Ｘアドレスデコー
ダ、１５・・・・−・Ｘアドレスデコーダ、１６・・・
・・・ＤＩＮ制御部。 １７・・・・・・メモリセルマトリックスｉ、１Ｂ・・
・・・・Ｄｏｕｒ制御Ｊ ｌ ９・・・・・・メモリセ
ル、２０・・・・・・センスアンプ、２１・・・・・・
遅延回路、１０１・・・・・・メモリセルマトリックス
部、１０礼 １０３，１０４ ・−・・・・入力バッフ
ァ、１０５・・・・・・Ｘアドレスデコーダ、１０６・
・・・・・Ｘアドレスデコーダ、１０７・・・・・・ク
ロック発生部、ｔＯＳ・・・・・・ワード線第１制御部
、１０９・・・・・・ワード線第２制御部、１１０・−
・・・・ＤＩＮ制御部、１１１・・・・・・データラッ
チ部、１１２・・・・・・ラッチ完了検知部、１１３・
・・・・・書込み完了検知部。 １１４・・・・・・ＤｏＵＴ制御部、１１５・・・・・
・７リノプ７０ツブ、１１７・・・・・・擬似メモリセ
ル、１１８・・・・・・メＡｔ’、 Ａｉ’・・・・・
・アドレスバッファ（ｉ号、ＢＬ、ＢＬ・・・・・・デ
ータバスＨｂ ＤＩＮ・・・・・・データ入力信号。 Ｄｒｄ、 ＤｒＮ’・・・・・・データ入力バラフッ信
号、１）ＯＵＴ・・・・・・データ入力信号、ＤＷＬ・
・・・・・ダミーワード線。 ＬＢ、ＬＢ・・・・・・ラッテバスＩｉ１％ Ｎｉｌ、
Ｎ１２゜Ｎ１３．Ｎ１４・・・・・・節点、 Ｖｃｃ・
・・・・・電源、 ＷＢ。 ＷＢ・・・・・・ライトバス線、ＷＤ・・・・・・ダミ
ーワード線信号、ＷＥ・−・・・・ライトイネーブル入
力信号、ｗｇ’。 ＷＥ’・・・・・・ライトイネ−プルバッファ信号、Ｗ
Ｌ・・・・・・ワード線、Ｗｉ・・・・・・ワード線信
号、Ｘｉ・・・・・・Ｘアドレスデコード信号、Ｙｊ
・・・・・・Ｙアドレステコード信号、φｉ・・・・・
・アドレス変化検知信号、φ１・・・・・・ラッテクロ
ック信号、φ１′・・・・・・ラッチ完了検知信号、φ
、・・・・・・プリチャージクロック信号、φ８・・・
・・・リセットクロック信号、φ、Ｕ・・・・・・プル
アップクロック信号、φ１・−・・・・ライトイネーブ
ル非活性化検知信号、φ１′・・・・・−書込み完了検
知信号、φ工・・・・・・ワード線クロック信号ｋ Ｑ
ｌｌｌ Ｑ２１１ Ｑ２２・・・・−・ｎチャネルｌｊ
ｉｊＭ０８ ） ９ ｙジｘ ｐ 、 Ｑ１２． Ｑ１
！。 Ｑ２ｍ・・・・・・ｐチャネルｌ！！！ＭＯ８）う／ジ
スタｋ Ｑ１０１ＴＱ１０２１ Ｑｌｏｇｌ Ｑ１０７
１ Ｑｎｏ、 Ｑ１１４１ Ｑ１１５＋ Ｑ２０ｍ −
−−−−・ｎチャネル型Ｍ０８トク／ジスタ、 Ｑｌｏ
ａ、 Ｑｔｏｓ、 Ｑｌｏｇ。 ３３− Ｑｌ０８． ＱＩＯＩＩ、 Ｑｌｌｌｌ Ｑ１１２１
Ｑｌｌｌｌ Ｑ１１６１ Ｑｚｏｔ、 Ｑｚｏｚ・・・
・・・ｐチャネル１１Ｍ０８）う／ジスタ。 ３４−
Claims (1)
- 【特許請求の範囲】 ＋１３ データの伝達を行なう複数のビット線と複数の
ワード線の叉点にメモリセルを配置したメモリ回路にお
いて、読出しデータをラッチする第１の手段と、アドレ
ス入力信号の変化を検知して立上９前記２ツテの完了を
検知して立下る第１の信号全発生する第２の手段と、書
込み動作でのライトイネーブル入力信号の非活性化全検
知して立上シ前記メモリセルへの書込み完了を検知して
立下る第２の信号を発生する第３の手段と、前記第１の
信号と前記第２の信号の論理積（又は論理和）信号を発
生する第４の手段と。 前記論理積（又は論理和）信号とアドレスデコード信号
の論理積（又は論理和）信号を前記ワード線に与える第
５の手段と、前記ワード線の論理レベルをラッチし前記
ワード線ｔラッテされた前記論理レベルに従って駆動す
る第６の手段とを含むことを特徴とするメモリ回路。 （２） 第６の手段が、７リツプ７０ツブと、入力をワ
ード線に出力を前記７リツプ７０ツブの第１の節点にそ
れぞれ接続した入力回路と、入力全前記第１の節点に出
力を前記ワード線にそれぞれ接続し第１のクロック信号
によって制御されるワード線駆動回路と、第２のクロッ
ク信号によって前記スリップフロップの保持データをリ
セットするりセント回路から構成される特許請求の範囲
第［１）項記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58230287A JPS60124093A (ja) | 1983-12-06 | 1983-12-06 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58230287A JPS60124093A (ja) | 1983-12-06 | 1983-12-06 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124093A true JPS60124093A (ja) | 1985-07-02 |
Family
ID=16905444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58230287A Pending JPS60124093A (ja) | 1983-12-06 | 1983-12-06 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228489A (ja) * | 1987-03-17 | 1988-09-22 | Sony Corp | メモリ装置 |
-
1983
- 1983-12-06 JP JP58230287A patent/JPS60124093A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228489A (ja) * | 1987-03-17 | 1988-09-22 | Sony Corp | メモリ装置 |
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