JP2021150937A - 半導体集積回路装置及び受信装置 - Google Patents

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正知 永光
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Abstract

【課題】シリアルデータ伝送を高速に行うことができる半導体集積回路装置を提供すること。【解決手段】実施形態に係る半導体集積回路装置は、入力信号、反転入力信号が供給される制御端を有する第１、第２トランジスタと、一方の出力端が他方の入力端に互いに接続される第１、第２インバータと、入力信号、反転入力信号が供給される制御端を有する第３、第４トランジスタと、第１トランジスタ乃至第４トランジスタに接続される第５トランジスタと、を具備する。第３トランジスタは、第２インバータの出力端に接続される第１端を有する。第４トランジスタは、第１インバータの出力端に接続される第１端を有する。第５トランジスタは、クロック信号が供給される制御端を有する。【選択図】図８

Description

本発明の実施形態は半導体集積回路装置及び受信装置に関する。
送信装置との間でシリアルデータ伝送を行うための半導体集積回路装置を備える受信装置がある。シリアルデータ伝送では、受信装置に備えられる半導体集積回路装置は、伝送される信号の伝送中の損失を補償する回路を備える。この補償のための処理は高速化が要求されている。
特許第4901211号公報 特許第3841221号公報 特許第5518409号公報
本発明の目的は、シリアルデータ伝送を高速に行うことができる半導体集積回路装置及び受信装置を提供することである。
実施形態に係る半導体集積回路装置は、
入力信号が供給される制御端を有する第１トランジスタと、
入力信号の反転信号が供給される制御端を有する第２トランジスタと、
第１電圧が供給される第１端と、第２トランジスタの第１端に接続される第２端と、を有する第１インバータと、
第１電圧が供給される第１端と、第１トランジスタの第１端に接続される第２端と、を有する第２インバータと、
入力信号が供給される制御端を有する第３トランジスタと、
入力信号の反転信号が供給される制御端を有する第４トランジスタと、
第１トランジスタ、第２トランジスタ、第３トランジスタ、及び第４トランジスタの第２端に接続される第１端と、第１電圧と異なる第２電圧が供給される第２端と、を有する第５トランジスタと、を具備する。
第１インバータの出力端は、第２インバータの入力端に接続される。第２インバータの出力端は、第１インバータの入力端に接続される。第３トランジスタは、第２インバータの出力端に接続される第１端を有する。第４トランジスタは、第１インバータの出力端に接続される第１端を有する。第５トランジスタは、クロック信号が供給される制御端を有する。
第１実施形態にかかる半導体集積回路装置を備える受信装置を含む伝送システムの一例のブロック図である。 伝送路による損失とイコライザ回路による補償の関係の一例を示す図である。 イコライザ回路の一例のブロック図である。 ＣＴＬＥ回路の一例の回路図である。 ＣＴＬＥ回路の等化特性の一例を示す図である。 ＤＦＥ回路とサンプラ回路の一例の回路図である。 図６に示したＤＦＥ回路の一例の回路図である。 図６に示したサンプラ回路の中の判定回路の一例の回路図である。 図８に示した判定回路の一動作例のタイミングチャートである。 判定回路の他の例の回路図である。 図１０に示した判定回路の一動作例のタイミングチャートである。 判定回路のさらに他の例の回路図である。
以下、図面を参照して、実施形態を説明する。以下の説明は、実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、以下に説明する構成要素の構造、形状、配置、材質等に限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各要素のサイズ、厚み、平面寸法又は形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、互いの寸法の関係や比率が異なる要素が含まれることもある。複数の図面において、対応する要素には同じ参照数字を付して重複する説明を省略する場合もある。いくつかの要素に複数の呼称を付す場合があるが、これら呼称の例はあくまで例示であり、これらの要素に他の呼称を付すことを否定するものではない。また、複数の呼称が付されていない要素についても、他の呼称を付すことを否定するものではない。なお、以下の説明において、「接続」は直接的な接続のみならず、他の要素を介して間接的に接続されることも意味する。
［伝送システム］
第１実施形態にかかる半導体集積回路装置として、シリアルデータ伝送を高速に行うことができる受信装置を説明する。図１は、伝送システムの一例のブロック図である。伝送システム１０は、複数の回路を含み、高速シリアル通信を用いて種々のデータを一方の回路から他方の回路へ伝送する。伝送システム１０は、送信回路１２、伝送路１４、及び受信回路１６を備える。
送信回路１２は、伝送路１４を介して受信回路１６へ向けて差動信号である送信信号ＴＲ、／ＴＲを送信する。この明細書では、先頭に“／”が付された信号は、先頭に“／”が付されていない元の信号に対して位相が１８０度ずれた反転信号を示す。送信信号ＴＲ、／ＴＲは、パルス信号であり、連続した複数の時刻（区分）の各々において“０”と“１”とが識別可能なデジタル値を有する。送信回路１２は、当該パルス信号によって符号化した情報を伝送路１４を介して受信回路１６へ伝送する。
伝送路１４は、送信信号ＴＲ、／ＴＲを受信回路１６へ伝送するための物理的又は空間的な伝送媒体である。伝送媒体の一例は、ＰＣＢに設けられた配線やケーブルなどの有線経路または無線経路である。伝送路１４は、伝送媒体の物理構造や材質に応じて種々の伝送特性を有し得る。伝送特性とは、例えば特定の周波数帯域における利得の損失を伴う周波数特性を含む。送信信号ＴＲ、／ＴＲは、伝送路１４の伝送特性に応じた損失を受けて、伝送路１４により受信信号ＲＣＶ、／ＲＣＶへ変換され、受信回路１６へ入力される。
受信回路１６は、受信信号ＲＣＶ、／ＲＣＶを受信し、受信信号ＲＣＶ、／ＲＣＶに基づいて、送信信号ＴＲ、／ＴＲに含まれる情報を復号する。受信回路１６は、受信信号ＲＣＶ、／ＲＣＶの波形が伝送路１４によって送信信号ＴＲ、／ＴＲの波形と大きく異なる形状となった場合、正しく情報を復号できない場合がある。このような場合においても送信信号ＴＲ、／ＴＲに含まれる情報を正しく復号するために、受信回路１６は、イコライザ回路１８を含む。
イコライザ回路１８は、伝送路１４の伝送特性によって或る周波数帯域に生じた損失を補償する機能を有する。
図２は、伝送路１４による損失とイコライザ回路１８による補償との関係の一例を示す図である。図２は、伝送路１４の伝送特性Ｌ１と、イコライザ回路１８の補償特性（以下、波形等化特性とも言う）Ｌ２と、伝送路１４の伝送特性とイコライザ回路１８の波形等化特性との合成特性Ｌ３を示す。
伝送路１４の伝送特性Ｌ１は、例えば高周波成分を減衰させるローパスフィルタとしての特性を有する。これにより、送信信号ＴＲ、／ＴＲは、伝送路１４を介することによって高周波成分が失われた受信信号ＲＣＶ、／ＲＣＶに変換される。このため、送信信号ＴＲ、／ＴＲとしてエッジが急峻なパルス信号が送信された場合においても、受信信号ＲＣＶ、／ＲＣＶは、エッジが鈍った波形となり得る。したがって、受信信号ＲＣＶ、／ＲＣＶは、本来個別のデータを有する隣接する区分の間で、波形が重複してしまう符号間干渉（ＩＳＩ：Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅ）が発生しやすくなる。
これに対し、イコライザ回路１８の波形等化特性Ｌ２は、高周波数帯域の利得が低周波数帯域の利得に比べて高くなるように設定される。このため、合成特性Ｌ３は、伝送特性Ｌ１に対して遮断周波数が高域側にシフトした特定となる。すなわち、イコライザ回路１８による損失の補償を受けた信号は、イコライザ回路１８による損失の補償を受けない受信信号ＲＣＶ、／ＲＣＶよりも、送信信号ＴＲ、／ＴＲに含まれる情報を復号可能な形状の波形に等化される。
［イコライザ回路１８］
図３は、イコライザ回路１８の一例のブロック図である。イコライザ回路１８は、ＣＴＬＥ回路２２、ＤＦＥ回路２４、及びサンプラ回路２６を備える。
ＣＴＬＥ回路２２は、連続時間線形等化器（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）を含む。ＣＴＬＥ回路２２は、受信信号ＲＣＶ、／ＲＣＶを受けると、当該受信信号ＲＣＶ、／ＲＣＶの高周波数帯域の利得を増幅する（ブーストする）線形等化処理を行い、等化信号ＥＱ１、／ＥＱ１を生成する。ＣＴＬＥ回路２２は、等化信号ＥＱ１、／ＥＱ１をＤＦＥ回路２４に送信する。
ＤＦＥ回路２４は、判定帰還型等化器（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）を含む、非線形等化器である。ＤＦＥ回路２４は、クロック信号ＣＬＫに基づいて、現在から過去にわたる複数の区分において、入力信号が有するデジタル値が“０”であるか“１”であるかを判定し、当該判定結果に基づく判定信号を生成する。ＤＦＥ回路２４は、例えば所定のタップ係数Ｗｋに基づいて、判定信号を入力信号にフィードバックする非線形等化処理を行う。クロック信号ＣＬＫは、所定の方法で予め生成される。タップ係数Ｗｋは、入力信号において、基準時刻からｋ区分だけ過去に相当する区分におけるデジタル値に対応する。なお、ｋは、１以上ｎ以下の整数である（ｎは、任意の自然数）。
ＤＦＥ回路２４は、判定信号にタップ係数Ｗｋを乗じて生成されるフィードバック信号を等化信号ＥＱ１、／ＥＱ１に合成し、等化信号ＥＱ２、／ＥＱ２を生成する。ＤＦＥ回路２４は、等化信号ＥＱ２、／ＥＱ２をサンプラ回路２６に送信する。
サンプラ回路２６は、ＣＴＬＥ回路２２とＤＦＥ回路２４によって補償された等化信号ＥＱ２、／ＥＱ２内に含まれるデータを判定し、サンプリング結果Ｄｓを生成する。これにより、イコライザ回路１８は、送信信号ＴＲ、／ＴＲに含まれていたデータとして、サンプリング結果Ｄｓを復元することができる。サンプラ回路２６は、例えば等化信号ＥＱ２、／ＥＱ２の振幅の中間値（例えば０Ｖ）を参照電圧として用い、等化信号ＥＱ２、／ＥＱ２が参照電圧より大きいか否かに応じて、等化信号ＥＱ２、／ＥＱ２内に含まれるデータを判定し得る。
［ＣＴＬＥ回路２２］
図４は、ＣＴＬＥ回路２２の回路の一例の回路図である。
ＣＴＬＥ回路２２は、抵抗Ｒ１、Ｒ２、Ｒ３と、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４と、キャパシタＣ１、Ｃ２、Ｃ３と、を備える。トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４は、例えばＮチャンネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）である。
トランジスタＴｒ１は、受信信号ＲＣＶが供給されるゲートと、ノードＮ１に接続される第１端と、ノードＮ２に接続される第２端と、を有する。抵抗Ｒ１は、第１電源電圧ＶＤＤが供給される第１端と、ノードＮ１に接続される第２端と、を有する。ノードＮ１から等化信号／ＥＱ１が出力される。第１電源電圧ＶＤＤは、ＣＴＬＥ回路２２を駆動するための電位、例えば電源の電位である。
トランジスタＴｒ２は、信号ＳＩＧが供給されるゲートと、ノードＮ２に接続される第１端と、第２電源電圧ＶＳＳが供給される第２端と、を有する。第２電源電圧ＶＳＳは、第１電源電圧ＶＤＤとは異なる電圧であり、例えば接地電極の電位（例えば０Ｖ）である。信号ＳＩＧは、ＣＴＬＥ回路２２の動作の動作電位を決定するための信号である。第１電源電圧ＶＤＤは高電位電源電圧であり、第２電源電圧ＶＳＳは低電位電源電圧である。
トランジスタＴｒ３は、受信信号／ＲＣＶが供給されるゲートと、ノードＮ３に接続される第１端と、ノードＮ４に接続される第２端と、を有する。抵抗Ｒ２は、第１電源電圧ＶＤＤが供給される第１端と、ノードＮ３に接続される第２端と、を有する。ノードＮ３から等化信号ＥＱ１が出力される。
トランジスタＴｒ４は、信号ＳＩＧが供給されるゲートと、ノードＮ４に接続される第１端と、第２電源電圧ＶＳＳが供給される第２端と、を有する。
キャパシタＣ１は、ノードＮ２に接続される第１端と、ノードＮ４に接続される第２端と、を有する。抵抗Ｒ３は、ノードＮ２に接続される第１端と、ノードＮ４に接続される第２端と、を有する。すなわち、ノードＮ２とノードＮ４との間に、キャパシタＣ１と抵抗Ｒ３が並列に接続される。
キャパシタＣ２は、ノードＮ１に接続される第１端と、第２電源電圧ＶＳＳが供給される第２端と、を有する。キャパシタＣ３は、ノードＮ３に接続される第１端と、第２電源電圧ＶＳＳが供給される第２端と、を有する。
図５は、ＣＴＬＥ回路２２の等化特性の一例を示す図である。
ＣＴＬＥ回路２２は、受信信号ＲＣＶ、／ＲＣＶの高周波数帯域の利得を低周波数帯域よりも増幅させることによって、等化信号ＥＱ１、／ＥＱ１を生成する。ブースト量Ｂは、ＣＴＬＥ回路２２の等化特性における低周波数帯域の利得と高周波数帯域の利得との差として定義してもよい。ＣＴＬＥ回路２２は、制御回路（図示しない）から指示されるブースト量に応じてその等化特性を適応的に調整可能に構成されてもよい。これにより、ＣＴＬＥ回路２２は、受信信号ＲＣＶ、／ＲＣＶ、つまり伝送路１４の伝送特性に応じて、最適な等化特性に設定されることが出来る。
なお、ＣＴＬＥ回路２２は、受信信号ＲＣＶ、／ＲＣＶの高周波数帯域を直接的に増幅する。このため、増幅された高周波数帯域に含まれる雑音成分が同時に増幅され得る。したがって、当該増幅された雑音成分を除去するために、後述するＤＦＥ回路２４と併用されることが好ましい。
［ＤＦＥ回路２４とサンプラ回路２６］
図６は、ＤＦＥ回路２４とサンプラ回路２６の一例の回路図である。ＤＦＥ回路２４は、加算器４２と、電流源４４、４６と、セレクタ４８と、を有する。サンプラ回路２６は、判定回路５２、５４と、ラッチ５６、５８と、を備える。
加算器４２は、等化信号ＥＱ１、／ＥＱ１に、サンプル回路２６からのフィードバック信号を加算し、得られた信号を等化信号ＥＱ２、／ＥＱ２としてサンプラ回路２６へ出力する。
判定回路５２は、ＤＦＥ回路２４から等化信号ＥＱ２、／ＥＱ２を受けると、当該信号に含まれるデータが現在から過去にわたる複数の時間区分において“０”又は“１”であるかを判定し、当該判定結果に応じた判定信号ＤＡＴ９０、／ＤＡＴ９０を生成する。判定信号ＤＡＴ９０は、基準判定信号ＤＡＴ０から位相が９０度遅れた信号である。判定信号／ＤＡＴ９０は、判定信号ＤＡＴ９０の反転信号である。なお、信号が判定される時間区分は、判定回路５２に入力されるクロック信号ＣＬＫ９０に基づいて決定される。クロック信号ＣＬＫ９０は、基準クロック信号ＣＬＫ０から位相が９０度遅れた信号である。
判定回路５２は、生成した判定信号ＤＡＴ９０、／ＤＡＴ９０をラッチ５６に送信する。ラッチ５６は、１つ又は複数のフリップフロップ等を有し、判定信号ＤＡＴ９０、／ＤＡＴ９０を１つ又は複数の区分に亘って記憶する。ラッチ５６は、入力された判定信号ＤＡＴ９０、／ＤＡＴ９０よりも１つ又は複数の時間区分だけ過去の判定信号ＤＡＴ９０、／ＤＡＴ９０を出力する。ラッチ５６から出力される判定信号ＤＡＴ９０、／ＤＡＴ９０は電流源４４にも供給される。
判定回路５４は、ＤＦＥ回路２４から等化信号ＥＱ２、／ＥＱ２を受けると、当該信号に含まれるデータが現在から過去にわたる複数の時間区分において“０”又は“１”であるかを判定し、当該判定結果に応じた判定信号ＤＡＴ２７０、／ＤＡＴ２７０を生成する。判定信号ＤＡＴ２７０は、基準判定信号ＤＡＴ０から位相が２７０度遅れた信号である。判定信号／ＤＡＴ２７０は、判定信号ＤＡＴ２７０の反転信号である。なお、信号が判定される時間区分は、判定回路５４に入力されるクロック信号ＣＬＫ２７０に基づいて決定される。クロック信号ＣＬＫ２７０は、基準クロック信号ＣＬＫ０から位相が２７０度遅れた信号である。
判定回路５４は、生成した判定信号ＤＡＴ２７０、／ＤＡＴ２７０をラッチ５８に送信する。ラッチ５８は、１つ又は複数のフリップフロップ等を有し、判定信号ＤＡＴ２７０、／ＤＡＴ２７０を１つ又は複数の時間区分に亘って記憶する。ラッチ５８は、入力された判定信号ＤＡＴ２７０、／ＤＡＴ２７０よりも１つ又は複数の時間区分だけ過去の判定信号ＤＡＴ２７０、／ＤＡＴ２７０を出力する。ラッチ５８から出力される判定信号ＤＡＴ２７０、／ＤＡＴ２７０は電流源４６にも供給される。
判定信号ＤＡＴ９０、／ＤＡＴ９０は、時系列に並ぶ１ビットデータのうちの例えば奇数番目のデータに対応し、判定信号ＤＡＴ２７０、／ＤＡＴ２７０は、時系列に並ぶ１ビットデータのうちの例えば偶数番目のデータに対応する。すなわち、判定回路５２、５４は、時系列に並ぶ１ビットデータのうちの奇数番目のデータと偶数番目のデータをそれぞれ判定する。
電流源４４、４６は、それぞれラッチ回路５６、５８の出力信号に係数（タップ係数と称する）Ｗを乗算して、セレクタ４８に供給する。ラッチ５６、５８が複数の時間区分の複数の過去の判定信号を記憶する場合は、それぞれの時間区分毎にタップ係数が決められている。
セレクタ４８は、クロック信号ＣＬＫ０、／ＣＬＫ０に応じて、いずれかの入力を選択し、選択した信号を加算器４２へ供給する。
このように、等化信号ＥＱ１、／ＥＱ１に過去の判定信号ＤＡＴ、／ＤＡＴが合成されることにより、符号間干渉が低減された等化信号ＥＱ２、／ＥＱ２を生成することが出来る。図６は、ラッチ５６、５８は、１つの時間区分の判定信号を記憶する前提である。ラッチ５６、５８が複数の時間区分の判定信号を記憶する場合は、各時間区分の判定信号毎に電流源４４、４６とセレクタ４８が設けられる。
なお、フィードバック信号は、“０”又は“１”を示す判定信号ＤＡＴ、／ＤＡＴに基づいて生成されるため、雑音が増幅されない。このため、ＤＦＥ回路２４は、ＣＴＬＥ回路２２よりも雑音の影響を低減することが出来る。
図７は、図６に示されたＤＦＥ回路２４の一例の回路図である。
加算器４２は、抵抗Ｒ４、Ｒ５と、トランジスタＴｒ５、Ｔｒ６と、定電流源Ｉ１と、を含む。セレクタ４８は、トランジスタＴｒ７、Ｔｒ８、Ｔｒ９、Ｔｒ１０、Ｔｒ１３、Ｔｒ１４、Ｔｒ１５、Ｔｒ１６と、を有する。電流源４４は、トランジスタＴｒ１１、Ｔｒ１２と、可変電流源Ｉ２と、を有する。電流源４６は、トランジスタＴｒ１７、Ｔｒ１８と、可変電流源Ｉ３と、を有する。トランジスタＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８、Ｔｒ９、Ｔｒ１０、Ｔｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４、Ｔｒ１５、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８は、例えばＮチャンネル型ＭＯＳＦＥＴである。加算器４２とセレクタ４８は、ノードＮ０、／Ｎ０を介して互いに接続される。
図６のラッチ５６、５８が複数の時間区分の判定信号を記憶する場合は、それぞれが電流源４４、４６とセレクタ４８とを含む複数の回路がノードＮ０、／Ｎ０に並列に接続される。
トランジスタＴｒ５は、等化信号ＥＱ１が供給されるゲートと、ノード／Ｎ０に接続される第１端と、ノードＮ５に接続される第２端と、を有する。抵抗Ｒ４は、第１電源電圧ＶＤＤが供給される第１端と、ノード／Ｎ０に接続される第２端と、を有する。
トランジスタＴｒ６は、等化信号／ＥＱ１が供給されるゲートと、ノードＮ０に接続される第１端と、ノードＮ５に接続される第２端と、を有する。抵抗Ｒ５は、第１電源電圧ＶＤＤが供給される第１端と、ノードＮ０に接続される第２端と、を有する。
定電流源Ｉ１は、ノードＮ５に接続される第１端と、第２電源電圧ＶＳＳが供給される第２端と、を有する。すなわち、定電流源Ｉ１は、トランジスタＴｒ５又はトランジスタＴｒ６に所定の量の電流を供給するように構成される。
トランジスタＴｒ７は、クロック信号ＣＬＫ０が供給されるゲートと、ノードＮ０に接続される第１端と、ノードＮ６に接続される第２端と、を有する。トランジスタＴｒ８は、クロック信号ＣＬＫ０が供給されるゲートと、ノード／Ｎ０に接続される第１端と、ノードＮ７に接続される第２端と、を有する。
トランジスタＴｒ９は、クロック信号／ＣＬＫ０が供給されるゲートと、第１電源電圧ＶＤＤが供給される第１端と、ノードＮ６に接続される第２端と、を有する。トランジスタＴｒ１０は、クロック信号／ＣＬＫ０が供給されるゲートと、第１電源電圧ＶＤＤが供給される第１端と、ノードＮ７に接続される第２端と、を有する。
トランジスタＴｒ１１は、判定信号ＤＡＴ９０が供給されるゲートと、ノードＮ６に接続される第１端と、ノードＮ８に接続される第２端と、を有する。トランジスタＴｒ１２は、判定信号／ＤＡＴ９０が供給されるゲートと、ノードＮ７に接続される第１端と、ノードＮ８に接続される第２端と、を有する。
可変電流源Ｉ２は、ノードＮ８に接続される第１端と、第２電源電圧ＶＳＳが供給される第２端と、タップ係数Ｗが入力される制御端と、を有する。すなわち、可変電流源Ｉ２は、トランジスタＴｒ７、Ｔｒ１１又はトランジスタＴｒ８、Ｔｒ１２に所定の量の電流を供給するように構成される。
可変電流源Ｉ２は、トランジスタＴｒ７、Ｔｒ１１を介する経路を通じてノードＮ０の電圧をプルダウンし、トランジスタＴｒ８、Ｔｒ１２を介する経路を通じてノード／Ｎ０の電圧をプルダウンすることができる。すなわち、可変電流源Ｉ２は、判定信号ＤＡＴ９０、／ＤＡＴ９０のレベルをノードＮ０、／Ｎ０に対してそれぞれフィードバックする際のタップ係数を設定し得る。
この構成により、トランジスタＴｒ７〜Ｔｒ１２と可変電流源Ｉ２は、時系列に並ぶ複数の１ビットデータのうちの奇数番目のデータに対して判定信号をフィードバックすることができる。
トランジスタＴｒ１３は、クロック信号／ＣＬＫ０が供給されるゲートと、ノード／Ｎ０に接続される第１端と、ノードＮ９に接続される第２端と、を有する。トランジスタＴｒ１４は、クロック信号／ＣＬＫ０が供給されるゲートと、ノードＮ０に接続される第１端と、ノードＮ１０に接続される第２端と、を有する。
トランジスタＴｒ１５は、クロック信号ＣＬＫ０が供給されるゲートと、第１電源電圧ＶＤＤが供給される第１端と、ノードＮ９に接続される第２端と、を有する。トランジスタＴｒ１６は、クロック信号ＣＬＫ０が供給されるゲートと、第１電源電圧ＶＤＤが供給される第１端と、ノードＮ１０に接続される第２端と、を有する。
トランジスタＴｒ１７は、判定信号／ＤＡＴ２７０が供給されるゲートと、ノードＮ９に接続される第１端と、ノードＮ１１に接続される第２端と、を有する。トランジスタＴｒ１８は、判定信号ＤＡＴ２７０が供給されるゲートと、ノードＮ１０に接続される第１端と、ノードＮ１１に接続される第２端と、を有する。
可変電流源Ｉ３はノードＮ１１に接続される第１端と、第２電源電圧ＶＳＳが供給される第２端と、タップ係数Ｗが入力される制御端と、を有する。すなわち、可変電流源Ｉ３は、トランジスタＴｒ１３、Ｔｒ１７又はトランジスタＴｒ１４、Ｔｒ１８に所定の量の電流を供給するように構成される。
可変電流源Ｉ３は、トランジスタＴｒ１３、Ｔｒ１７を介する経路を通じてノード／Ｎ０の電圧をプルダウンし、トランジスタＴｒ１４、Ｔｒ１８を介する経路を通じてノードＮ０の電圧をプルダウンすることができる。すなわち、可変電流源Ｉ３は、判定信号ＤＡＴ２７０、／ＤＡＴ２７０のレベルをノードＮ０、／Ｎ０に対してそれぞれフィードバックする際のタップ係数を設定し得る。
この構成により、トランジスタＴｒ１３〜Ｔｒ１８と可変電流源Ｉ３は、時系列に並ぶ複数の１ビットデータのうちの偶数番目のデータに対して判定信号をフィードバックすることができる。
加算器４２は、ノードＮ０、／Ｎ０を介して、それぞれ等化信号ＥＱ２、／ＥＱ２を出力することができる。
［判定回路５２、５４］
図８は、図６に示した判定回路５２、５４の一例の回路図である。判定回路５２、５４は同じ構成である。図８の説明では、判定回路５２のクロック信号ＣＬＫ９０と、判定回路５４のクロック信号ＣＬＫ２７０をクロック信号ＣＬＫと総称し、判定回路５２の判定信号ＤＡＴ９０、／ＤＡＴ９０と、判定回路５４の判定信号ＤＡＴ２７０、／ＤＡＴ２７０を判定信号ＤＡＴ、／ＤＡＴと総称する。
判定回路５２、５４の各々には、図７のノードＮ０、／Ｎ０から出力された等化信号ＥＱ２、／ＥＱ２が差動入力信号として入力される。判定回路５２、５４は、入力信号ＥＱ２と反転の入力信号／ＥＱ２の差を増幅する差動増幅回路である。判定回路５２、５４は、Ｎチャンネル型ＭＯＳトランジスタＴｒ４１、Ｔｒ４２、Ｔｒ４３、Ｔｒ４４、Ｔｒ４５と、Ｐチャンネル型ＭＯＳトランジスタＴｒ５１、Ｔｒ５２、Ｔｒ５３、Ｔｒ５４、Ｔｒ５５、Ｔｒ５６を含む。
入力信号ＥＱ２は、トランジスタＴｒ４１、Ｔｒ４４のゲートに供給される。入力信号の反転信号／ＥＱ２は、トランジスタＴｒ４２、Ｔｒ４５のゲートに供給される。トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ４３、Ｔｒ４４それぞれの第２端は、トランジスタＴｒ４３の第１端に接続される。トランジスタＴｒ４３の第２端には第２電源電圧ＶＳＳが供給される。
トランジスタＴｒ４１の第１端は、トランジスタＴｒ５１の第２端に接続される。トランジスタＴｒ４２の第１端は、トランジスタＴｒ５２の第２端に接続される。トランジスタＴｒ５１のゲートは、トランジスタＴｒ５２の第１端に接続される。トランジスタＴｒ５２のゲートは、トランジスタＴｒ５１の第１端に接続される。
トランジスタＴｒ５１の第１端は、トランジスタＴｒ５３の第２端とトランジスタＴｒ５５の第２端に接続される。トランジスタＴｒ５２の第１端は、トランジスタＴｒ５４第２端とトランジスタＴｒ５６の第２端に接続される。
トランジスタＴｒ５３のゲートは、トランジスタＴｒ５１のゲートと、トランジスタＴｒ５４の第２端と、トランジスタＴｒ５２の第１端に接続される。トランジスタＴｒ５４のゲートは、トランジスタＴｒ５２のゲートと、トランジスタＴｒ５３の第２端と、トランジスタＴｒ５１の第１端に接続される。
トランジスタＴｒ５４、Ｔｒ５２は、第１インバータＩＮＶ１を構成する。第１インバータＩＮＶ１の入力端は、トランジスタＴｒ５４、Ｔｒ５２のゲートである。第１インバータＩＮＶ１の出力端は、トランジスタＴｒ５４の第２端と、Ｔｒ５２の第１端と、の接続点である。
トランジスタＴｒ５３、Ｔｒ５１は、第２インバータＩＮＶ２を構成する。第２インバータＩＮＶ２の入力端は、トランジスタＴｒ５３、Ｔｒ５１のゲートである。第２インバータＩＮＶ１の出力端は、トランジスタＴｒ５３の第２端と、Ｔｒ５１の第１端と、の接続点である。
第１インバータＩＮＶ１の出力端は、第２インバータＩＮＶ２の入力端に接続される。第２インバータＩＮＶ２の出力端は、第１インバータＩＮＶ１の入力端に接続される。
トランジスタＴｒ５５のゲートは、トランジスタＴｒ５６のゲートに接続される。
トランジスタＴｒ５３、Ｔｒ５４、Ｔｒ５５、Ｔｒ５６の第１端には第１電源電圧ＶＤＤが供給される。
トランジスタＴｒ４４の第１端は、トランジスタＴｒ５１の第１端、トランジスタＴｒ５３、Ｔｒ５５の第２端、トランジスタＴｒ５４、Ｔｒ５２のゲートに接続される。
トランジスタＴｒ４５の第１端は、トランジスタＴｒ５２の第１端、トランジスタＴｒ５４、Ｔｒ５６の第２端、トランジスタＴｒ５３、Ｔｒ５１のゲートに接続される。
トランジスタＴｒ４５の第１端、トランジスタＴｒ５２の第１端、トランジスタＴｒ５４、Ｔｒ５６の第２端、及びトランジスタＴｒ５３、Ｔｒ５１のゲートが第１インバータＩＮＶ１の出力端に接続される。判定信号ＤＡＴが第１インバータＩＮＶ１の出力端から出力される。
トランジスタＴｒ４４の第１端、トランジスタＴｒ５１の第１端、トランジスタＴｒ５３、Ｔｒ５５の第２端、及びトランジスタＴｒ５４、Ｔｒ５２のゲートが第２インバータＩＮＶ２の出力端に接続される。判定信号／ＤＡＴが第２インバータＩＮＶ２の出力端から出力される。
［判定回路５２、５４の動作］
図９は、判定回路５２、５４の一動作例のタイミングチャートである。図９は、クロック信号ＣＬＫと判定信号ＤＡＴ、／ＤＡＴの波形の一例を示す。クロック信号ＣＬＫは、判定回路５２についてはクロック信号ＣＬＫ９０を示し、判定回路５４についてはクロック信号ＣＬＫ２７０を示す。判定信号ＤＡＴ、／ＤＡＴは、判定回路５２については判定信号ＤＡＴ９０、／ＤＡＴ９０を示し、判定回路５４については判定信号ＤＡＴ２７０、／ＤＡＴ２７０を示す。
ＥＱ２＞／ＥＱ２の間（すなわち、ＥＱ２＝Ｈ、／ＥＱ２＝Ｌの間）、トランジスタＴｒ４１，４３が導通（ＯＮ）し、時刻ｔ０でクロック信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルになると、トランジスタＴｒ４３が導通する。これに応じて、インバータＩＮＶ１、ＩＮＶ２に電流が流れ、インバータＩＮＶ１、ＩＮＶ２から出力される判定信号ＤＡＴ、／ＤＡＴの電圧が下降する。ＥＱ２＞／ＥＱ２＞ＶｔｈＮとする。ＶｔｈＮは、Ｎチャンネル型ＭＯＳトランジスタＴｒ４１、Ｔｒ４２、Ｔｒ４４、Ｔｒ４５の閾値電圧である。ＥＱ２＞／ＥＱ２の間は、判定信号／ＤＡＴの電圧の方が判定信号ＤＡＴの電圧よりも早く下降し、判定信号／ＤＡＴの電圧が先にＶｔｈＮ（図９の横線）に達する。この後、判定信号／ＤＡＴの電圧は“Ｌ”レベルの電圧までさらに下降し、判定信号ＤＡＴの電圧は“Ｈ”レベルの電圧まで上昇する。判定信号／ＤＡＴが“Ｌ”レベルになると、トランジスタＴｒ５２が非導通（ＯＦＦ）となる。判定信号ＤＡＴが“Ｈ”レベルになると、トランジスタＴｒ５３が非導通（ＯＦＦ）となる。
時刻ｔ１でクロック信号ＣＬＫが“Ｈ”レベルから“Ｌ”レベルになると、トランジスタＴｒ４３が非導通状態になり、インバータＩＮＶ１、ＩＮＶ２に電流が流れなくなる。さらに、トランジスタＴｒ５５、Ｔｒ５６が導通し、トランジスタＴｒ５５、Ｔｒ５６に電流が流れ、判定信号を出力するインバータＩＮＶ１、ＩＮＶ２の出力端が充電され、判定信号ＤＡＴ、／ＤＡＴの電圧が初期状態（“Ｈ”レベル）に戻る。
ＥＱ２＜／ＥＱ２の間（すなわち、ＥＱ２＝Ｌ、／ＥＱ２＝Ｈの間）、トランジスタＴｒ４２，４５が導通（ＯＮ）し、時刻ｔ２でクロック信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルになると、トランジスタＴｒ４３が導通する。これに応じて、判定信号ＤＡＴ、／ＤＡＴの電圧が下降する。ＥＱ２＜／ＥＱ２の場合、判定信号ＤＡＴの電圧の方が判定信号／ＤＡＴの電圧よりも早く下降し、判定信号ＤＡＴの電圧が先に閾値レベルに達する。この後、判定信号ＤＡＴの電圧は“Ｌ”レベルの電圧までさらに下降し、判定信号／ＤＡＴの電圧は“Ｈ”レベルの電圧まで上昇する。
時刻ｔ３でクロック信号ＣＬＫが“Ｈ”レベルから“Ｌ”レベルになると、時刻ｔ１での動作と同様に、判定信号ＤＡＴ、／ＤＡＴの電圧が初期状態（“Ｈ”レベル）に戻る。
次に、トランジスタＴｒ４４、Ｔｒ４５の作用を説明する。トランジスタＴｒ４４、Ｔｒ４５は、判定信号ＤＡＴ、／ＤＡＴの下降速度を速める。
トランジスタＴｒ４４、Ｔｒ４５が接続されていない場合、クロックＣＬＫが“Ｈ”レベルになった後、ＥＱ２＞／ＥＱ２の間は、２段のトランジスタＴｒ４１、Ｔｒ５１が導通してから判定信号ＤＡＴは下降し始め、ＥＱ２＞／ＥＱ２の間は、２段のトランジスタＴｒ４２、Ｔｒ５２が導通してから判定信号／ＤＡＴは下降し始める。すなわち、判定信号ＤＡＴ、／ＤＡＴは、クロックＣＬＫが“Ｈ”レベルになってから、２個のトランジスタが導通する時間の経過に応じて下降し始める。そのため、トランジスタＴｒ４４、Ｔｒ４５が接続されていない場合、一点鎖線に示すように判定信号ＤＡＴ０又は／ＤＡＴ０の下降速度は緩やかである。
これに対して、トランジスタＴｒ４４、Ｔｒ４５が接続されている場合、クロックＣＬＫが“Ｈ”レベルになった後、トランジスタＴｒ４４が導通すると判定信号ＤＡＴは下降し始め、トランジスタＴｒ４５が導通すると判定信号／ＤＡＴは下降し始める。すなわち、判定信号ＤＡＴ、／ＤＡＴは、クロックＣＬＫが“Ｈ”レベルになってから、１個のトランジスタが導通する時間の経過に応じて下降し始める。これにより、トランジスタＴｒ４４、Ｔｒ４５が接続されている場合に判定信号ＤＡＴ、／ＤＡＴのレベルが閾値レベルまで下降する時間は、トランジスタＴｒ４４、Ｔｒ４５が接続されていない場合に判定信号ＤＡＴ０、／ＤＡＴ０のレベルが閾値レベルまで下降する時間よりΔｔ短縮される。この短縮時間Δｔは、トランジスタのターンオン時間である。
このように、インバータＩＮＶ２の出力端とトランジスタＴｒ４３の間に接続されるトランジスタＴｒ４１、Ｔｒ５１の直列回路に対してトランジスタＴｒ４４を並列に接続することにより、ＥＱ２＞／ＥＱ２の間は、クロックＣＬＫが“Ｈ”レベルになってから出力信号／ＤＡＴを出力するまでの時間を短縮することができる。同様に、インバータＩＮＶ１の出力端とトランジスタＴｒ４３の間に接続されるトランジスタＴｒ４２、Ｔｒ５２の直列回路に対してトランジスタＴｒ４５を並列に接続することにより、ＥＱ２＜／ＥＱ２の間は、クロックＣＬＫが“Ｈ”レベルになってから出力信号ＤＡＴを出力するまでの時間を短縮することができる。
シリアル伝送において受信信号のレベルを判定するＤＦＥ回路２４の判定回路４４において、出力の遅延は判定不可の状態を引き起こす可能性がある。実施形態に係る判定回路５２、５４では、クロックのレベルが遷移してから出力のレベルが安定するまでの遅延時間を短縮することができるので、シリアル伝送速度が高速化しても、受信信号のレベルを確実に判定することができる。
図１０は、実施形態の他の変形例にかかる判定回路５２ａ、５４ａの回路図である。判定回路５２ａ、５２ｂの各々は、図８に示した構成要素に加え、Ｐチャンネル型ＭＯＳトランジスタＴｒ５７、Ｔｒ５８をさらに含む。
トランジスタＴｒ５７の第１端は、トランジスタＴｒ４２の第１端とトランジスタＴｒ５２の第２端に接続される。トランジスタＴｒ５７の第２端は、トランジスタＴｒ４１の第１端とトランジスタＴｒ５１の第２端に接続される。トランジスタＴｒ５７のゲート端には、クロック信号ＣＬＫが供給される。
トランジスタＴｒ５８のゲート端には、クロック信号ＣＬＫが供給される。
トランジスタＴｒ５８の第１端は、トランジスタＴｒ４５の第１端、トランジスタＴｒ５２の第１端、トランジスタＴｒ５４、Ｔｒ５６の第２端、及びトランジスタＴｒ５３、Ｔｒ５１のゲートに接続される。すなわち、トランジスタＴｒ５８の第１端は、第１インバータＩＮＶ１の出力端に接続される。判定信号ＤＡＴは、トランジスタＴｒ５８の第１端に接続される第１インバータＩＮＶ１の出力端から出力される。
トランジスタＴｒ５８の第２端は、トランジスタＴｒ４４の第１端、トランジスタＴｒ５１の第１端、トランジスタＴｒ５３、Ｔｒ５５の第２端、及びトランジスタＴｒ５４、Ｔｒ５２のゲートに接続される。すなわち、トランジスタＴｒ５８の第２端は、第２インバータＩＮＶ２の出力端に接続される。判定信号／ＤＡＴは、トランジスタＴｒ５８の第２端に接続される第２インバータＩＮＶ１の出力端から出力される。
トランジスタＴｒ５８は、導通すると、等化信号／ＥＱ２に応じた電流を流すトランジスタＴｒ４５を含む経路（Ｔｒ４５経路）と、信号ＥＱ２に応じた電流を流すトランジスタＴｒ４４を含む経路（Ｔｒ４４経路）と、を短絡することができる。トランジスタＴｒ５８の第１端に接続されたＴｒ４５経路と、トランジスタＴｒ５８の第２端に接続されたＴｒ４４経路とは、差動対の経路を構成する。
プリチャージ状態において、インバータＩＮＶ１の出力端から見たＴｒ４５経路の抵抗と、インバータＩＮＶ２の出力端から見たＴｒ４４経路の抵抗とは、等化信号ＥＱ２、／ＥＱ２のレベルに応じて異なって見える。差動対の電流経路の抵抗が不均衡になると、トランジスタのオフ・リーク電流が異なり、判定信号ＤＡＴ、／ＤＡＴの出力電圧に差が生じる原因となり、セットアップ時間あるいはホールド時間の要求を満たすことができない場合が生じる。
しかし、図１０に示す判定回路５２ａ、５４ａによれば、クロックＣＬＫが“Ｌ”レベルの時、トランジスタＴｒ５８は導通し、差動対の２つの電流経路（Ｔｒ４５経路とＴｒ４４経路）を短絡する。この短絡により、インバータＩＮＶ１の出力端から見たトランジスタＴｒ４５を含む経路のトランジスタのオフ・リーク電流と、インバータＩＮＶ２の出力端から見たトランジスタＴｒ４４を含む経路のトランジスタのオフ・リーク電流と、の不均衡を解消でき、判定信号ＤＡＴ、／ＤＡＴの出力電圧の差の不均衡を解消できる。このため、クロックＣＬＫが“Ｈ”レベルになった時のセットアップ時間あるいはホールド時間を、要求を満たす特性に確保することができる。
同様に、トランジスタＴｒ５７も、入力信号／ＥＱ２に応じた電流を流すトランジスタＴｒ５２、Ｔｒ４２の経路と、入力信号ＥＱ２に応じた電流を流すトランジスタＴｒ５１、Ｔｒ４１の経路と、を短絡することができる。トランジスタＴｒ５７の第１端に接続されたトランジスタＴｒ５２、Ｔｒ４２の経路と、トランジスタＴｒ５７の第２端に接続されたトランジスタＴｒ５１、Ｔｒ４１の経路は、差動対の経路を構成する。
図１１は、トランジスタＴｒ５８が接続されている（有り）場合と、接続されていない（無し）場合の判定信号ＤＡＴ、／ＤＡＴを示す。トランジスタＴｒ５８が導通することにより、判定信号ＤＡＴ、／ＤＡＴの出力電圧の差Δｖの不均衡を解消できる。
図１０に示す判定回路５２ａ，５４ａによれば、クロックＣＬＫが“Ｌ”レベルの時、トランジスタＴｒ５８は導通し、差動対の２つの電流経路（トランジスタＴｒ４５の経路とトランジスタＴｒ４４の経路）を短絡する。また、クロックＣＬＫが“Ｌ”レベルの時、トランジスタＴｒ５７は導通し、差動対の２つの電流経路（トランジスタＴｒ５２、Ｔｒ４２の経路とトランジスタＴｒ５１、Ｔｒ４１の経路）を短絡する。これらの短絡により、インバータＩＮＶ１の出力端から見たトランジスタＴｒ５２、Ｔｒ４２を含む経路の容量と、インバータＩＮＶ２の出力端から見たトランジスタＴｒ５１、Ｔｒ４１を含む経路の容量と、の不均衡を解消する。これにより、セットアップ時間あるいはホールド時間を、要求を満たす特性にすることができる。
図１２を参照して、実施形態のさらに他の例にかかる判定回路５２ｂ、５４ｂを説明する。図１２は図１０のさらに他の変形例に関するものであり、図１０のＮチャンネル型ＭＯＳトランジスタをＰチャンネル型ＭＯＳトランジスタに置き換え、図１０のＰチャンネル型ＭＯＳトランジスタをＮチャンネル型ＭＯＳトランジスタに置き換えたものである。
判定回路５２ｂ、５４ｂは、Ｐチャンネル型ＭＯＳトランジスタＴｒ４１ｂ、Ｔｒ４２ｂ、Ｔｒ４３ｂ、Ｔｒ４４ｂ、Ｔｒ４５ｂ、Ｔｒ５３ｂ、Ｔｒ５４ｂと、Ｎチャンネル型ＭＯＳトランジスタＴｒ５１ｂ、Ｔｒ５２ｂ、Ｔｒ５５ｂ、Ｔｒ５６ｂ、Ｔｒ５７ｂ、Ｔｒ５８ｂとを含む。
等化信号ＥＱ２は、トランジスタＴｒ４１ｂ、Ｔｒ４４ｂのゲートに供給される。等化信号／ＥＱ２は、トランジスタＴｒ４２ｂ、Ｔｒ４５ｂのゲートに供給される。トランジスタＴｒ４１ｂ、Ｔｒ４２ｂ、Ｔｒ４３ｂ、Ｔｒ４４ｂそれぞれの第１端は、トランジスタＴｒ４３ｂの第２端に接続される。トランジスタＴｒ４３ｂの第１端には第１電源電圧が供給される。第１電源電圧は、例えばＶＤＤである。
トランジスタＴｒ４１ｂの第２端は、トランジスタＴｒ５３ｂの第１端に接続される。トランジスタＴｒ４２ｂの第２端は、トランジスタＴｒ５４ｂの第１端に接続される。トランジスタＴｒ５３ｂのゲートは、トランジスタＴｒ５４ｂの第２端に接続される。トランジスタＴｒ５４ｂのゲートは、トランジスタＴｒ５３ｂの第２端に接続される。
トランジスタＴｒ５３ｂの第２端は、トランジスタＴｒ５１ｂの第１端とトランジスタＴｒ５５ｂの第１端に接続される。トランジスタＴｒ５４ｂの第２端は、トランジスタＴｒ５２ｂの第１端とトランジスタＴｒ５６ｂの第１端に接続される。
トランジスタＴｒ５３ｂのゲートは、更にトランジスタＴｒ５１ｂのゲートと、トランジスタＴｒ５２ｂの第１端と、トランジスタＴｒ５６ｂの第１端に接続される。トランジスタＴｒ５４ｂのゲートは、更にトランジスタＴｒ５２ｂのゲートと、トランジスタＴｒ５１ｂの第１端と、トランジスタＴｒ５３ｂの第１端に接続される。
トランジスタＴｒ５５ｂのゲートは、トランジスタＴｒ５６ｂのゲートに接続される。
トランジスタＴｒ５１ｂ、Ｔｒ５２ｂ、Ｔｒ５５ｂ、Ｔｒ５６ｂの第２端には第２電源電圧が供給される。第２電源電圧は、例えばＶＳＳである。
トランジスタＴｒ５４ｂ、Ｔｒ５２ｂは、第１インバータＩＮＶ１ｂを構成する。第１インバータＩＮＶ１ｂの入力端は、トランジスタＴｒ５４ｂ、Ｔｒ５２ｂのゲートである。第１インバータＩＮＶ１ｂの出力端は、トランジスタＴｒ５４ｂの第２端と、Ｔｒ５２ｂの第１端と、の接続点である。
トランジスタＴｒ５３ｂ、Ｔｒ５１ｂは、第２インバータＩＮＶ２ｂを構成する。第２インバータＩＮＶ２ｂの入力端は、トランジスタＴｒ５３ｂ、Ｔｒ５１ｂのゲートである。第２インバータＩＮＶ２ｂの出力端は、トランジスタＴｒ５３ｂの第２端と、Ｔｒ５１ｂの第１端と、の接続点である。
第１インバータＩＮＶ１ｂの出力端は、第２インバータＩＮＶ２ｂの入力端に接続される。第２インバータＩＮＶ２ｂの出力端は、第１インバータＩＮＶ１ｂの入力端に接続される。
トランジスタＴｒ４４ｂの第２端は、トランジスタＴｒ５３ｂの第２端、トランジスタＴｒ５１ｂ、Ｔｒ５５ｂの第１端、トランジスタＴｒ５４ｂ、Ｔｒ５２ｂのゲートに接続される。
トランジスタＴｒ４５ｂの第２端は、トランジスタＴｒ５４ｂの第２端、トランジスタＴｒ５２ｂ、Ｔｒ５６ｂの第１端、トランジスタＴｒ５３ｂ、Ｔｒ５１ｂのゲートに接続される。
トランジスタＴｒ４５ｂの第２端、トランジスタＴｒ５４ｂの第２端、トランジスタＴｒ５２ｂ、Ｔｒ５６ｂの第１端、及びトランジスタＴｒ５３ｂ、Ｔｒ５１ｂのゲートが第１インバータＩＮＶ１ｂの出力端に接続される。判定信号ＤＡＴが第１インバータＩＮＶ１ｂの出力端から出力される。
トランジスタＴｒ４４ｂの第２端、トランジスタＴｒ５３ｂの第２端、トランジスタＴｒ５１ｂ、Ｔｒ５５ｂの第１端、及びトランジスタＴｒ５４ｂ、Ｔｒ５２ｂのゲートが第２インバータＩＮＶ２ｂの出力端に接続される。判定信号／ＤＡＴが第２インバータＩＮＶ２ｂの出力端から出力される。
トランジスタＴｒ５７ｂの第１端は、トランジスタＴｒ４２ｂの第２端とトランジスタＴｒ５４ｂの第１端に接続される。トランジスタＴｒ５７ｂの第２端は、トランジスタＴｒ４１ｂの第２端とトランジスタＴｒ５３ｂの第１端に接続される。トランジスタＴｒ５７ｂのゲート端には、クロック信号ＣＬＫが供給される。
トランジスタＴｒ５８ｂのゲート端には、クロック信号ＣＬＫが供給される。
トランジスタＴｒ５８ｂの第１端は、トランジスタＴｒ４５ｂの第２端、トランジスタＴｒ５４ｂの第２端、トランジスタＴｒ５２ｂ、Ｔｒ５６ｂの第１端、及びトランジスタＴｒ５３ｂ、Ｔｒ５１ｂのゲートに接続される。すなわち、トランジスタＴｒ５８ｂの第１端は、第１インバータＩＮＶ１ｂの出力端に接続される。
トランジスタＴｒ５８ｂの第２端は、トランジスタＴｒ４４ｂの第２端、トランジスタＴｒ５３ｂの第２端、トランジスタＴｒ５１ｂ、Ｔｒ５５ｂの第１端、及びトランジスタＴｒ５４ｂ、Ｔｒ５２ｂのゲートに接続される。すなわち、トランジスタＴｒ５８ｂの第２端は、第２インバータＩＮＶ２ｂの出力端に接続される。
この構成によっても、図１０の判定回路５２ａ、５４ａと同様な効果が生じる。
なお、本発明は上記の各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示される複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい
１８…イコライザ回路、２４…ＤＦＥ回路、２６…サンプラ回路、４２…加算器、４４，４６…電流源、４８…セレクタ、５２，５４…判定回路、５４，５８…ラッチ、Ｔｒ４１，Ｔｒ４２，Ｔｒ４３，Ｔｒ４４，Ｔｒ４５，Ｔｒ５１，Ｔｒ５２…Ｎチャンネル型ＭＯＳＦＥＴ、Ｔｒ５３，Ｔｒ５４，Ｔｒ５５，Ｔｒ５６，Ｔｒ５７，Ｔｒ５８…Ｐチャンネル型ＭＯＳＦＥＴ

Claims (8)

  1. 入力信号が供給される制御端を有する第１トランジスタと、
    前記入力信号の反転信号が供給される制御端を有する第２トランジスタと、
    第１電圧が供給される第１端と、前記第２トランジスタの第１端に接続される第２端と、を有する第１インバータと、
    前記第１電圧が供給される第１端と、前記第１トランジスタの第１端に接続される第２端と、を有する第２インバータと、
    前記入力信号が供給される制御端を有する第３トランジスタと、
    前記反転信号が供給される制御端を有する第４トランジスタと、
    前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタの第２端に接続される第１端と、前記第１電圧と異なる第２電圧が供給される第２端と、を有する第５トランジスタと、を具備し、
    前記第１インバータの出力端は、前記第２インバータの入力端に接続され、
    前記第２インバータの出力端は、前記第１インバータの入力端に接続され、
    前記第３トランジスタは、前記第２インバータの出力端に接続される第１端を有し、
    前記第４トランジスタは、前記第１インバータの出力端に接続される第１端を有する、半導体集積回路装置。
  2. 前記第１インバータは、第６トランジスタと、第７トランジスタと、を具備し、
    前記第２インバータは、第８トランジスタと、第９トランジスタと、を具備し、
    前記第６トランジスタは、前記第１電圧が供給される第１端と、前記第７トランジスタの第１端及び前記第１インバータの出力端に接続される第２端と、前記第２インバータの出力端に接続される制御端と、を有し、
    前記第７トランジスタは、前記第６トランジスタの第２端及び前記第１インバータの出力端に接続される第１端と、前記第２トランジスタの第１端に接続される第２端と、前記第２インバータの出力端に接続される制御端と、を有し、
    前記第８トランジスタは、前記第１電圧が供給される第１端と、前記第９トランジスタの第１端及び前記第２インバータの出力端に接続される第２端と、前記第１インバータの出力端に接続される制御端と、を有し、
    前記第９トランジスタは、前記第８トランジスタの第２端及び前記第２インバータの出力端に接続される第１端と、前記第１トランジスタの第１端に接続される第２端と、前記第１インバータの出力端に接続される制御端と、を有する、請求項１記載の半導体集積回路装置。
  3. 前記第４トランジスタの第１端に接続される第１端と、前記第３トランジスタの第１端に接続される第２端と、クロックが供給される制御端と、を有する第１０トランジスタを、
    さらに具備する、請求項２記載の半導体集積回路装置。
  4. 前記第１トランジスタの第１端に接続される第１端と、前記第２トランジスタの第１端に接続される第２端と、前記クロックが供給される制御端と、を有する第１１トランジスタを
    さらに具備する、請求項３記載の半導体集積回路装置。
  5. 前記第１電圧が供給される第１端と、前記第２インバータの出力端に接続される第２端と、前記クロックが供給される制御端と、を有する第１２トランジスタと、
    前記第１電圧が供給される第１端と、前記第１インバータの出力端に接続される第２端と、前記クロックが供給される制御端と、を有する第１３トランジスタと、
    さらに具備する、請求項４記載の半導体集積回路装置。
  6. 前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、及び前記第５トランジスタはＮチャンネル型電界効果トランジスタであり、
    前記第６トランジスタ、前記第７トランジスタ、前記第８トランジスタ、前記第９トランジスタ、前記第１０トランジスタ、前記第１１トランジスタ、前記第１２トランジスタ、及び前記第１３トランジスタＰチャンネル型電界効果トランジスタである、請求項５記載の半導体集積回路装置。
  7. 前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、及び前記第５トランジスタはＰチャンネル型電界効果トランジスタであり、
    前記第６トランジスタ、前記第７トランジスタ、前記第８トランジスタ、前記第９トランジスタ、前記第１０トランジスタ、前記第１１トランジスタ、前記第１２トランジスタ、及び前記第１３トランジスタＮチャンネル型電界効果トランジスタである、請求項５記載の半導体集積回路装置。
  8. 入力信号と前記入力信号の反転信号が入力され、前記入力信号のレベルと前記反転信号のレベルを判定する判定回路と、
    前記判定回路の出力を複数期間に亘って記憶する複数のラッチ回路と、
    前記複数のラッチ回路のそれぞれの出力にそれぞれのタップ係数を乗算し、乗算結果を前記判定回路の入力に加算する帰還回路と、を具備し、
    前記判定回路は、
    前記入力信号が供給される制御端を有する第１トランジスタと、
    前記反転信号が供給される制御端を有する第２トランジスタと、
    第１電圧が供給される第１端と、前記第２トランジスタの第１端に接続される第２端と、を有する第１インバータと、
    前記第１電圧が供給される第１端と、前記第１トランジスタの第１端に接続される第２端と、を有する第２インバータと、
    前記入力信号が供給される制御端を有する第３トランジスタと、
    前記反転信号が供給される制御端を有する第４トランジスタと、
    前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタの第２端に接続される第１端と、前記第１電圧と異なる第２電圧が供給される第２端と、を有する第５トランジスタと、を具備し、
    前記第１インバータの出力端は、前記第２インバータの入力端に接続され、
    前記第２インバータの出力端は、前記第１インバータの入力端に接続され、
    前記第３トランジスタは、前記第２インバータの出力端に接続される第１端を有し、
    前記第４トランジスタは、前記第１インバータの出力端に接続される第１端を有する、受信装置。
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