CN105632550A - 一种静态随机存储器的输出电路 - Google Patents

Abstract

本发明公开了一种静态随机存储器的输出电路，包括灵敏放大器和数据锁存电路，第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管构成灵敏放大器，两个或非门、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管构成数据锁存电路；优点是可以使静态随机存储器在读取数据时每个工作周期的功耗都保持基本一致，提升静态随机存储器的防御差分功耗分析能力。

Description

一种静态随机存储器的输出电路

技术领域

本发明涉及一种输出电路，尤其是涉及一种静态随机存储器的输出电路。

背景技术

随着网络技术和无线通讯技术的发展，个人信息存储与传输的安全性受到越来越多的关注。存储个人信息的电子设备通常通过加密的方式确保信息的安全，但攻击者可通过旁道攻击，利用硬件加密时泄露的功耗、时间、电磁波等信息来获取密钥。差分功耗分析是目前使用最广泛与有效的旁道攻击方法，它通过分析硬件加密过程中数据处理与功耗的相关性来获取密钥，严重威胁到加密设备的安全性。近些年来学者们发现消除电路的功耗与所处理数据的相关性能可以有效地防御差分功耗分析，越来越多的文献报告采用晶体管级的电路设计技术来消除功耗与数据之间的相关性，如双轨预充逻辑中的灵敏放大逻辑、波动动态差分逻辑和电荷分享对称绝热逻辑等，它们都通过利用互补的输出达到实现每个周期功耗基本一致的目的。

静态随机存储器是一种高性能的存储器，在加密电路中被广泛采用，但由于电路功耗与所读取数据相关，存在被差分功耗分析破译的可能性。现有的静态随机存储器(容量为2^m×n，m和n均为大于等于1的整数)通常包括复制位线电路、译码器、地址锁存电路、时钟电路、n位存储阵列、n位数据选择器、n位输入电路和n位输出电路，n为大于等于1的整数，译码器分别与复制位线电路、地址数据锁存电路、n位存储阵列和n位数据选择器连接，时钟电路分别与复制位线电路、n位输入电路和n位输出电路连接，第j位输入电路和第j位数据选择器连接，复制位线电路与n位输出电路连接，第j位数据选择器分别与第j位存储阵列和第j位输出电路连接，j＝1，2，…，n；其原理框图如图1和图2所示。

目前，现有的静态随机存储器中的输出电路通常由锁存型灵敏放大器与数据锁存电路组成，其电路图如图3所示。该输出电路的时序示意图如图4所示，根据上一周期与当前周期读取数据的不同，该输出电路电路有4种工作状态，其工作状态如表1所示：分别为上一周期读1，当前周期读1(S₁₁)；上一周期读1，当前周期读0(S₁₀)；上一周期读0，当前周期读0(S₀₀)；上一周期读0，当前周期读1(S₀₁)。

表1现有的静态随机存储器中的输出电路的不同工作状态

工作状态	上一周期读取的数据	当前周期读取的数据
			S11	1	1
S10	1	0
			S00	0	0
S01	0	1

在读入阶段，灵敏放大器输出节点SAOUT和SAOUTB保持高电平状态，数据锁存电路保持原有输出数据，然后在求值阶段打开下拉通路，位线对BL和BLB的电压差导致NMOS管N3和NMOS管N4管的下拉电流不同，在灵敏放大器两个互相耦合的反相器正反馈作用下，快速形成输出节点SAOUT和SAOUTB的电压差，但是工艺偏差以及布线不均衡带来的布线电容不一致会造成一定功耗差异，同时数据锁存电路根据当前周期读取的数据与上一个周期读取的数据是否相同决定节点node1和node2进行翻转或者保持，而对输出端Q可能进行保持、充电与放电三个操作，造成与读取数据相关的功耗差异。现有的静态随机存储器中的输出电路在四种不同工作状态下的供电电流图如图5所示，分析图5可知，不同情况下求值阶段的电流差异十分明显，使静态随机存储器容易受到差分功耗分析攻击威胁。

对于现有的静态随机存储器而言，其输出电路是单端输出，由于没有完全一致的互补输出，因此双轨预充逻辑不适合用在静态随机存储器的设计中，而三相双轨预充电逻辑与自定时三相双轨预充电逻辑在SABL的基础上通过增加放电的过程，使每个周期电路内的主要节点进行一次充放电，克服负载和布线电容不一致造成的功耗差异的缺点，但由于它们都需要在周期结束前对输出进行复位，无法对读取数据进行保持，因此也不适合设计防御功耗攻击的静态随机存储器。

鉴此，针对现有的静态随机存储器在读取时功耗与所存数据相关的不足，结合功耗平衡电路设计思想，设计一种静态随机存储器的输出电路，使静态随机存储器在读取数据时每个工作周期的功耗都保持基本一致，以此提升静态随机存储器的防御差分功耗分析能力具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种静态随机存储器的输出电路，该输出电路可以使静态随机存储器在读取数据时每个工作周期的功耗都保持基本一致，提升静态随机存储器的防御差分功耗分析能力。

本发明解决上述技术问题所采用的技术方案为：一种静态随机存储器的输出电路，包括灵敏放大器和数据锁存电路，所述的灵敏放大器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管；所述的第一PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极均接入电源，所述的第一PMOS管的漏极、所述的第二PMOS管的源极和所述的第三PMOS管的源极连接，所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第四PMOS管的漏极、所述的第六PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二NMOS管的栅极和所述的第四NMOS管的漏极连接且其连接端为所述的灵敏放大器的第一输出端，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第五PMOS管的漏极、所述的第七PMOS管的漏极、所述的第一NMOS管的栅极、所述的第二NMOS管的漏极和所述的第五NMOS管的漏极连接且其连接端为所述的灵敏放大器的第二输入端；所述的第一PMOS管的栅极、所述的第四NMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的灵敏放大器的SADIS端，所述的灵敏放大器的SADIS端用于接入灵敏放大器放电信号；所述的第四PMOS管的栅极和所述的第五PMOS管的栅极连接且其连接端为所述的灵敏放大器的SAPRE端，所述的灵敏放大器的SAPRE端用于接入灵敏放大器充电信号；所述的第六PMOS管的栅极和所述的第七PMOS管的栅极连接且其连接端为所述的灵敏放大器的SASEL端，所述的灵敏放大器的SASEL端用于接入灵敏放大器读入信号；所述的第三NMOS管的栅极为所述的灵敏放大器的SAE端，所述的灵敏放大器的SAE端用于接入灵敏放大器使能信号；所述的第一NMOS管的源极、所述的第二NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的源极均接地；所述的第六PMOS管的源极为所述的灵敏放大器的第一信号输入端，所述的第七PMOS管的源极为所述的灵敏放大器的第二信号输入端，所述的灵敏放大器的第一信号输入端为所述的静态随机存储器的输出电路的BL端，所述的灵敏放大器的第二信号输入端为所述的静态随机存储器的输出电路的BLB端，所述的静态随机存储器的输出电路的BL端和所述的静态随机存储器的输出电路的BLB端用于连接数据选择器来接入位线对；

所述的数据锁存电路包括两个或非门、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；所述的或非门具有第一输入端、第二输入端和输出端，所述的两个或非门分别为第一或非门和第二或非门；所述的第九PMOS管的源极和所述的第六NMOS管的栅极均接入电源；所述的第一或非门的第一输入端为所述的数据锁存电路的第一输入端，所述的数据锁存电路的第一输入端和所述的灵敏放大器的第一输出端连接，所述的第一或非门的第二输入端、所述的第二或非门的输出端、所述的第十PMOS管的栅极和所述的第十NMOS管的栅极连接，所述的第一或非门的输出端、所述的第二或非门的第一输入端、所述的第六NMOS管的源极、所述的第十一PMOS管的源极、所述的第八PMOS管的栅极和所述的第九NMOS管的栅极连接，所述的第二或非门的第二输入端为所述的数据锁存电路的第二输入端，所述的数据锁存电路的第二输入端和所述的灵敏放大器的第二输入端连接；所述的第九PMOS管的漏极和所述的第八PMOS管的源极连接，所述的第九PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的数据锁存电路的OUTDIS端，所述的数据锁存电路的OUTDIS端用于接入输出端放电控制信号；所述的第十PMOS管的源极、所述的第十PMOS管的漏极、所述的第十NMOS管的漏极、所述的第十NMOS管的源极、所述的第八NMOS管的源极、所述的第九NMOS管的源极、所述的第七NMOS管的源极和所述的第十一PMOS管的栅极均接地；所述的第六NMOS管的漏极、所述的第十一PMOS管的漏极和所述的第八NMOS管的栅极连接；所述的第八PMOS管的漏极、所述的第八NMOS管的漏极、所述的第九NMOS管的漏极和所述的第七NMOS管的漏极连接且其连接端为所述的数据锁存电路的输出端，所述的数据锁存电路的输出端为所述的静态随机存储器的输出电路的输出端。

与现有技术相比，本发明的优点在于通过第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管构成灵敏放大器，通过两个或非门、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管构成数据锁存电路；静态随机存储器的输出电路的每个周期的工作过程分为5个阶段，依次分别为放电阶段、充电阶段、读入阶段、求值阶段和保持阶段，在输出电路的保持阶段通过第四NMOS管和第五NMOS管对灵敏放大器的第一输出端和第二输出端增加一个放电的过程，在充电阶段通过第四PMOS管和第五PMOS管对灵敏放大器的第一输出端和第二输出端充电，使灵敏放大器的第一输出端和第二输出端每个读取周期都会经历一次充放电，消除布线电容不一致以及工艺偏差造成的功耗差异；在放电阶段利用第九PMOS管和第七NMOS管控制对数据锁存电路的输出端放电，同时由第一或非门和第二或非门构成RS触发器，在充电阶段通过第一或非门对第一或非门的输出端、第二或非门的第一输入端、第六NMOS管的源极、第十一PMOS管的源极、第八PMOS管的栅极和第九NMOS管的栅极的连接端node1放电从而使数据锁存电路的输出端充电，使数据锁存电路的输出端在求值阶段只能进行放电与保持两种操作，保证当前周期读取数据对当前周期输出端开关功耗无影响；通过用两个或非门构成RS触发器，在充电阶段灵敏放大器的第一输出端和第二输出端控制数据锁存电路的第一或非门和第二或非门对node1与node2进行放电，求值阶段对数据锁存电路的第一或非门G1和第二或非门G2对node1与第一或非门的第二输入端、第二或非门的输出端、第十PMOS管的栅极和第十NMOS管的栅极的连接端node2中一个节点进行充电，由于node1与node2的布线电容与负载的不对称以及对输出端Q放电将产生短路功耗，此时node2处的第十PMOS管与第十NMOS管平衡上述原因导致的开关功耗与短路功耗差异，使当前周期读取不同数据时功耗能保持一致；在放电阶段控制第九PMOS管和第七NMOS管对输出端Q放电，消除了输出端Q的开关功耗与上一周期读取数据的相关性，但是对输出端Q放电会产生一定的短路功耗，上一周期读取数据为1时比上一周期读取数据为0时在放电阶段会多一次对输出端Q的放电，此时位于node1与第十NMOS管的栅极之间设置第十一PMOS管、第六NMOS管与第八NMOS管，第六NMOS管栅极接电源，第十一PMOS管P接地，第六NMOS管的源极，第十一PMOS管的源极与node1相连，第六NMOS管的漏极，第十一PMOS管的漏极与第八NMOS管的栅极相连，第八NMOS管的漏极与输出端Q相连，第八NMOS管的漏极与地相连，由于第十一PMOS管与第六NMOS管构成一个一直开启的传输管，这个传输管延迟了node1对第八NMOS管的控制，增加当上一周期读取数据为1时，当前周期充电阶段的短路功耗，平衡短路功耗的差异；由此，本发明的静态随机存储器的输出电路可以使静态随机存储器在读取数据时每个工作周期的功耗都保持基本一致，提升静态随机存储器的防御差分功耗分析能力。

附图说明

图1为现有的静态随机存储器的结构框图；

图2为现有的静态随机存储器的存储阵列的结构框图；

图3为现有的静态随机存储器中的输出电路的电路图；

图4为现有的静态随机存储器中的输出电路的时序示意图；

图5为现有的静态随机存储器中的输出电路在四种不同工作状态下的供电电流图；

图6为本发明的静态随机存储器的输出电路的电路图；

图7为本发明的静态随机存储器的输出电路的时序示意图；

图8为本发明的静态随机存储器的输出电路的能耗分布图；

图9为现有的静态随机存储器中的输出电路的能耗分布图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例：如图6所示，一种静态随机存储器的输出电路，包括灵敏放大器和数据锁存电路，灵敏放大器包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5；第一PMOS管P1的源极、第四PMOS管P4的源极和第五PMOS管P5的源极均接入电源，第一PMOS管P1的漏极、第二PMOS管P2的源极和第三PMOS管P3的源极连接，第二PMOS管P2的漏极、第三PMOS管P3的栅极、第四PMOS管P4的漏极、第六PMOS管P6的漏极、第一NMOS管N1的漏极、第二NMOS管N2的栅极和第四NMOS管N4的漏极连接且其连接端为灵敏放大器的第一输出端SAOUT，第二PMOS管P2的栅极、第三PMOS管P3的漏极、第五PMOS管P5的漏极、第七PMOS管P7的漏极、第一NMOS管N1的栅极、第二NMOS管N2的漏极和第五NMOS管N5的漏极连接且其连接端为灵敏放大器的第二输入端SAOUTB；第一PMOS管P1的栅极、第四NMOS管N4的栅极和第五NMOS管N5的栅极连接且其连接端为灵敏放大器的SADIS端，灵敏放大器的SADIS端用于接入灵敏放大器放电信号；第四PMOS管P4的栅极和第五PMOS管P5的栅极连接且其连接端为灵敏放大器的SAPRE端，灵敏放大器的SAPRE端用于接入灵敏放大器充电信号；第六PMOS管P6的栅极和第七PMOS管P7的栅极连接且其连接端为灵敏放大器的SASEL端，灵敏放大器的SASEL端用于接入灵敏放大器读入信号；第三NMOS管N3的栅极为灵敏放大器的SAE端，灵敏放大器的SAE端用于接入灵敏放大器使能信号；第一NMOS管N1的源极、第二NMOS管N2的源极和第三NMOS管N3的漏极连接，第三NMOS管N3的源极、第四NMOS管N4的源极和第五NMOS管N5的源极均接地VSS；第六PMOS管P6的源极为灵敏放大器的第一信号输入端，第七PMOS管P7的源极为灵敏放大器的第二信号输入端，灵敏放大器的第一信号输入端为静态随机存储器的输出电路的BL端，灵敏放大器的第二信号输入端为静态随机存储器的输出电路的BLB端，静态随机存储器的输出电路的BL端和静态随机存储器的输出电路的BLB端用于连接数据选择器来接入位线对；

数据锁存电路包括两个或非门、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9和第十NMOS管N10；或非门具有第一输入端、第二输入端和输出端，两个或非门分别为第一或非门G1和第二或非门G2；第九PMOS管P9的源极和第六NMOS管N6的栅极均接入电源；第一或非门G1的第一输入端为数据锁存电路的第一输入端，数据锁存电路的第一输入端和灵敏放大器的第一输出端连接，第一或非门G1的第二输入端、第二或非门G2的输出端、第十PMOS管P10的栅极和第十NMOS管N10的栅极连接且将其连接端记为node2，第一或非门G1的输出端、第二或非门G2的第一输入端、第六NMOS管N6的源极、第十一PMOS管P11的源极、第八PMOS管P8的栅极和第九NMOS管N9的栅极连接且将其连接端记为node1，第二或非门的第二输入端为数据锁存电路的第二输入端，数据锁存电路的第二输入端和灵敏放大器的第二输入端连接；第九PMOS管P9的漏极和第八PMOS管P8的源极连接，第九PMOS管P9的栅极和第七NMOS管N7的栅极连接且其连接端为数据锁存电路的OUTDIS端，数据锁存电路的OUTDIS端用于接入输出端放电控制信号；第十PMOS管P10的源极、第十PMOS管P10的漏极、第十NMOS管N10的漏极、第十NMOS管N10的源极、第八NMOS管N8的源极、第九NMOS管N9的源极、第七NMOS管N7的源极和第十一PMOS管P11的栅极均接地；第六NMOS管N6的漏极、第十一PMOS管P11的漏极和第八NMOS管N8的栅极连接；第八PMOS管P8的漏极、第八NMOS管N8的漏极、第九NMOS管N9的漏极和第七NMOS管N7的漏极连接且其连接端为数据锁存电路的输出端，数据锁存电路的输出端为静态随机存储器的输出电路的输出端Q。

将本发明的静态随机存储器的输出电路应用于静态随机存储器中，灵敏放大器的SADIS端、灵敏放大器的SAPRE端、灵敏放大器的SASEL端、灵敏放大器的SAE端和数据锁存电路的OUTDIS端分别与时钟电路连接，静态随机存储器的输出电路的BL端和静态随机存储器的输出电路的BLB端连接数据选择器。本发明的静态随机存储器的输出电路的工作原理如下所示：

本发明的静态随机存储器的输出电路的每个周期的工作过程分为5个阶段，依次分别为放电阶段、充电阶段、读入阶段、求值阶段和保持阶段。在周期开始前，灵敏放大器的SADIS端、灵敏放大器的SAPRE端和灵敏放大器的SASEL端均保持在高电平，灵敏放大器的第一输出端SAOUT和第二输出端SAOUTB都被放电至VSS，数据锁存电路处于保持数据状态；灵敏放大器的SAE端和数据锁存电路的OUTDIS端保持在低电平，输出端Q保持原有电平不变。

放电阶段：数据锁存电路的OUTDIS端被充电至高电平，输出端Q的上拉路径中第九PMOS管P9被关断，下拉路径中第七NMOS管N7打开，输出端Q被第七NMOS管N7放电到VSS，其余节点保持不变；

充电阶段：SAPRE端，SADIS端与OUTDIS端被放电至低电平，第四PMOS管P4，第五PMOS管P5和第九PMOS管P9被打开，第四NMOS管N4，第五NMOS管N5和第七NMOS管N7被关断。灵敏放大器第一输出端SAOUT和第二输出端SAOUTB被第四PMOS管P4与第五PMOS管P5充电到VDD，数据锁存电路的RS触发器(由第一或非门G1和第二或非门G2组成)受灵敏放大器的第一输出端SAOUT和第二输出端SAOUTB控制，node1与node2被第一或非门G1和第二或非门G2放电到VSS，输出端Q被第八PMOS管P8和第九PMOS管P9充电到VDD；

读入阶段：SASEL端被放电至低电平，SAPRE端被充电至高电平，第六PMOS管P6，第七PMOS管P7被打开，第四PMOS管P4，第五PMOS管P5被关断。静态随机存储器的输出电路的BL端和静态随机存储器的输出电路的BLB通过第六PMOS管P6，第七PMOS管P7将电压差传入灵敏放大器的第一输出端SAOUT和第二输出端SAOUTB；

求值阶段：SAESEL端与SAE端被充电至高电平，第六PMOS管P6，第七PMOS管P7被关断，第三NMOS管N3被打开。灵敏放大器将灵敏放大器的第一输出端SAOUT和第二输出端SAOUTB上存在的电压差通过正反馈放大，灵敏放大器的第一输出端SAOUT和第二输出端SAOUTB根据传入的电压差一个被充电至VDD，一个被放电到VSS，RS触发器根据灵敏放大器的第一输出端SAOUT和第二输出端SAOUTB对node1与node2进行充放电，根据node1的电平状态通过第八PMOS管P8，第八NMOS管N8，第九PMOS管P9，第九NMOS管N9对输出端Q进行充放电；

保持阶段：SAE端被放电至低电平，SADIS端被充电至高电平，第三NMOS管N3被关断，第四NMOS管N4，第五NMOS管N5被打开。灵敏放大器第一输出端SAOUT和第二输出端SAOUTB通过第四NMOS管N4，第五NMOS管N5被放电到VSS，数据输出保持电路进入保持状态。

本发明的静态随机存储器的输出电路的时序示意图如图7所示。从图7中可以看到在不同工作状态下，输出端Q在求值阶段前都会有一次充电，在求值阶段根据读取数据进行保持或者放电，node1和node2每个周期都会对其中一个节点充电与一个节点放电，灵敏放大器的第一输出端SAOUT和第二输出端SAOUTB在每个周期也会经历一次充电与放电，达到功耗平衡的目标。

在不同工作状态下，对本发明的静态随机存储器的输出电路与现有的静态随机存储器的输出电路进行100个周期的测试，本发明的静态随机存储器的输出电路的能耗分布图如图8所示，现有的静态随机存储器的输出电路的能耗分布图如图9所示。由于受到测试精度和电路设计的原因，本发明的静态随机存储器的输出电路的功耗分布在工作状态S₀₁下分为124.3pJ和124.4pJ两种情况，其出现次数分别为21与4。分析图8可知，本发明的静态随机存储器的输出电路消除了开关功耗和短路功耗的差异，保证在不同工作状态下每个周期的功耗基本一致。分析图9可知，对于现有的静态随机存储器的输出电路，在不同工作状态下会产生明显的功耗差异；在工作状态S₀₁和S₁₀下，现有的静态随机存储器的输出电路需要改变存储在数据锁存电路里的数据，产生相应的短路功耗与开关功耗，导致在工作状态S₀₁和S₁₀下的功耗明显大于工作状态S₁₁和S₀₀。

Claims (1)

1.一种静态随机存储器的输出电路，包括灵敏放大器和数据锁存电路，其特征在于所述的灵敏放大器包括包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管；所述的第一PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极均接入电源，所述的第一PMOS管的漏极、所述的第二PMOS管的源极和所述的第三PMOS管的源极连接，所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第四PMOS管的漏极、所述的第六PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二NMOS管的栅极和所述的第四NMOS管的漏极连接且其连接端为所述的灵敏放大器的第一输出端，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第五PMOS管的漏极、所述的第七PMOS管的漏极、所述的第一NMOS管的栅极、所述的第二NMOS管的漏极和所述的第五NMOS管的漏极连接且其连接端为所述的灵敏放大器的第二输入端；所述的第一PMOS管的栅极、所述的第四NMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的灵敏放大器的SADIS端，所述的灵敏放大器的SADIS端用于接入灵敏放大器放电信号；所述的第四PMOS管的栅极和所述的第五PMOS管的栅极连接且其连接端为所述的灵敏放大器的SAPRE端，所述的灵敏放大器的SAPRE端用于接入灵敏放大器充电信号；所述的第六PMOS管的栅极和所述的第七PMOS管的栅极连接且其连接端为所述的灵敏放大器的SASEL端，所述的灵敏放大器的SASEL端用于接入灵敏放大器读入信号；所述的第三NMOS管的栅极为所述的灵敏放大器的SAE端，所述的灵敏放大器的SAE端用于接入灵敏放大器使能信号；所述的第一NMOS管的源极、所述的第二NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的源极均接地；所述的第六PMOS管的源极为所述的灵敏放大器的第一信号输入端，所述的第七PMOS管的源极为所述的灵敏放大器的第二信号输入端，所述的灵敏放大器的第一信号输入端为所述的静态随机存储器的输出电路的BL端，所述的灵敏放大器的第二信号输入端为所述的静态随机存储器的输出电路的BLB端，所述的静态随机存储器的输出电路的BL端和所述的静态随机存储器的输出电路的BLB端用于连接数据选择器来接入位线对；

所述的数据锁存电路包括两个或非门、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；所述的或非门具有第一输入端、第二输入端和输出端，所述的两个或非门分别为第一或非门和第二或非门；所述的第九PMOS管的源极和所述的第六NMOS管的栅极均接入电源；所述的第一或非门的第一输入端为所述的数据锁存电路的第一输入端，所述的数据锁存电路的第一输入端和所述的灵敏放大器的第一输出端连接，所述的第一或非门的第二输入端、所述的第二或非门的输出端、所述的第十PMOS管的栅极和所述的第十NMOS管的栅极连接，所述的第一或非门的输出端、所述的第二或非门的第一输入端、所述的第六NMOS管的源极、所述的第十一PMOS管的源极、所述的第八PMOS管的栅极和所述的第九NMOS管的栅极连接，所述的第二或非门的第二输入端为所述的数据锁存电路的第二输入端，所述的数据锁存电路的第二输入端和所述的灵敏放大器的第二输入端连接；所述的第九PMOS管的漏极和所述的第八PMOS管的源极连接，所述的第九PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的数据锁存电路的OUTDIS端，所述的数据锁存电路的OUTDIS端用于接入输出端放电控制信号；所述的第十PMOS管的源极、所述的第十PMOS管的漏极、所述的第十NMOS管的漏极、所述的第十NMOS管的源极、所述的第八NMOS管的源极、所述的第九NMOS管的源极、所述的第七NMOS管的源极和所述的第十一PMOS管的栅极均接地；所述的第六NMOS管的漏极、所述的第十一PMOS管的漏极和所述的第八NMOS管的栅极连接；所述的第八PMOS管的漏极、所述的第八NMOS管的漏极、所述的第九NMOS管的漏极和所述的第七NMOS管的漏极连接且其连接端为所述的数据锁存电路的输出端，所述的数据锁存电路的输出端为所述的静态随机存储器的输出电路的输出端。