JP2000222279A

JP2000222279A - メモリの制御装置および制御方法

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Publication number: JP2000222279A
Application number: JP11309347A
Authority: JP
Inventors: Tsutomu Gotanda; 力五反田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-10-29
Filing date: 1999-10-29
Publication date: 2000-08-11
Anticipated expiration: 2019-10-29
Also published as: JP4389308B2

Abstract

(57)【要約】【課題】システムＬＳＩに内蔵されたメモリの破壊を
防止しながら、システムＬＳＩの待機状態時にクロック
を停止することにより消費電力を削減する。【解決手段】テレビジョン受像機などの映像機器にお
いて使用されるシステムＬＳＩに設けられる内蔵メモリ
の制御装置と制御方法が開示される。本発明のメモリの
制御装置においては、同期信号に非同期なクロック停止
指令が入力されると、同期信号に同期させた停止指令が
発生される。内蔵メモリに供給されるクロックは、同期
化された停止指令に応じて停止する。クロックの供給停
止が行われるのは、内蔵メモリが待機状態の場合に限ら
れるため、内蔵メモリを破壊することなくシステムＬＳ
Ｉの消費電力を削減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、システムＬＳＩに
内蔵されたメモリの破壊を防止しながら、システムＬＳ
Ｉの待機状態時にクロックを停止することにより消費電
力を削減するためのメモリの制御装置に関わる。

【０００２】

【従来の技術】ロジックＬＳＩ、マイクロコンピュータ
などでは、消費電力を削減するため、待機時にクロック
を停止することが、しばしば行われてきた。ロジックＬ
ＳＩに搭載されるメモリは、他の半導体との混載が容易
なＳＲＡＭが主であった。ＳＲＡＭは基本的にフリップ
フロップで構成されているため、クロックをＬＳＩの待
機時に停止しても問題は生じなかった。

【０００３】近年、半導体プロセス技術の進展でＤＲＡ
Ｍ,フラッシュメモリなど異なる半導体プロセスで製造
されるメモリをひとつのＬＳＩに内蔵できるようになっ
た。内蔵されたＤＲＡＭはＬＳＩの規模の制限から内蔵
メモリに対する保護回路を持っていないので、ＤＲＡＭ
を制御するために決められた手順に従って動作させる必
要がある。したがって、ＤＲＡＭを内蔵したシステムＬ
ＳＩでは，電力節減のためにクロックを停止するには、
ＳＲＡＭが搭載されたロジックＬＳＩ、マイクロコンピ
ュータとは異なる方式が求められる。

【０００４】従来の映像機器における、信号処理回路と
信号処理回路を制御する制御信号発生回路におけるクロ
ック停止制御方法の一例を図４に示す。以下、従来のク
ロック停止制御方法について図４を参照しながら説明す
る。信号処理回路１０１は水平同期信号１が入力される
と、水平同期信号１を基準として各種の信号処理を行
う。制御信号発生回路１０２は水平同期信号１が入力さ
れると、水平同期信号１を基準として信号処理回路１０
１の制御を含めた各種の制御信号を発生する。

【０００５】上記二つの回路の内部に、信号処理と制御
信号発生のためのクロック供給を停止／再開するクロッ
ク制御部をもっている。これらの回路はロジックＬＳＩ
とＳＲＡＭで構成されている。以上のように構成された
従来の映像機器における信号処理回路１０１と制御信号
発生回路１０２のクロック停止制御方法について、以下
その動作を説明する。

【０００６】信号処理回路１０１と制御信号発生回路１
０２は、水平同期信号１を基準として動作している。こ
こで、信号処理回路１０１と制御信号発生回路１０２
が、水平同期信号１に非同期なクロック供給制御信号２
によりクロック停止指令を入力すると、その指令に即応
して、信号処理回路１０１はそのクロック制御部にクロ
ックを停止させる。同様に、制御信号発生回路１０２も
その内部クロックを停止させる。

【０００７】信号処理回路１０１と制御信号発生回路１
０２は、クロックが停止するとその動作を一時停止し、
供給制御信号２によりクロック再開指令を入力するとそ
の指令に即応してクロック供給が再開され、再び動作を
開始する。このように、単純にクロックを停止させるこ
とで、信号処理回路１０１と制御信号発生回路１０２と
を待機状態にすることができ、消費電力の軽減が図れ
る。

【０００８】

【発明が解決しようとする課題】従来のクロック停止制
御方法においては、信号処理回路と制御信号発生回路は
ＳＲＡＭとロジック回路で構成されているため、水平同
期信号に非同期なクロック供給制御信号に即応してクロ
ックの供給停止及び供給再開を行っても問題が生じなか
った。

【０００９】しかしながら、ＤＲＡＭのような内部状態
を持つメモリを内蔵するＬＳＩ等の場合、メモリの内部
状態を無視した非同期なクロック供給制御信号がＬＳＩ
に入力され、その信号に即応してクロック供給を停止す
ると、メモリセルが破壊される可能性がある。

【００１０】

【課題を解決するための手段】本発明のクロック停止制
御装置は、映像機器等に使用されるＬＳＩ等に内部状態
を持つメモリを内蔵する場合、次のようにして、メモリ
素子を破壊することなくクロック供給停止／再開動作を
可能とすることを特徴としたものである。

【００１１】１）基準信号である水平同期信号に非同期
なクロック供給制御信号を受け、水平同期信号に同期し
たクロック供給制御信号を生成する。

【００１２】２）同期化された供給制御信号に応じたク
ロックの停止は、内蔵メモリの内部状態が必ず待機状態
の場合に行う。

【００１３】３）同期化された供給制御信号に応じてク
ロック供給を再開した後、内蔵メモリを初期化する。

【００１４】本発明のメモリの制御装置は、メモリへの
クロック供給を制御するために下記の構成要件を備え
る。

【００１５】ａ）入力された水平同期信号を基準として
内蔵メモリを制御するための動作コマンドを発生する動
作コマンド発生回路。

【００１６】ｂ）水平同期信号に非同期なクロック供給
制御信号を受け、水平同期信号と同期させた各種の制御
信号を発生する制御信号発生回路。

【００１７】ｃ）制御信号発生回路からの制御信号によ
りパワーオンシーケンスコマンドを発生するパワーオン
シーケンスコマンド発生回路。

【００１８】ｄ）動作コマンド発生回路からの出力信号
とパワーオンシーケンスコマンド発生回路からの出力信
号とを、制御信号発生回路からの出力信号に応じていず
れかを選択し、内蔵メモリに出力するコマンドセレク
タ。

【００１９】ｅ）クロック発生回路から内蔵メモリに供
給されるクロックを制御信号発生回路からの制御信号に
基づいて遮断するクロック遮断回路。

【００２０】上記構成により、本発明は次のような特徴
を有する。

【００２１】メモリを内蔵したシステムＬＳＩにおいて
水平同期信号に非同期なクロック供給制御信号によりク
ロック停止指令が入力された場合でも、常に内蔵メモリ
が待機状態の場合にクロック供給を停止する。したがっ
て、本発明はシステムＬＳＩにおけるクロック停止機能
による低消費電力化を、内蔵メモリを破壊することなく
実現できる。

【００２２】

【発明の実施の形態】本発明の実施の形態について図を
用いて説明する。図２は、内蔵メモリの内部状態遷移図
である。以下、図２を用いて、内蔵メモリへのクロック
供給を中断／再開するときのメモリの内部状態遷移につ
いて説明する。

【００２３】１）図２に示されるように、内蔵メモリの
内部状態には、データの書き込み／読み出し等の動作を
行う動作状態と、データの書き込み／読み出し等の動作
を行わない待機状態と、クロック供給が停止された停止
状態と、初期化が行われる初期化状態とがある。

【００２４】２）動作状態から停止状態に遷移させる場
合には、図２における一点鎖線で示すように、メモリの
制御装置は、No Operation(NOP)コマンドにより内蔵メ
モリを待機状態にした後、停止指令ＣＫＳによりクロッ
ク供給を中断する。

【００２５】３）内蔵メモリを動作状態に戻す場合に
は、図２において点線で示されような状態遷移が行われ
る。まず、停止状態にある内蔵メモリに対して供給指令
ＣＫＡによりクロック供給を再開して待機状態にした
後、パワーオンシーケンス（ＰＯＳ）コマンドにより、
内蔵メモリを初期化する。初期化が完了したらＮＯＰコ
マンドにより内蔵メモリを待機状態にする。この後、一
連の動作コマンドの最初の動作コマンドに従って、内蔵
メモリは動作状態に遷移する。メモリは、動作状態にお
いて、次々に入力される動作コマンドに従って、データ
の読み出しや書き込みなどの通常動作を行う。

【００２６】以下、クロックの供給時／停止時において
上記のような内部状態遷移を行うメモリを制御するメモ
リの制御装置及び制御方法について説明する。図１にお
いて、本発明のメモリ制御装置６０は、動作コマンド発
生回路１０と制御信号発生回路２０とパワーオンシーケ
ンスコマンド（ＰＯＳ）発生回路３０とコマンドセレク
タ４０とクロック遮断回路８０とから構成され、メモリ
制御装置６０と内蔵メモリ５０は、ＣＰＵ等の他の回路
とともに、１チップのシステムＬＳＩ５５内に構成され
る。

【００２７】動作コマンド発生回路１０は、入力された
水平同期信号１を基準信号として内蔵メモリ５０の動作
状態を制御するメモリ動作コマンド３を発生する。メモ
リ動作コマンド３は、水平同期信号１の立ち上がりを基
準として出力され、内蔵メモリ５０を待機状態とするＮ
ＯＰコマンドと通常動作を行わせる動作コマンドとで構
成される。動作コマンドには、内蔵メモリ５０にデータ
の読み出し／書き込みを行わせるための複数のコマンド
が含まれる。

【００２８】制御信号発生回路２０は、入力された水平
同期信号１に非同期な供給制御信号２を受け、水平同期
信号１に同期した複数の制御信号を発生する。複数の制
御信号には、同期化された供給制御信号４と選択信号５
とパワーオンシーケンス（ＰＯＳ）開始信号６とが含ま
れる。同期化された供給制御信号４は、動作コマンド発
生回路１０とクロック遮断回路８０とに出力される。選
択信号５は、コマンドセレクタ４０に出力される。パワ
ーオンシーケンス（ＰＯＳ）開始信号６は、ＰＯＳコマ
ンド発生回路３０に出力される。供給制御信号２には、
クロック停止指令ＣＫＳ１とクロック供給指令ＣＫＡ１
とが含まれ、同期化された供給制御信号４には、クロッ
ク停止指令ＣＫＳ２とクロック供給指令ＣＫＡ２とが含
まれる。

【００２９】ＰＯＳコマンド発生回路３０は、ＰＯＳ開
始信号６の立ち上がりを基準として、ＰＯＳコマンド７
を発生し、内蔵メモリ５０を初期化する。コマンドセレ
クタ４０は、メモリ動作コマンド３とＰＯＳコマンド７
とのいずれかを選択信号５に応じて切り替え、メモリ制
御信号８として内蔵メモリに出力する。内蔵メモリ５０
は、メモリ制御信号８に応じて動作し、ＮＯＰコマンド
の入力により待機状態に遷移する。

【００３０】コマンドセレクタ４０は、メモリ動作コマ
ンド発生回路１０の出力信号とＰＯＳコマンド発生回路
３０の出力信号とを入力し、選択信号５に応じて２つの
入力信号を切り替えて出力する。

【００３１】クロック遮断回路８０は、同期化された供
給制御信号４に応じて、システムＬＳＩ５５の外部に設
けられるクロック発生回路７０から出力されるクロック
９ａの通過もしくは遮断を行い、クロック９ｂを内蔵メ
モリ５０に出力する。同期化された供給制御信号４に
は、クロック遮断回路８０にクロック供給を指示する供
給指令ＣＫＡ２と、クロック遮断を指示する停止指令Ｃ
ＫＳ２とが含まれる。上記構成を有する図１のメモリの
制御装置について、図３を参照しながら、以下その動作
をさらに詳細に説明する。

【００３２】１）まず、動作状態における動作について
説明する。

【００３３】動作状態では、供給制御信号２として供給
指令ＣＫＡ１が入力されており、同期化された供給制御
信号４は供給指令ＣＫＡ２（図３Ｃ）となっている。従
って、クロックは内蔵メモリに供給される（図３Ｄ）。
コマンドセレクタ４０は選択信号５に従ってメモリ動作
コマンド３を選択しているため（図３Ｆ）、水平同期信
号（図３Ａ）に同期したメモリ動作コマンド３がメモリ
制御信号８として内蔵メモリに供給される。なお、動作
コマンド発生回路１０は、水平同期信号を受けた後、所
定時間経過後に動作コマンドを出力するが、動作コマン
ドの出力開始前および動作コマンドの出力終了後にはＮ
ＯＰコマンドを出力する（図３Ｇ、Ｉ）。従って、内蔵
メモリ５０はＮＯＰコマンドに従って、水平同期信号の
前後では必ず待機状態となる（図３Ｊ）。

【００３４】ＮＯＰコマンドに続いて、複数の動作コマ
ンドが順に出力され、内蔵メモリは所望の動作を行う。
図においては簡単のため省略したが、図３Ｇにおける動
作コマンドは複数の動作コマンドを含んでいる。

【００３５】一方、パワーオンシーケンスコマンド発生
回路３０は、入力するＰＯＳ開始信号６がＨｉｇｈ状態
であるため（図３Ｅ）、絶えずＮＯＰコマンドを出力す
る（図３Ｈ）。

【００３６】２）次に、クロック遮断動作について説明
する。

【００３７】水平同期信号１に非同期なタイミングで、
クロックの停止指令ＣＫＳ１が入力されると、制御信号
発生回路２０は、停止指令ＣＫＳ１を水平同期信号１の
立ち上がりに同期させて停止指令ＣＫＳ２として出力す
る（図３Ｃ）。図においては、供給制御信号２がＬｏｗ
レベルの時、停止指令ＣＫＳ１を意味し、供給制御信号
４がＬｏｗレベルの時、停止指令ＣＫＳ２を意味する。

【００３８】クロック遮断回路８０は、停止指令ＣＫＳ
２を入力すると直ちにクロック９ａを遮断し、内蔵メモ
リ５０へのクロック供給を停止する（図３Ｄ）。内蔵メ
モリ５０は、クロック停止に伴って停止状態に遷移する
（図３Ｊ）。なお、クロック供給を停止する場合は、必
ずＮＯＰコマンドにより内蔵メモリ５０を待機状態に遷
移させる必要があるが、本実施例では、既にＮＯＰコマ
ンドにより内蔵メモリ５０は待機状態となっているた
め、停止指令ＣＫＳ２の入力後、直ちにクロックを停止
しても問題は生じない。

【００３９】選択信号５は、停止指令ＣＫＳ２の出力と
同時にＬｏｗレベルに変化するため、コマンドセレクタ
４０は、ＰＯＳコマンド発生回路３０の出力信号を選択
し（図３Ｆ）、内蔵メモリ５０に出力する。この時、コ
マンドセレクタ４０に入力されるメモリ動作コマンド３
と、ＰＯＳコマンド発生回路３０の出力信号とはＮＯＰ
コマンドであるため（図３Ｇ、Ｈ）、内蔵メモリ５０に
はＮＯＰコマンドが出力し続けられる（図３Ｉ）。制御
信号発生回路２０は、停止指令ＣＫＳ２と同時にＰＯＳ
開始信号６をＬｏｗレベルとする（図３Ｅ）。このよう
にしてクロック供給の停止により、システムＬＳＩ５５
の待機状態における消費電力は削減される。

【００４０】３）最後に、クロック供給再開動作につい
て説明する。

【００４１】水平同期信号１に非同期なタイミングで、
クロックの供給指令ＣＫＡ１を入力すると、制御信号発
生回路２０は、供給指令ＣＫＡ１を水平同期信号１の立
ち上がりに同期させて供給指令ＣＫＡ２として出力する
（図３Ｃ）。図においては、供給制御信号２がＨｉｇｈ
レベルの時、供給指令ＣＫＡ１を意味し、供給制御信号
４がＨｉｇｈレベルの時、供給指令ＣＫＡ２を意味す
る。

【００４２】クロック遮断回路８０は、供給指令ＣＫＡ
２を入力すると直ちにクロック９ａを通過させ、内蔵メ
モリ５０へクロック９ｂの供給を開始する（図３Ｄ）。
内蔵メモリ５０は、クロック供給再開に伴って待機状態
に遷移する（図３Ｊ）。この時、メモリ制御信号８は、
ＰＯＳコマンド発生回路３０の出力するＮＯＰコマンド
である（図３Ｉ）。

【００４３】制御信号発生回路２０は、供給指令ＣＫＡ
２を出力してから所定時間後にＰＯＳ開始信号６をＨｉ
ｇｈレベルとする（図３Ｅ）。ＰＯＳコマンド発生回路
３０は、ＰＯＳ開始信号を合図としてＰＯＳコマンドを
出力する（図３Ｈ）。内蔵メモリ５０は、コマンドセレ
クタ４０を経由して供給されるＰＯＳコマンドに従って
初期化される（図３Ｉ、Ｊ）。ＰＯＳコマンドの出力終
了後、ＰＯＳコマンド発生回路３０はＮＯＰコマンドを
出力し、内蔵メモリ５０を待機状態に遷移させる。

【００４４】このようにしてクロック供給再開およびメ
モリ初期化が行われた後、制御信号発生回路２０は、ク
ロック供給再開のタイミングを与えた水平同期信号を基
準として選択信号５をＨｉｇｈレベルに変化させる。コ
マンドセレクタ４０は、選択信号５に応じて、メモリ動
作コマンド３を選択するように切り替わる。この時、コ
マンドセレクタ４０に入力されるメモリ動作コマンド
３、ＰＯＳコマンド７ともＮＯＰコマンドであるため
（図３Ｇ、Ｈ）、選択する信号を切り替えても内蔵メモ
リ５０にはＮＯＰコマンドが出力し続けられる（図３
Ｉ）。

【００４５】供給指令ＣＫＡ２のタイミングを与えた水
平同期信号の次の水平同期信号を基準として動作コマン
ドが出力され、内蔵メモリ５０はデータの読み出し／書
き込み動作を開始する。

【００４６】上記詳細に説明したように、本発明のメモ
リの制御装置によれば、内蔵メモリの素子を破壊せず
に、システムＬＳＩ５５の待機状態における消費電力を
削減することができる。

【００４７】なお、上記実施形態においては、水平同期
信号の入力時点においては、必ず内蔵メモリは待機状態
であることが保証されているため、水平同期信号の入力
後、直ちに内蔵メモリへのクロック供給を停止してい
る。しかし、より安全を考慮すると、所定時間が経過す
るまでＮＯＰコマンドを出力した後にクロック供給を停
止することなども考えられる。

【００４８】

【発明の効果】以上のように本発明のメモリの制御装置
によれば、メモリを内蔵したシステムＬＳＩ等におい
て、（１）内蔵メモリの内部状態を考慮して、内蔵メモリを
破壊することなくクロック供給停止を行うことできる。（２）クロックの供給停止を行うことにより、待機状態
時における内蔵メモリの消費電力を節減することができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態によるメモリの制御装置の
ブロック図

【図２】内蔵メモリの内部状態遷移図

【図３】クロック供給停止／再開時の各信号と内蔵メモ
リの動作状態との関係を示すタイムチャート

【図４】従来のクロック停止制御方法を実行する回路の
一例を示す図

【符号の説明】

１水平同期信号２供給制御信号３メモリ動作コマンド４同期化された供給制御信号５選択信号６ＰＯＳ開始信号７ＰＯＳコマンド８メモリ制御信号１０動作コマンド発生回路２０制御信号発生回路３０ＰＯＳ発生回路４０コマンドセレクタ５０内蔵メモリ５５システムＬＳＩ６０メモリ制御装置７０クロック発生回路８０クロック遮断回路１０１信号処理回路１０２制御信号発生回路

Claims

【特許請求の範囲】

【請求項１】メモリを制御するメモリ制御装置であっ
て、入力されるクロック停止指令およびクロック供給指令
を、基準信号と同期させ、それぞれ同期化された停止指
令、供給指令として出力する制御信号発生回路と、前記同期化された停止指令を受けて前記メモリへのクロ
ック供給を停止し、前記同期化された供給指令を受けて
前記メモリへのクロック供給を開始するクロック遮断回
路と、前記同期化された停止指令および供給指令を受け、前記
メモリに動作コマンドを出力する動作コマンド発生回路
とを具備することを特徴とするメモリ制御装置。
【請求項２】前記クロック遮断回路は、前記メモリが
待機状態であるときに、クロック供給を停止することを
特徴とする請求項１記載のメモリ制御装置。
【請求項３】前記動作コマンド発生回路は、前記同期
化された停止指令を受けてＮＯＰコマンドを出力し、そ
の後、前記クロック遮断回路はクロック供給を停止する
ことを特徴とする請求項２記載のメモリ制御装置。
【請求項４】前記制御信号発生回路から出力されるＰ
ＯＳ開始信号に応じてＰＯＳコマンドを出力するＰＯＳ
コマンド発生回路と、前記同期化された停止指令または前記同期化された供給
指令に同期した選択信号に応じて、前記動作コマンドと
前記ＰＯＳコマンドとのいずれかを選択し前記メモリに
出力するコマンドセレクタとをさらに具備することを特
徴とする請求項１記載のメモリ制御装置。
【請求項５】前記制御信号発生回路は、遅くとも前記
ＰＯＳコマンドの発生までに、選択信号を切り替えるこ
とを特徴とする請求項４記載のメモリ制御装置。
【請求項６】前記ＰＯＳコマンド発生回路は、前記Ｐ
ＯＳコマンドの発生完了後にＮＯＰコマンドを出力し、
前記制御信号発生回路は、前記ＰＯＳコマンドの発生完
了後のＮＯＰコマンド出力時に、選択信号を切り替える
ことを特徴とする請求項４記載のメモリ制御装置。
【請求項７】前記メモリは、内部状態を有するメモリ
であることを特徴とする請求項１記載のメモリ制御装
置。
【請求項８】前記メモリは、前記メモリ制御装置が設
けられる半導体に内蔵されることを特徴とする請求項１
記載のメモリ制御装置。
【請求項９】メモリを制御するメモリ制御方法であっ
て、入力されるクロック停止指令を基準信号と同期させ、同
期化された停止指令として出力する停止指令同期化ステ
ップと、前記同期化された停止指令を受けて前記メモリへのクロ
ック供給を停止するクロック停止ステップと、入力されるクロック供給指令を基準信号と同期させ、同
期化された供給指令として出力する供給指令同期化ステ
ップと、前記同期化された供給指令を受けて前記メモリへのクロ
ック供給を開始するクロック再開ステップとを有するこ
とを特徴とするメモリ制御方法。
【請求項１０】前記クロック停止ステップにおいて、
前記メモリが待機状態である時にクロック供給を停止す
ることを特徴とする請求項９記載のメモリ制御方法。
【請求項１１】前記停止指令同期化ステップおよび前
記クロック停止ステップとの間に、前記同期化された停
止指令を受けてＮＯＰコマンドを出力するステップをさ
らに有することを特徴とする請求項１０記載のメモリ制
御方法。
【請求項１２】前記クロック再開ステップの後に、Ｐ
ＯＳコマンドを前記メモリに出力するステップをさらに
有することを特徴とする請求項９記載のメモリ制御方
法。