WO2012147139A1

WO2012147139A1 - 半導体集積回路システムおよびそれを備えた電子機器、電気製品、移動体

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Publication number: WO2012147139A1
Application number: PCT/JP2011/005680
Authority: WO
Inventors: 知之熊丸; 裕雄山本; 利民肖
Original assignee: パナソニック株式会社
Priority date: 2011-04-26
Filing date: 2011-10-11
Publication date: 2012-11-01

Abstract

　半導体集積回路システム（２０）は、電源電圧を受ける第１の端子（３１）と、グランド電位に接続された第２の端子（３２）と、アナログ制御信号を出力する第３の端子（３３）と、第１の端子に接続された内部配線（３４）と、内部配線の電圧を検出する電圧検出回路（３６）と、第１および第２の端子の間に接続され、電圧検出回路によって検出された電圧の大きさに応じた分圧比で電源電圧を分圧して、アナログ制御信号を生成する抵抗分圧回路（３７）とを有する半導体集積回路（３０）を備え、半導体集積回路の外部において、第１および第３の端子の間、ならびに第２および第３の端子の間のうち少なくとも一方には、抵抗素子（２４）が接続されている。

Description

半導体集積回路システムおよびそれを備えた電子機器、電気製品、移動体

　本発明は、半導体集積回路システムに関し、特に、半導体集積回路に供給される電源電圧を制御する技術に関する。

　近年、電子機器には、低消費電力化が求められている。ＰＣＢ（Printed Circuit Board）基板上に配置された、電源装置と半導体集積回路とで構成される電子機器において、半導体集積回路は、電源装置から供給される電源電圧を受けて動作する。ＰＣＢ基板上には寄生抵抗が生じることから、電源装置から出力された電源電圧は徐々に低下する。このような電圧低下を抑制するために、一般に、電源装置と半導体集積回路との間に設けられた分圧抵抗器によって電源電圧を分圧し、分圧した電圧を電源装置にフィードバックして、電源制御を行っている。これにより、半導体集積回路に安定した電源電圧を供給することができるが、分圧抵抗器の抵抗比を動的に変更できないため、半導体集積回路の動作状態等に応じた電源制御をすることができない。すなわち、半導体集積回路の動作状態が変化しても、供給される電圧は固定的であるため、消費電力を低減することが困難である。

　そこで、従来、半導体集積回路の特性等に応じて、電源装置から出力された電源電圧を制御することで、低消費電力化を図っているものがある（例えば、特許文献１参照）。図１６は、従来の電子機器の構成を示すブロック図である。図１６に示すように、従来の電子機器は、電源装置１４０と、電源回路１４１、電力検知補正回路１４２、および半導体集積回路１４３からなる半導体集積回路システムとで構成される。半導体集積回路１４３内には、ソフトエラー検知回路等、半導体集積回路１４３の各種特性を検知する回路が複数設けられている。電源装置１４０で生成された電源電圧は、これら検知回路によって検知された結果に応じて、電源回路１４１および電力検知補正回路１４２で調整されて、半導体集積回路１４３に供給される。

特開２００７－２０１４５５号公報

　図１６に示す従来の電子機器によると、半導体集積回路１４３の動作状態に応じた動的な電源制御が可能であるが、電源電圧を調整するための電源回路１４１および電力検知補正回路１４２の構成が非常に複雑である。また、半導体集積回路１４３内に各種検知回路が必要となる。したがって、半導体集積回路システムの設計が困難であることに加えて、製造コストが増加してしまう。

　パワーマネージメント機能を有する高機能な電源装置を用いることで、動的で分解能が高い電源制御を実現することができるが、高機能な電源装置は一般にコストが高い。また、高分解能の電源制御を実現するためには、半導体集積回路システムを、高機能な電源装置とセットで用いる必要があり、例えばスイッチングレギュレータのような安価な電源装置に適用することができない。

　かかる点に鑑みて、本発明は、比較的簡単な構成で、高分解能の電源制御を動的に行うことができ、かつ、様々な仕様の、安価な電源装置に適用可能な半導体集積回路システムを提供することを課題とする。

　上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、アナログ制御信号に応じた大きさの電源電圧を生成する電源装置から、当該電源電圧が供給される半導体集積回路を備えた半導体集積回路システムにおいて、半導体集積回路は、電源電圧を受ける第１の端子と、グランド電位に接続された第２の端子と、アナログ制御信号を出力する第３の端子と、第１の端子に接続され、当該半導体集積回路内部の各部に電源電圧を分配する内部配線と、第１および第２の端子の間に接続され、内部配線の電圧を検出する電圧検出回路と、第１および第２の端子の間に接続され、電圧検出回路によって検出された電圧の大きさに応じた分圧比で電源電圧を抵抗によって分圧して、アナログ制御信号を生成する抵抗分圧回路とを備えている。そして、半導体集積回路の外部において、第１および第３の端子の間、ならびに第２および第３の端子の間のうち少なくとも一方には、抵抗素子が接続されている。

　あるいは、アナログ制御信号に応じた大きさの電源電圧を生成する電源装置から、当該電源電圧が供給される半導体集積回路を備えた別の半導体集積回路システムとして、半導体集積回路は、電源電圧を受ける第１の端子と、グランド電位に接続された第２の端子と、アナログ制御信号を出力する第３の端子と、当該半導体集積回路の外部において第１の端子と接続される第４の端子と、当該半導体集積回路の外部において第２の端子と接続される第５の端子と、第１の端子に接続され、当該半導体集積回路内部の各部に電源電圧を分配する内部配線と、第１および第２の端子の間に接続され、内部配線の電圧を検出する電圧検出回路と、第４および第５の端子の間に接続され、電圧検出回路によって検出された電圧の大きさに応じた分圧比で、第４および第５の端子の間に与えられる電圧を抵抗によって分圧して、アナログ制御信号を生成する抵抗分圧回路とを備えている。そして、半導体集積回路の外部において、第１および第４の端子の間、ならびに第２および第５の端子の間のうち少なくとも一方には、抵抗素子が接続されている。

　また、第１のアナログ制御信号に応じた大きさの電源電圧を生成する電源装置から、当該電源電圧が供給される半導体集積回路を備えたさらに別の半導体集積回路システムとして、半導体集積回路は、電源電圧を受ける第１の端子と、グランド電位に接続された第２の端子と、第２のアナログ制御信号を出力する第３の端子と、第１の端子に接続され、当該半導体集積回路内部の各部に電源電圧を分配する内部配線と、第１および第２の端子の間に接続され、内部配線の電圧を検出する電圧検出回路と、第１および第２の端子の間に接続され、電圧検出回路によって検出された電圧の大きさに応じた分圧比で電源電圧を抵抗によって分圧して、第２のアナログ制御信号を生成する抵抗分圧回路とを備えている。そして、半導体集積回路の外部において、第１および第３の端子の間、ならびに第２および第３の端子の間のうちいずれか一方には、第１および第２の抵抗素子が直列接続されており、第２のアナログ制御信号を第１および第２の抵抗素子によって分圧して、第１のアナログ制御信号を生成する。

　これらによると、半導体集積回路の内部電圧に基づいて生成されたアナログ制御信号によって電源装置がフィードバック制御されることにより、動的でかつ分解能が高い電圧制御を行うことができる。さらに、アナログ制御信号が抵抗分圧回路によって生成される構成であるため、半導体集積回路の回路構成が比較的簡単で済む。

　また、半導体集積回路システムを、様々な仕様の、例えばスイッチングレギュレータ等の安価な電源装置に適用することができる。具体的に、半導体集積回路に設けられた抵抗分圧回路の抵抗比は、半導体集積回路に供給される電圧が安定している場合における、電源装置から出力される電源電圧と、電源装置にフィードバックされるアナログ制御信号との関係に基づいて設定される。一般に、この関係は、電源装置の仕様によって決まっている。つまり、抵抗分圧回路の抵抗比は、電源装置の仕様に応じて決定されるため、ある電源装置の仕様に応じて製造された半導体集積回路を、例えば、フィードバックすべきアナログ制御信号の取る値が異なる、別の仕様の電源装置に適用することができない。

　これに対して、本発明に係る半導体集積回路システムによれば、半導体集積回路の外部に設けられた抵抗素子、および半導体集積回路の内部の抵抗分圧回路によって、電源装置から出力された電圧が分圧される。つまり、電源装置の仕様に応じて、半導体集積回路の外部に設けられた抵抗素子の抵抗値を設定することで、フィードバックすべき適切なアナログ制御信号を生成することができる。したがって、半導体集積回路システムを、仕様が異なる様々な電源装置に容易に適用することができる。

　本発明によると、比較的簡単な構成で、高分解能の電源制御を動的に行うことができ、かつ、様々な仕様の、安価な電源装置に適用可能な半導体集積回路システムを提供することができる。

図１は、第１の実施形態に係る電子機器の構成を示すブロック図である。図２は、図１の抵抗分圧回路の構成例を示す回路図である。図３は、図１の抵抗分圧回路の別の構成例を示す回路図である。図４は、第１の実施形態の変形例に係る電子機器の構成を示すブロック図である。図５は、第１の実施形態の別の変形例に係る電子機器の構成を示すブロック図である。図６は、第２の実施形態に係る電子機器の構成を示すブロック図である。図７は、第２の実施形態の変形例に係る電子機器の構成を示すブロック図である。図８は、第２の実施形態の別の変形例に係る電子機器の構成を示すブロック図である。図９は、第３の実施形態に係る電子機器の構成を示すブロック図である。図１０は、第３の実施形態の変形例に係る電子機器の構成を示すブロック図である。図１１は、第１の応用例に係る通信装置の構成を示すブロック図である。図１２は、第２の応用例に係る情報再生装置の構成を示すブロック図である。図１３は、第３の応用例に係る画像表示装置の構成を示すブロック図である。図１４は、第４の応用例に係る電子装置の構成を示すブロック図である。図１５は、第５の応用例に係る電子制御装置の構成を示すブロック図である。図１６は、従来の電子機器の構成を示すブロック図である。

　＜第１の実施形態＞
　図１は、第１の実施形態に係る電子機器の構成を示すブロック図である。電子機器は、ＰＣＢ基板上に配置された、電源装置１０と、半導体集積回路システム２０とを備えている。電源装置１０は、５Ｖ程度の高電圧ＶＤＤＨが入力される入力端子１１と、高電圧ＶＤＤＨを１．２Ｖ程度に降圧して電源電圧ＶＤＤを生成するアナログ制御回路１２と、電源電圧ＶＤＤを出力する第１の端子１３と、グランド電位ＶＳＳに接続された第２の端子１４と、半導体集積回路３０からのフィードバック信号であるアナログ制御信号ＶＦＢを受ける第３の端子１５と、を備えている。

　アナログ制御回路１２は、基準電圧ＶＲＥＦとアナログ制御信号ＶＦＢとを比較して、基準電圧ＶＲＥＦがアナログ制御信号ＶＦＢよりも高い場合には、比較的高い電源電圧ＶＤＤを出力し、基準電圧ＶＲＥＦがアナログ制御信号ＶＦＢよりも低い場合には、比較的低い電源電圧ＶＤＤを出力する。これにより、電源装置１０は、アナログ制御信号ＶＦＢに応じた大きさの電源電圧ＶＤＤを生成することができる。電源装置１０は、アナログ信号を受けて電圧を生成するものであればよく、例えば、一般的なスイッチングレギュレータのような、安価な電源ＩＣ（Integrated Circuit）で構成することができる。

　半導体集積回路システム２０は、半導体集積回路３０および抵抗素子２４で構成することができる。半導体集積回路３０は、電源電圧ＶＤＤが入力される第１の端子３１と、グランド電位ＶＳＳに接続された第２の端子３２と、アナログ制御信号ＶＦＢを出力する第３の端子３３と、第１の端子３１に接続された内部配線３４と、第２の端子３２に接続されたグランド配線３５と、内部配線３４の電圧を検出する電圧検出回路３６と、アナログ制御信号ＶＦＢを生成する抵抗分圧回路３７と、電源電圧ＶＤＤを受けて動作する回路ブロック３８とを備えている。

　電圧検出回路３６は、内部配線３４とグランド配線３５との間に接続されており、内部配線３４の電圧に応じて、例えば、ＨレベルまたはＬレベルのデジタル制御信号を出力する。電圧検出回路３６は、内部配線３４と回路ブロック３８との接続点近傍の電圧を検出することが好ましいが、第１および第２の端子３１，３２の間に接続されていてもよい。

　抵抗分圧回路３７は、内部配線３４とグランド配線３５との間に接続されており、電圧検出回路３６からの制御信号に応じて分圧比が調整可能であり、電源電圧ＶＤＤを分圧し、分圧した結果としてアナログ制御信号ＶＦＢを生成する。抵抗分圧回路３７は、第１および第２の端子３１，３２の間に接続されていてもよい。

　回路ブロック３８は、内部配線３４によって分配された電源電圧ＶＤＤを受けて動作する。回路ブロック３８は、単一の論理回路素子や複数の論理回路素子、あるいは、デバイス単体や複数のデバイスで構成することができる。

　抵抗素子２４は、半導体集積回路３０の外部に設けられている。具体的に、抵抗素子２４は、第１および第３の配線２１，２３の間に接続されている。第１の配線２１は、電源装置１０の第１の端子１３と半導体集積回路３０の第１の端子３１との間に接続されている。第２の配線２２は、電源装置１０の第２の端子１４と半導体集積回路３０の第２の端子３２との間に接続されている。また、第３の配線２３は、電源装置１０の第３の端子１５と半導体集積回路３０の第３の端子３３との間に接続されている。抵抗素子２４は、半導体集積回路３０の外部において、第１および第３の端子３１，３３の間に接続されていてもよい。

　図２は、抵抗分圧回路の構成例を示す回路図である。抵抗分圧回路３７は、第１および第３の端子３１，３３の間に接続された第１の抵抗回路３７１と、第２および第３の端子３２，３３の間に接続された第２の抵抗回路３７２とで構成することができる。

　第１の抵抗回路３７１は、内部配線３４と第３の端子３３との間に直列接続された複数の抵抗素子３７３と、電圧検出回路３６から出力される制御信号に従って導通制御される、複数のスイッチ素子３７４とで構成することができる。複数の抵抗素子３７３は、第１および第３の端子３１，３３の間に接続されていてもよい。

　各スイッチ素子３７４は、例えばＰＭＯＳトランジスタであり、内部配線３４と各抵抗素子３７３の接続点との間に接続されている。各スイッチ素子３７４は、第３の端子３３と各抵抗素子３７３の接続点との間に接続されていてもよく、複数の抵抗素子３７３のうち少なくとも１つに並列接続されていればよい。

　第１の抵抗回路３７１において、電圧検出回路３６から出力される制御信号に従って、複数のスイッチ素子３７４のいずれか１つがオンオフ制御されることで、第１の抵抗回路３７１の抵抗値が変化する。なお、複数のスイッチ素子３７４をオンオフ制御してもよい。例えば、ＰＭＯＳ＿２をオン制御しているときに、ＰＭＯＳ＿１をオン制御してもよい。ここで、図中のＰＭＯＳ＿１～ＰＭＯＳ＿ｍ（ｍは２以上の整数）は、ＰＭＯＳトランジスタである各スイッチ素子３７４を識別するために付与した符号である。

　第２の抵抗回路３７２は、第３の端子３３とグランド配線３５との間に直列接続された複数の抵抗素子３７５と、電圧検出回路３６から出力される制御信号に従って導通制御される、複数のスイッチ素子３７６とで構成することができる。複数の抵抗素子３７５は、第２および第３の端子３２，３３の間に接続されていてもよい。

　各スイッチ素子３７６は、例えばＮＭＯＳトランジスタであり、グランド配線３５と各抵抗素子３７５の接続点との間に接続されている。各スイッチ素子３７６は、第３の端子３３と各抵抗素子３７５の接続点との間に接続されていてもよく、複数の抵抗素子３７５のうち少なくとも１つに並列接続されていてもよい。

　第２の抵抗回路３７２において、電圧検出回路３６から出力される制御信号に従って、複数のスイッチ素子３７６のいずれか１つがオンオフ制御されることで、第２の抵抗回路３７２の抵抗値が変化する。なお、複数のスイッチ素子３７６をオンオフ制御してもよい。例えば、ＮＭＯＳ＿ｎ（ｎは２以上の自然数）をオン制御しているときに、ＮＭＯＳ＿１～ＮＭＯＳ＿ｎ－１をそれぞれオン制御してもよい。ここで、図中のＮＭＯＳ＿１～ＮＭＯＳ＿ｎは、ＮＭＯＳトランジスタである各スイッチ素子３７６を識別するために付与した符号である。

　図２に示す抵抗分圧回路３７を用いた場合、電源電圧ＶＤＤは以下の式で算出することができる。ここで、図２に示すように、第１の抵抗回路３７１の各抵抗素子３７３の抵抗値を、それぞれＲ１＿１～Ｒ１＿ｍ＋１とし、第２の抵抗回路３７２の各抵抗素子３７５の抵抗値を、それぞれＲ２＿１～Ｒ２＿ｎ＋１とし、第１および第２の抵抗回路３７１，３７２の各スイッチ素子３７４，３７６が全てオフ状態であるとすると、
　ＶＤＤ＝（［Ｒ１＿１］＋［Ｒ１＿２］＋［Ｒ１＿３］＋・・・＋［Ｒ１＿ｍ－１］＋［Ｒ１＿ｍ］＋［Ｒ１＿ｍ＋１］＋［Ｒ２＿ｎ＋１］＋［Ｒ２＿ｎ］＋［Ｒ２＿ｎ－１］＋・・・＋［Ｒ２＿３］＋［Ｒ２＿２］＋［Ｒ２＿１］）／（［Ｒ２＿ｎ＋１］＋［Ｒ２＿ｎ］＋［Ｒ２＿ｎ－１］＋・・・＋［Ｒ２＿３］＋［Ｒ２＿２］＋［Ｒ２＿１］）×ＶＲＥＦ
と表される。この式より、各スイッチ素子３７４，３７６のオンオフ制御により、第１および第２の抵抗回路３７１，３７２の抵抗値が変わるため、第１および第２の抵抗回路３７１，３７２による電源電圧ＶＤＤの分圧比が調整可能であることがわかる。

　また、抵抗分圧回路３７を図３に示すように構成してもよい。図３は、抵抗分圧回路の別の構成例を示す回路図である。図２および図３における共通の符号は、同一の構成要素を示すため、相違点について説明する。

　第１の抵抗回路３７１は、内部配線３４と第３の端子３３との間に並列接続された複数の抵抗素子３７３と、各抵抗素子３７３のそれぞれに直列接続された複数のスイッチ素子３７４とで構成される。スイッチ素子３７４は、複数の抵抗素子３７３によって構成される、第１および第３の端子３１，３３を接続する複数の経路のうち少なくとも１つに設けられていればよい。

　第２の抵抗回路３７２は、第３の端子３３とグランド配線３５との間に並列接続された複数の抵抗素子３７５と、各抵抗素子３７５のそれぞれに直列接続された複数のスイッチ素子３７６とで構成される。スイッチ素子３７６は、複数の抵抗素子３７５によって構成される、第２および第３の端子３２，３３を接続する複数の経路のうち少なくとも１つに設けられていればよい。

　第１および第２の抵抗回路３７１，３７２ではそれぞれ、複数のスイッチ素子３７４，３７６のうち少なくとも１つがオン制御される。第１および第２の抵抗回路３７１，３７２において、所望の抵抗値を得るためにオンオフ制御すべきスイッチ素子３７４，３７６の組み合わせは任意である。

　図３に示す抵抗分圧回路３７を用いた場合の電源電圧ＶＤＤを算出する式は、第１および第２の抵抗回路３７１，３７２の各スイッチ素子３７４，３７６が全てオン状態であるとすると、
　ＶＤＤ＝（　１／（１／［Ｒ１＿１］＋１／［Ｒ１＿２］＋１／［Ｒ１＿３］＋・・・＋１／［Ｒ１＿ｍ－１］＋１／［Ｒ１＿ｍ］）　＋　１／（１／［Ｒ２＿ｎ］＋１／［Ｒ２＿ｎ－１］＋・・・＋１／［Ｒ２＿３］＋１／［Ｒ２＿２］＋１／［Ｒ２＿１］）　）／（　１／（１／[Ｒ２＿ｎ］＋１／［Ｒ２＿ｎ－１］＋・・・＋１／［Ｒ２＿３］＋１／［Ｒ２＿２］＋１／［Ｒ２＿１］）　）×ＶＲＥＦ
と表される。したがって、図３に示す抵抗分圧回路３７でも、図２に示す抵抗分圧回路３７と同様に、各スイッチ素子３７４，３７６のオンオフ制御により、電源電圧ＶＤＤの分圧比を制御することができる。

　なお、図２および図３に示す、第１および第２の抵抗回路３７１，３７２において、抵抗素子３７３，３７５およびスイッチ素子３７４，３７６の数が多いほど、アナログ制御信号ＶＦＢの微調整が可能となるため、高い分解能で電源制御を行うことができるが、スイッチ素子３７４，３７６は、少なくとも１つあればよい。

　また、第１および第２の抵抗回路３７１，３７２は、直列接続された抵抗素子と並列接続された抵抗素子とを組み合わせた構成でもよく、制御信号によって抵抗値が可変となる構成であればよい。

　以上、本実施形態によると、比較的簡単な構成で、アナログ制御信号ＶＦＢを、動的に細かいレベルで調整することができるため、パワーマネージメント機能を有する電源装置を用いなくても、動的で高分解能の電源制御を比較的容易に実現することができる。したがって、電子機器の低消費電力化や低コスト化が可能となる。なお、半導体集積回路３０の外部に抵抗素子２４を設けなくても、動的で高分解能の電源制御を行うことはできるが、本実施形態のような構成とすることで、半導体集積回路３０の設計変更をすることなく、半導体集積回路システム２０を、様々な仕様の、安価な電源装置に適用することができる。この点について、以下に説明する。

　一般に、半導体集積回路は、供給される電源電圧と、フィードバックする電圧とが電源装置の仕様に合致するように製造される。例えば、安定状態における、電源電圧が１．２Ｖで、かつフィードバック電圧が０．７Ｖであるような仕様の電源装置を用いる場合、抵抗分圧回路は、１．２Ｖの電源電圧を分圧して、０．７Ｖの電圧をフィードバックするように抵抗値が設計される。つまり、半導体集積回路は、所定の仕様の電源装置に用いられることを前提に製造される。したがって、半導体集積回路の製造途中等において、電源装置の仕様変更が生じた場合、製造された半導体集積回路を仕様変更後の電源装置に適用することができないため、変更後の仕様に合わせて半導体集積回路を製造し直す必要がある。

　これに対して、本実施形態によると、電源装置の仕様変更がなされても、半導体集積回路３０の外部に設けた抵抗素子２４の抵抗値を、変更後の仕様に合うように設定することで、半導体集積回路３０を異なる仕様の電源装置に適用することができるため、半導体集積回路３０を製造し直す必要がなくなる。換言すると、抵抗素子２４の抵抗値を、電源装置の仕様に合わせて適切に設定することで、半導体集積回路システム２０を、様々な仕様の電源装置に適用することができる。

　また、半導体集積回路３０の外部に抵抗素子２４を設けたことにより、以下のようなメリットを得ることができる。

　電源装置１０の起動直後等において、電源電圧ＶＤＤは低いため、電圧検出回路３６の動作が不安定となり、誤った制御信号が出力されてしまい、抵抗分圧回路３７内のスイッチ素子３７４，３７６のオンオフ制御が正常にできないおそれがある。この場合、抵抗分圧回路３７内で、所望のアナログ制御信号ＶＦＢを生成できず、電源装置１０で生成される電源電圧ＶＤＤが不安定になる可能性がある。つまり、電源制御が正常に行えず、半導体集積回路３０の動作が不安定になるおそれがある。

　そこで、半導体集積回路３０の外部に抵抗素子２４を設けることで、電源電圧ＶＤＤの変動に追従する電圧をフィードバックすることができる。抵抗素子２４の一端側である電源電圧ＶＤＤが例えば上昇すれば、抵抗素子２４の他端側の電圧も上昇するからである。したがって、電源装置１０の起動直後等において、抵抗分圧回路３７内のスイッチ素子３７４，３７６のオンオフ制御が正常にできなくても、外部に設けた抵抗素子２４の抵抗値を、所望の電圧をフィードバックできるような値に設定すれば、安定した電源電圧ＶＤＤの生成が可能となり、半導体集積回路３０の動作を安定させることができる。抵抗素子２４の抵抗値を、上述したような値に設定した場合、その抵抗値を考慮して、抵抗分圧回路３７内の抵抗値を制御することが好ましい。

　なお、半導体集積回路３０の外部において、第１および第３の端子３１，３３の間、ならびに第２および第３の端子３２，３３の間の少なくとも一方に抵抗素子２４が接続されていればよい。例えば、図４に示すように、第２および第３の配線２２，２３の間に抵抗素子２４を接続してもよい。あるいは、図５に示すように、第１および第３の配線２１，２３の間、ならびに第２および第３の配線２２，２３の間の両方に、抵抗素子２４を接続してもよい。

　＜第２の実施形態＞
　図６は、第２の実施形態に係る電子機器のブロック図である。図１および図６における共通の符号は、同一の構成要素を示すため、相違点について説明する。第１の実施形態では、抵抗素子２４と、抵抗分圧回路３７内の抵抗素子３７３，３７５とが並列接続されているのに対して、第２の実施形態では、それらが直列接続されている。

　具体的に、半導体集積回路３０は、第４および第５の端子４１，４２を備えている。第４の端子４１は、半導体集積回路３０の外部において、抵抗素子２４を介して第１の配線２１に接続されている。また、第５の端子４２は、半導体集積回路３０の外部において、第２の端子３２に短絡されている。

　抵抗分圧回路３７は、第４および第５の端子４１，４２の間に接続されている。本実施形態に係る第１の抵抗回路３７１（図３および図４参照）は、図３および図４に示す構成とほぼ同じであるが、第３および第４の端子３３，４１の間に接続されている点で、第１の実施形態と異なる。また、本実施形態に係る第２の抵抗回路３７２（図３および図４参照）は、図３および図４に示す構成とほぼ同じであるが、第３および第５の端子３３，４２の間に接続されている点で、第１の実施形態と異なる。このような構成により、抵抗分圧回路３７は、第４および第５の端子４１，４２の間に与えられる電圧を分圧することができる。

　なお、半導体集積回路３０の外部において、第１および第４の端子３１，４１の間、ならびに第２および第５の端子３２，４２の間の少なくとも一方に抵抗素子２４が接続されていればよい。例えば、図７に示すように、第１および第４の端子３１，４１を短絡し、第２の配線２２と第５の端子４２との間に抵抗素子２４を接続してもよい。

　また、図８に示すように、第１の配線２１と第４の端子４１との間、および第２の配線２２と第５の端子４２との間の両方に抵抗素子２４を接続してもよい。

　以上、本実施形態に係る電子機器においても、第１の実施形態と同様の効果を得ることができる。

　＜第３の実施形態＞
　図９は、第３の実施形態に係る電子機器のブロック図である。図１および図９における共通の符号は、同一の構成要素を示すため、相違点について説明する。

　第１の実施形態では、電源装置１０の第３の端子１５と半導体集積回路３０の第３の端子３３とが第３の配線２３で接続されているのに対して、第３の実施形態では、電源装置１０の第３の端子１５と半導体集積回路３０の第３の端子３３とが第３の配線２３および抵抗素子２４を介して接続されている。

　具体的に、第１および第３の配線２１，２３の間には、第１および第２の抵抗素子としての２つの抵抗素子２４が直列に接続されており、電源装置１０の第３の端子１５にはこれら抵抗素子２４の接続ノード２５が接続されている。

　このような構成により、半導体集積回路３０の第３の端子３３から出力されたアナログ制御信号ＶＦＢ２（第２のアナログ制御信号）が、２つの抵抗素子２４によって分圧されて、アナログ制御信号ＶＦＢ１（第１のアナログ制御信号）が生成される。アナログ制御信号ＶＦＢ１は、ノード２５から電源装置１０の第３の端子１５に入力される。

　なお、図１０に示すように、第２および第３の配線３２，３３の間に２つの抵抗素子２４を直列に接続してもよい。つまり、２つの抵抗素子２４は、半導体集積回路３０の外部において、第１および第３の端子３１，３３の間、ならびに第２および第３の端子３２，３３の間のいずれか一方に直列接続されていればよい。

　また、図９および図１０において、抵抗素子２４の数は３つ以上でもよい。すなわち、抵抗素子２４によってアナログ制御信号ＶＦＢ２を分圧して、アナログ制御信号ＶＦＢ１をフィードバックする構成であればよい。

　以上、本実施形態によれば、第１および第２の実施形態と同様の効果に加えて、フィードバックされるアナログ制御信号が取る値をより拡張することができる。

　具体的に、第１および第２の実施形態では、半導体集積回路３０内の抵抗分圧回路３７と半導体集積回路３０外の抵抗素子２４が合わさって抵抗分圧されたアナログ制御信号ＶＦＢが電源装置１０にフィードバックされる。一方、本実施形態では、半導体集積回路３０内の抵抗分圧回路３７で抵抗分圧されたアナログ信号ＶＦＢ２が、半導体集積回路３０外の抵抗素子２４で再度抵抗分圧されて、電源装置１０にフィードバックされるアナログ制御信号ＶＦＢ１が生成される。これにより、フィードバックされるアナログ制御信号の取る値がより広範囲となるため、本実施形態に係る半導体集積回路システム２０を、フィードバック電圧がより広範囲である仕様の電源装置に適用することができる。

　なお、上記３つの実施形態において、図３および図４に示す、それぞれの抵抗素子３７３，３７５の抵抗値は、同じでも異なっていてもよい。

　次に、上述した各実施形態に係る電子機器を備えた電気製品の例について説明する。以下に説明する電気製品には、第１～第３の実施形態に係る電子機器のいずれを用いてもよい。なお、図１と、以下で説明する図１１～１５とにおける共通の符号は、同一の構成要素を示す。

　＜応用例１＞
　図１１は、電気製品の例である通信装置を示すブロック図である。図１１に示す通信装置は例えば携帯電話である。電子機器は、ベースバンドＬＳＩ１０１（Large Scale Integration）およびアプリケーションＬＳＩ１０２に搭載される。ベースバンドＬＳＩ１０１では、内部のタイマーにより定期的に電源制御が行われる。また、アンテナで受信され、高周波送受信インターフェース部を介して入力される制御信号に応じて、半導体集積回路３０内の回路ブロック（図１参照）の動作状態が変化することによって、電源制御が行われる。

　アプリケーションＬＳＩ１０２では、キーボード等からインターフェース部を介して入力される制御信号に応じて、半導体集積回路３０内の回路ブロックの動作状態が変化することによって、電源制御が行われる。

　なお、通信装置は、携帯電話に限定されるべきではない。これ以外にも、例えば、通信システムにおける送信機・受信機やデータ伝送を行うモデム装置などを含むものである。すなわち、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式のいずれでもよい。

　＜応用例２＞
　図１２は、電気製品の例である情報再生装置を示すブロック図である。図１２に示す情報再生装置は、例えば光ディスク装置などのＡＶ機器である。電子機器は、光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ２０１、およびその信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ２０２に搭載される。メディア信号処理ＬＳＩ２０１では、赤外線入力、ボタン入力、アンテナからの電波入力、およびＤＶＤ信号出力等に基づいて、電源制御が行われる。誤り訂正・サーボ処理ＬＳＩ２０２では、赤外線入力、ボタン入力、ＤＶＤ信号出力等に基づいて、電源制御が行われる。

　なお、情報再生装置は、光ディスク装置に限定されるべきではない。これ以外にも、例えば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。すなわち、情報が記録されたメディアの別を問わず、情報記録機能を含んだ情報再生装置でもよい。

　＜応用例３＞
　図１３は、電気製品の例である画像表示装置を示すブロック図である。図１３に示す画像表示装置は、例えばテレビジョン受像機である。電子機器は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ３０１、および表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩ３０２に搭載される。画像・音声処理ＬＳＩ３０１およびディスプレイ・音源制御ＬＳＩ３０２ではそれぞれ、赤外線入力、ボタン入力、アンテナからの電波入力、およびビデオ入力等に基づいて、電源制御が行われる。

　なお、画像表示装置は、テレビジョン受像機に限定されるべきではない。これ以外にも、例えば、電気通信回線を通じて配信されるストリーミングデータを表示する装置を含むものである。すなわち、情報の伝送方法の別を問わず、あらゆる画像表示装置を含むものである。

　＜応用例４＞
　図１４は、電気製品の例である電子装置を示すブロック図である。図１４に示す電子装置は、例えばデジタルカメラなどの撮像装置である。電子機器は、信号処理ＬＳＩ４０１に搭載される。信号処理ＬＳＩ４０１では、赤外線入力、ボタン入力、およびＣＣＤ（Charge Coupled Device）出力等に基づいて、電源制御が行われる。

　なお、電子装置は、デジタルカメラに限定されるべきではない。これ以外にも、例えば、各種センサ機器や電子計算機など、およそ半導体集積回路を備えた装置全般を含むものである。

　＜応用例５＞
　図１５は、電気製品の例である電子制御装置およびナビゲーション装置を示すブロック図である。図１５に示す電子制御装置は、自動車等のエンジンやトランスミッションなどを制御するエンジン・トランスミッションＬＳＩ５０１を備えている。また、ナビゲーション装置は、ナビゲーションＬＳＩ５０２を備えている。電子機器は、エンジン・トランスミッションＬＳＩ５０１、およびナビゲーションＬＳＩ５０２に搭載される。

　エンジン・トランスミッションＬＳＩ５０１は、アクセル、ブレーキ、ギアなどの動作を感知し、これらの状態に基づいて、電源制御を行う。ナビゲーションＬＳＩ５０２は、ＴＶアンテナ等からの電波入力、赤外線入力、ボタン入力などを感知し、これら入力に基づいて、電源制御を行う。

　なお、電子制御装置は、上記のエンジンやトランスミッションを制御するものに限定されるべきではない。これ以外にも、例えば、モータ制御装置など、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。

　また、図１５に示す電子制御装置は、自動車以外の移動体にも適用可能である。つまり、電子制御装置に搭載される電子機器は、例えば、列車、飛行機、船舶など、およそ動力源であるエンジンやモータなどを制御する電子制御装置を備えたもの全般に適用することができる。

　以上、各応用例について、低消費電力化や低コスト化を図ることができる。また、各応用例において、システム上問題が無ければ機能を追加したり、構成を変えてもよい。また、電気製品は、上述した応用例以外のものでもよい。また、上述した各ＬＳＩに含まれる機能も集積化が可能な限り変更は自由である。

　本発明に係る半導体集積回路システムでは、低消費電力化や低コスト化が可能であるため、各種電気製品等に有用である。さらに、電源装置の仕様変更に容易に対応可能であるため、例えば、その仕様変更よる電子機器の製造工数増加を抑制するのに有用である。

　１０　　　　　　　　電源装置
　２０　　　　　　　　半導体集積回路
　２４　　　　　　　　抵抗素子
　３０　　　　　　　　半導体集積回路システム
　３１　　　　　　　　第１の端子
　３２　　　　　　　　第２の端子
　３３　　　　　　　　第３の端子
　３４　　　　　　　　内部配線
　３６　　　　　　　　電圧検出回路
　３７　　　　　　　　抵抗分圧回路
　４１　　　　　　　　第４の端子
　４２　　　　　　　　第５の端子
　３７１　　　　　　　第１の抵抗回路
　３７２　　　　　　　第２の抵抗回路
　３７３，３７５　　　抵抗素子
　３７４，３７６　　　スイッチ素子

Claims

　アナログ制御信号に応じた大きさの電源電圧を生成する電源装置から、当該電源電圧が供給される半導体集積回路を備えた半導体集積回路システムであって、
　前記半導体集積回路は、
　　前記電源電圧を受ける第１の端子と、
　　グランド電位に接続された第２の端子と、
　　前記アナログ制御信号を出力する第３の端子と、
　　前記第１の端子に接続され、当該半導体集積回路内部の各部に前記電源電圧を分配する内部配線と、
　　前記第１および第２の端子の間に接続され、前記内部配線の電圧を検出する電圧検出回路と、
　　前記第１および第２の端子の間に接続され、前記電圧検出回路によって検出された電圧の大きさに応じた分圧比で前記電源電圧を抵抗によって分圧して、前記アナログ制御信号を生成する抵抗分圧回路とを備え、
　前記半導体集積回路の外部において、前記第１および第３の端子の間、ならびに前記第２および第３の端子の間のうち少なくとも一方には、抵抗素子が接続されている
ことを特徴とする半導体集積回路システム。
　第１のアナログ制御信号に応じた大きさの電源電圧を生成する電源装置から、当該電源電圧が供給される半導体集積回路を備えた半導体集積回路システムであって、
　前記半導体集積回路は、
　　前記電源電圧を受ける第１の端子と、
　　グランド電位に接続された第２の端子と、
　　第２のアナログ制御信号を出力する第３の端子と、
　　前記第１の端子に接続され、当該半導体集積回路内部の各部に前記電源電圧を分配する内部配線と、
　　前記第１および第２の端子の間に接続され、前記内部配線の電圧を検出する電圧検出回路と、
　　前記第１および第２の端子の間に接続され、前記電圧検出回路によって検出された電圧の大きさに応じた分圧比で前記電源電圧を抵抗によって分圧して、前記第２のアナログ制御信号を生成する抵抗分圧回路とを備え、
　前記半導体集積回路の外部において、前記第１および第３の端子の間、ならびに前記第２および第３の端子の間のうちいずれか一方には、第１および第２の抵抗素子が直列接続されており、前記第２のアナログ制御信号を前記第１および第２の抵抗素子によって分圧して、前記第１のアナログ制御信号を生成する
ことを特徴とする半導体集積回路システム。
　請求項１および２のうちいずれか１つの半導体集積回路システムにおいて、
　前記抵抗分圧回路は、
　　前記第１および第３の端子の間に接続され、前記電圧検出回路によって検出された電圧に応じて抵抗値が可変に構成された第１の抵抗回路と、
　　前記第２および第３の端子の間に接続され、前記電圧検出回路によって検出された電圧に応じて抵抗値が可変に構成された第２の抵抗回路とを備えている
ことを特徴とする半導体集積回路システム。
　請求項３の半導体集積回路システムにおいて、
　前記第１の抵抗回路は、
　　前記第１および第３の端子の間に直列接続された複数の抵抗素子と、
　　前記複数の抵抗素子のうち少なくとも１つの抵抗素子に並列接続され、前記電圧検出回路の出力に応じてオンオフ制御される、少なくとも１つのスイッチ素子とを備えている
ことを特徴とする半導体集積回路システム。
　請求項３の半導体集積回路システムにおいて、
　前記第２の抵抗回路は、
　　前記第２および第３の端子の間に直列接続された複数の抵抗素子と、
　　前記複数の抵抗素子のうち少なくとも１つの抵抗素子に並列接続され、前記電圧検出回路の出力に従ってオンオフ制御される、少なくとも１つのスイッチ素子とを備えている
ことを特徴とする半導体集積回路システム。
　請求項３の半導体集積回路システムにおいて、
　前記第１の抵抗回路は、
　　前記第１および第３の端子の間に並列接続された複数の抵抗素子と、
　　並列接続された前記複数の抵抗素子によって構成される複数の接続経路のうち少なくとも１つに挿入され、前記電圧検出回路の出力に応じてオンオフ制御される、少なくとも１つのスイッチ素子とを備えている
ことを特徴とする半導体集積回路システム。
　請求項３の半導体集積回路システムにおいて、
　前記第２の抵抗回路は、
　　前記第２および第３の端子の間に並列接続された複数の抵抗素子と、
　　並列接続された前記複数の抵抗素子によって構成される複数の接続経路のうち少なくとも１つに挿入され、前記電圧検出回路の出力に応じてオンオフ制御される、少なくとも１つのスイッチ素子とを備えている
ことを特徴とする半導体集積回路システム。
　アナログ制御信号に応じた大きさの電源電圧を生成する電源装置から、当該電源電圧が供給される半導体集積回路を備えた半導体集積回路システムであって、
　前記半導体集積回路は、
　　前記電源電圧を受ける第１の端子と、
　　グランド電位に接続された第２の端子と、
　　前記アナログ制御信号を出力する第３の端子と、
　　当該半導体集積回路の外部において前記第１の端子と接続される第４の端子と、
　　当該半導体集積回路の外部において前記第２の端子と接続される第５の端子と、
　　前記第１の端子に接続され、当該半導体集積回路内部の各部に前記電源電圧を分配する内部配線と、
　　前記第１および第２の端子の間に接続され、前記内部配線の電圧を検出する電圧検出回路と、
　　前記第４および第５の端子の間に接続され、前記電圧検出回路によって検出された電圧の大きさに応じた分圧比で、前記第４および第５の端子の間に与えられる電圧を抵抗によって分圧して、前記アナログ制御信号を生成する抵抗分圧回路とを備え、
　前記半導体集積回路の外部において、前記第１および第４の端子の間、ならびに前記第２および第５の端子の間のうち少なくとも一方には、抵抗素子が接続されている
ことを特徴とする半導体集積回路システム。
　請求項８の半導体集積回路システムにおいて、
　前記抵抗分圧回路は、
　　前記第３および第４の端子の間に接続され、前記電圧検出回路によって検出された電圧に応じて抵抗値が可変に構成された第１の抵抗回路と、
　　前記第３および第５の端子の間に接続され、前記電圧検出回路によって検出された電圧に応じて抵抗値が可変に構成された第２の抵抗回路とを備えている
ことを特徴とする半導体集積回路システム。
　請求項９の半導体集積回路システムにおいて、
　前記第１の抵抗回路は、
　　前記第３および第４の端子の間に直列接続された複数の抵抗素子と、
　　前記複数の抵抗素子のうち少なくとも１つの抵抗素子に並列接続され、前記電圧検出回路の出力に応じてオンオフ制御される、少なくとも１つのスイッチ素子とを備えている
ことを特徴とする半導体集積回路システム。
　請求項９の半導体集積回路システムにおいて、
　前記第２の抵抗回路は、
　　前記第３および第５の端子の間に直列接続された複数の抵抗素子と、
　　前記複数の抵抗素子のうち少なくとも１つの抵抗素子に並列接続され、前記電圧検出回路の出力に応じてオンオフ制御される、少なくとも１つのスイッチ素子とを備えている
ことを特徴とする半導体集積回路システム。
　請求項９の半導体集積回路システムにおいて、
　前記第１の抵抗回路は、
　　前記第３および第４の端子の間に並列接続された複数の抵抗素子と、
　　並列接続された前記複数の抵抗素子によって構成される複数の接続経路のうち少なくとも１つに挿入され、前記電圧検出回路の出力に応じてオンオフ制御される、少なくとも１つのスイッチ素子とを備えている
ことを特徴とする半導体集積回路システム。
　請求項９の半導体集積回路システムにおいて、
　前記第２の抵抗回路は、
　　前記第３および第５の端子の間に並列接続された複数の抵抗素子と、
　　並列接続された前記複数の抵抗素子によって構成される複数の接続経路のうち少なくとも１つに挿入され、前記電圧検出回路の出力に応じてオンオフ制御される、少なくとも１つのスイッチ素子とを備えている
ことを特徴とする半導体集積回路システム。
　請求項１，２および８のうちいずれか１つの半導体集積回路システムと、
　前記電源装置とを備えている
ことを特徴とする電子機器。
　請求項１４の電子機器を備えている
ことを特徴とする電気製品。
　請求項１４の電子機器を備えている
ことを特徴とする移動体。