JP2008258377A - 半導体集積回路 - Google Patents

Abstract

【課題】急激な負荷変動に際しても、電源電圧の変動を抑制できる半導体集積回路を提供する。
【解決手段】電源回路１１は、ＩＣ１０の電源電圧を生成し出力する。電源監視部１２は、電圧入力配線１５を介して入力する電源電圧を監視する。電源監視部１２は、電源電圧が所定の電圧よりも低いことを検出すると、演算処理制御信号１６により、演算処理部１３での負荷を軽減させる。また、電源電圧が所定の電圧よりも高いことを検出すると、演算処理制御信号１６により、演算処理部１３での負荷を増加させる。このように、電源電圧に基づいて、演算処理部１３での負荷を制御することで、負荷が急増に増加したとき、又は、負荷が急激に減少したときに、ＩＣ１０を流れる電流が急激に変化し、それに伴って電源電圧が変動することで、電源電圧が、ＩＣ１０の入力動作電圧範囲外となる事態を防止できる。
【選択図】図１

Description

本発明は、半導体集積回路に関し、更に詳しくは、外部の電源回路から供給される電源を用いて動作する半導体集積回路に関する。

通常、半導体集積回路（ＩＣ）に電源供給する電源回路は、自身が出力する電圧を監視し、出力電圧を入力として内部で補正処理を行うことにより、出力電圧の変動を抑えて、安定した電圧を出力する機能を有している。図５に、電源回路の構成を示す。電源回路７０は、電源部７１と、出力電圧位相補正部７２と、出力電圧設定部７３とを有する。電源部７１は、ＩＣ７４に対する電源供給を行う。ＩＣ７４は、例えば、ＣＰＵ（Central Process Unit）やＤＳＰ（Digital Signal Processor）、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）などの回路である。

電源部７１には、出力電圧位相補正部７２を介して、ＩＣ７４へ出力する電圧が帰還される。出力電圧位相補正部７２は、帰還した電圧の位相補正を行う。出力電圧位相補正部７２が位相補正を行うことで、出力電圧と帰還した電圧との位相差が１８０°になって、電源部７１が出力する電圧が異常発振することを防ぐことができる。また、出力電圧位相補正部７２の出力は、出力電圧設定部７３を介して、電源部７１に入力される。電源部７１は、出力電圧設定部７３で設定された電圧の電源を、ＩＣ７４に供給する。

ここで、電源電圧の監視に関して、電源電圧の低下を検出し、電源を予備電源に切り換える技術がある（例えば、特許文献１、特許文献２）。このうち、特許文献１では、電源供給時に、半導体集積回路内の電源保持回路に電源を貯めておき、電源断が発生したときには、外部電源スイッチを切断状態として、内部回路に電源保持回路から電源供給を行う。その際、制御回路は、内部回路に、低消費電力状態での動作を指示する。また、制御回路は、電源保持回路の電圧が低下したときには、内部回路にスタンバイ状態を指示し、内部回路での消費電力を極力抑えることで、電源切断時にデータが消失することを防いでいる。

特開２００３−１５２０８３号公報 特開昭６３−１０６０２５号公報

近年、ＩＣを駆動する電源回路には、＋１．０Ｖを下回る低電圧化と、数Ａ程度の高負荷とが要求されている。電源電圧の低電圧化によって、ＩＣの入力動作電圧範囲が狭まることで、電源回路の出力電圧には、更に高い精度が要求される。また、高負荷のＩＣでは、高負荷から低負荷への急激な負荷変動や、低負荷から高負荷への急激な負荷変動時に、電流値が大きく変化することで、電源電圧の変動が大きくなっている。従来は、電源ＩＣやＤＣ／ＤＣコンバータ等の外部の電源回路側が持つ電圧補正機能を利用して、ＩＣに入力される電源電圧を、許容範囲（入力動作電圧範囲）内に保っているが、電源回路が持つ電圧補正機能を用いるのみでは、電源電圧を入力動作電圧範囲内に保つことが困難になってきている。

図６に、図５に示すＩＣ７４の入力部分で観察される電源電圧と電流値とを示す。時刻ｔ２１で、ＩＣ７４が高負荷状態となり、電流値が急激に増加すると、それに伴って、ＩＣ７４の入力部分（測定ポイント）では、電源電圧が低下し始める。この場合、電源回路７０からＩＣ７４までの配線長や、電源回路７０内部の出力電圧位相補正部７２、電源部７１での内部処理が影響して、出力電圧の変動が発生してから補正を行うまでに遅延が発生する。このとき、負荷変動が大きいと、出力電圧の補正が間に合わず、電源電圧の低下開始時刻ｔ２１から、補正動作が開始される時刻ｔ２２までの遅延時間Ｔ_Ａの間に、電源電圧が、入力動作電圧範囲の下限値（ＶＭＩＮ）よりも低くなる。

また、時刻ｔ２３で、ＩＣ７４が低負荷状態となり、電流値が急激に減少すると、それに伴って、ＩＣ７４の入力部分では、電源電圧が上昇し始める。この場合も、電源電圧の低下の場合と同様に、電源電圧の上昇を検出して、補正動作を開始するまでに遅延時間Ｔ_Ｂが生じ、時刻ｔ２４で補正動作を開始するまでに、電源電圧が、入力動作電圧範囲の上限値（ＶＭＡＸ）よりも高くなることがあった。ＩＣ７４に供給される電圧が、入力動作範囲外となり、入力電圧規格を満たさないことは、ＩＣの誤動作や故障発生の原因となる。

電源電圧の変動の検出から、補正動作開始までの遅延時間を短くし、電圧補正動作を高速化することで、電源電圧を、入力動作電圧範囲内に保つことができると考えられる。しかし、低電圧、高負荷のＩＣに対する電源供給では、電源電圧の変動幅が大きく、また、変化速度も速いため、電源回路が持つ電圧補正機能のみでは、ＩＣの入力動作電圧範囲を常に満たすことは困難である。

本発明は、上記従来技術の問題点を解消し、急激な負荷変動に際しても、電源電圧の変動を抑制できる半導体集積回路を提供することを目的とする。

なお、特許文献１や特許文献２では、入力電圧が所定の電圧よりも低くなったことを検出しているが、これは、電源供給が停止されたことを検出することが目的であり、電源電圧が、負荷変動に伴って入力動作電圧範囲よりも低くなったことを検出するものではない。また、特許文献１では、電源供給が停止し、電源保持回路への切替え後に、電源保持回路の電圧が所定の電圧よりも低くなったことを検出しているが、これは、電源保持回路が供給可能な残り電力が少なくなったことを検出することが目的であり、電源電圧が、負荷変動に伴って入力動作電圧範囲よりも低くなったことを検出するものではない。特許文献１及び特許文献２は、電源供給が停止後のデータ保持に関する技術であり、これら文献には、電源電圧の変動を抑制する構成は記載されていない。

上記目的を達成するために、本発明の半導体集積回路は、電源回路から入力される電源電圧と所定の判定電圧とを比較し、比較結果を出力する電源電圧監視部と、前記電源電圧監視部での比較結果に基づいて、前記電源電圧を用いて動作する内部回路の負荷を制御する負荷制御部とを有することを特徴とする。

本発明の半導体集積回路では、電源監視部にて、電源電圧と所定の判定電圧とを比較することで、電源回路から入力される電源電圧を監視し、負荷制御部により、電源監視部での電源電圧の監視結果に基づいて、内部回路の負荷を制御する。例えば、内部回路での負荷が急増し、負荷急増に伴って電源電圧が低下したときには、負荷制御部により、内部回路での負荷を抑える。また、内部回路での負荷が急激に軽くなり、それに伴って電源電圧が上昇したときには、負荷制御部により、内部回路の負荷を増加させる。このように、内部回路の負荷を、電源電圧での監視結果に基づいて制御することで、負荷変化に伴う電源電圧の変化を抑えることができ、電源電圧を、半導体集積回路の入力動作電圧範囲内に保つことができる。

本発明の半導体集積回路では、電源電圧監視部は、前記電源電圧が、所定の低電圧側の判定電圧以下のときには、低電圧が検出された旨の比較結果を出力し、前記負荷制御部は、低電圧が検出された旨の比較結果を受け取ると、前記内部回路の負荷を下げるように前記内部回路を制御する構成を採用できる。この場合、負荷制御部によって内部回路の負荷を下げ、半導体集積回路を流れる電流の急激な増加を抑えることで、電源電圧の低下を抑えることができる。

本発明の半導体集積回路では、前記低電圧側の判定電圧は、前記電源回路が出力する電源電圧の定常値よりも低く、かつ、半導体集積回路の動作可能電圧範囲の下限値よりも高い構成を採用できる。電源電圧が判定電圧以下となってから、負荷制御部による負荷制御を行い、電源電圧が定常値にまで回復するまでの間には遅延が生じるので、判定電圧は、動作可能電圧範囲の下限値よりも少し高い値に設定することが好ましい。このような設定とすることで、電源電圧が定常値に回復するまでの間に、電源電圧が動作可能電圧範囲の下限値を下回る事態を防ぐことができる。

本発明の半導体集積回路では、前記負荷制御部は、前記低電圧が検出された旨の比較結果を受け取ると、前記内部回路による処理を遅延させて、前記内部回路の負荷を低下させる構成を採用できる。処理の遅延は、例えば、内部回路に与える命令に、ＮＯＰ命令を挿入することで行うことができる。或いは、一時的にアイドル状態として処理を停止させることで、処理を遅延させてもよい。内部回路による処理を遅延させることで、内部回路での負荷の増加速度を低くすることができ、電流増加速度を抑えることで、電源電圧の変動を抑えることができる。

本発明の半導体集積回路では、前記電源電圧監視部は、前記電源電圧が、所定の高電圧側の判定電圧以上のときには、高電圧が検出された旨の比較結果を出力し、前記負荷制御部は、高電圧が検出された旨の比較結果を受け取ると、前記内部回路の負荷を上げるように前記内部回路を制御する構成を採用できる。この場合、負荷制御部によって内部回路の負荷を上げ、半導体集積回路を流れる電流の急激な低下を抑えることで、電源電圧の上昇を抑えることができる。

本発明の半導体集積回路では、前記高電圧側の判定電圧は、前記電源回路が出力する電源電圧の定常値よりも高く、かつ、半導体集積回路の動作可能電圧範囲の上限値よりも低い構成を採用できる。電源電圧が判定電圧以上となってから、負荷制御部による負荷制御を行い、電源電圧が定常値にまで回復するまでの間には遅延が生じるので、判定電圧は、動作可能電圧範囲の上限値よりも少し高い値に設定することが好ましい。このような設定とすることで、電源電圧が定常値に回復するまでの間に、電源電圧が動作可能電圧範囲の上限値を下回る事態を防ぐことができる。

本発明の半導体集積回路では、前記負荷制御部は、前記高電圧が検出された旨の比較結果を受け取ると、内部回路の所定の回路ブロックを動作させ、前記内部回路の負荷を増加させる構成を採用できる。この場合、所定の回路ブロックを動作させることで、その分だけ負荷を増加させることができる。これにより、負荷減少速度を低くすることができ、電流減少速度を低くすることで、電源電圧の変動を抑えることができる。

本発明の半導体集積回路では、前記負荷制御部は、内部回路に内部機能テストを実行させることで、前記内部回路の負荷を増加させる構成を採用できる。電源電圧が上昇したときは、負荷制御部により、内部回路に、負荷が軽い処理、例えば内部機能テストを実行させることで、半導体集積回路を流れる電流の減少速度を低くすることができ、電源電圧の変動を抑えることができる。

本発明の半導体集積回路では、前記負荷制御部は、前記電源電圧監視部での比較結果に基づいて、他の半導体集積回路に外部半導体集積回路制御信号を送信し、負荷を制御する構成を採用できる。例えば、電源監視部が、電源電圧の低下を検出したときには、外部半導体集積回路制御信号により、同じ電源を使用する他の半導体集積回路の負荷を軽くする。また、電源監視部が、電源電圧の上昇を検出したときには、外部半導体集積回路制御信号により、同じ電源を使用する他の半導体集積回路の負荷を増加させる。このようにすることでも、電源電圧の変動を抑えることができる。

本発明の半導体集積回路は、前記電源電圧監視部での比較結果に基づいて、前記電源回路に対し、前記電源電圧の上昇又は下降を指示する電源制御部を更に有する構成を採用できる。この場合、半導体集積回路での電源電圧の監視結果に基づいて、電源制御部により、電源回路の出力電圧を制御することで、電源回路が、出力電圧を自身で監視して制御する場合に比して、半導体集積回路での負荷変動に伴う電圧変動に対して、その補償をすばやく行うことができ、電源電圧の変動を抑えることができる。

本発明の半導体集積回路では、電源監視部にて、電源電圧と所定の判定電圧とを比較することで、電源回路から入力される電源電圧を監視し、負荷制御部により、電源監視部での電源電圧の監視結果に基づいて、内部回路の負荷を制御する。負荷制御部により、電源電圧での監視結果に基づいて、負荷増加に伴って電源電圧が低下したときには内部回路の負荷を軽くして電源電圧の更なる低下を抑え、負荷減少に伴って電源電圧が上昇したときには内部回路の負荷を増加して電源電圧の更なる上昇を抑えることで、負荷変化に伴う電源電圧の変化を抑えることができ、電源電圧を、半導体集積回路の入力動作電圧範囲内に保つことができる。

以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の一実施形態の半導体集積回路の構成を示している。半導体集積回路（ＩＣ）１０は、電源監視部１２と、演算処理部１３とを備える。ＩＣ１０は、例えばＣＰＵ、ＤＳＰ、ＦＰＧＡ、ＡＳＩＣなどの回路である。ＩＣ１０は、電源回路１１と電圧入力配線１５を介して接続されており、電源回路１１の出力電圧は、電圧入力配線１５を介して、電源電圧として、ＩＣ１０に供給される。電源回路１１は、図５に示す電源回路７０と同様に、電圧補正機能を有しており、出力電圧を所定の電圧に保つように制御している。

演算処理部１３は、ＩＣ１０の内部回路に相当し、各命令に対して演算処理を行う機能部である。電源監視部１２は、電圧入力配線１５を介して電源回路１１から出力された電圧と、ＩＣ１０内部で設定され、生成された基準電圧１４とを入力し、演算処理部１３に対して制御を行うための演算処理制御信号１６を生成する機能部である。演算処理部１３は、電源回路１１から供給される内部回路用の電源を用いて動作する。基準電圧１４は、例えばＩＣ１０に供給される、内部回路用の電源電圧よりも高いＩ／Ｏ用の電源電圧を、所定の抵抗比で分圧することで生成される。基準電圧１４は、内部回路用の電源電圧との関係では、基準電圧１４＞内部回路用電源電圧とする。

図２に、電源監視部１２の構成を示す。電源監視部１２は、高基準電圧生成部２１、低基準電圧生成部２２、高電圧監視部２３、低電圧監視部２４、電圧設定部２５、及び、演算処理制御部２８を有する。高基準電圧生成部２１は、基準電圧１４から基準電圧Ｖｒｅｆ１を生成する。また、低基準電圧生成部２２は、基準電圧１４から基準電圧Ｖｒｅｆ２を生成する。基準電圧生成部にて生成される基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２と、電圧入力配線１５により入力される電源電圧との関係は、Ｖｒｅｆ２＜電源電圧＜Ｖｒｅｆ１（≦基準電圧１４）である。

電圧設定部２５は、高基準電圧生成部２１及び低基準電圧生成部２２が生成する基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を設定する。電圧設定部２５は、例えば、高基準電圧生成部２１と低基準電圧生成部２２とに対応して、外部から値を設定することが可能なレジスタを２つ有する。高基準電圧生成部２１及び低基準電圧生成部２２は、それぞれ対応するレジスタに格納された値に基づいて、その値に応じた電圧値の基準電圧Ｖｒｅｆ１及び基準電圧Ｖｒｅｆ２を生成する。このような構成とすることで、高基準電圧生成部２１及び低基準電圧生成部２２が生成する基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を、外部から可変にすることができる。

高電圧監視部２３は、高基準電圧生成部２１にて生成された基準電圧Ｖｒｅｆ１と、電圧入力配線１５を介して入力する電源電圧とを比較する。高電圧監視部２３は、電源電圧が、基準電圧Ｖｒｅｆ１よりも高い、又は、基準電圧Ｖｒｅｆ１以上であることを検出すると、演算処理制御部２８に高電圧検出信号２６を出力する。低電圧監視部２４は、低基準電圧生成部２２にて生成された基準電圧Ｖｒｅｆ２と、電圧入力配線１５を介して入力する電源電圧とを比較し、電源電圧が、基準電圧Ｖｒｅｆ２よりも低い、又は、基準電圧Ｖｒｅｆ２以下であることを検出すると、演算処理制御部２８に低電圧検出信号２７を出力する。

演算処理部１３での負荷が急激に増加し、ＩＣ１０を流れる電流が急激に増加すると、電源回路１１における補正動作が間に合わずに、ＩＣ１０に入力される電源電圧が低下する。演算処理制御部２８は、低電圧検出信号２７により、電源電圧が基準電圧Ｖｒｅｆ２よりも低くなった旨の通知を受けると、演算処理制御信号１６により、演算処理部１３に対して、負荷を減少させるように指示する。この指示を受けた演算処理部１３は、例えば入力される命令にＮＯＰ（ｎｏｎ ｏｐｅｒａｔｉｏｎ）を挿入し、処理を遅延することで、負荷を軽くする。演算処理部１３が負荷を軽くすることで、ＩＣ１０を流れる電流の増加速度が低くなり、電源電圧の急激な低下を防ぐことができる。

一方、演算処理部１３での負荷が急激に減少し、ＩＣ１０を流れる電流が急激に減少すると、電源回路１１における補正動作が間に合わずに、ＩＣ１０に入力される電源電圧が上昇する。演算処理制御部２８は、高電圧検出信号２６により、電源電圧が基準電圧Ｖｒｅｆ１を超えた旨の通知を受けると、演算処理制御信号１６により、演算処理部１３に対して、負荷を高めるように指示する。この指示を受けた演算処理部１３は、例えば内部機能テストを実行し、負荷を増加させる。演算処理部１３が負荷を高めることで、ＩＣ１０を流れる電流の減少速度が低くなり、電源電圧の急激な増加を防ぐことができる。

ここで、高基準電圧生成部２１及び低基準電圧生成部２２にて生成される基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は、入力動作電圧範囲の最大値及び最小値に対して数％のマージンを設ける。より詳細には、高基準電圧Ｖｒｅｆ１は、ＩＣ１０の入力動作電圧範囲の最大値よりも数％低い電圧値に設定し、低基準電圧Ｖｒｅｆ２は、ＩＣ１０の入力動作電圧範囲の最小値よりも数％高い電圧値に設定する。このように設定する理由は、演算処理制御部２８によって演算処理部１３に対して負荷の増加又は減少を指示してから、ＩＣ１０を流れる電流が減少又は増加するまでにはタイムラグがあることから、基準電圧Ｖｒｅｆ１及びＶｒｅｆ２を、それぞれ入力動作電圧範囲の最大値及び最小値に一致させると、制御が間に合わずに、電源電圧が入力動作範囲外となるからである。

図３に、各部の動作波形を示す。ＩＣ１０は、クロックパルスに基づいて動作している。演算処理制御部２８は、高電圧監視部２３及び低電圧監視部２４が、電源電圧が高電圧又は低電圧となっていることを検出しないときには、演算処理制御信号１６を出力しない。この状態では、演算処理部１３は、演算処理制御部２８から特定の動作を指示されておらず、通常動作を行う。すなわち、入力された命令に従って、演算処理等を実行する。

ＩＣ１０を流れる電流が急激に増加することで電源電圧が低下し、電源電圧が基準電圧Ｖｒｅｆ２よりも低くなると、低電圧監視部２４は、低電圧検出信号２７を、Ｈレベルに変化させる。演算処理制御部２８は、クロックパルスの立ち上がりエッジでＨレベルの低電圧検出信号２７をラッチし、電源電圧が低くなっていることを検出して、演算処理制御信号１６により、演算処理部１３の負荷を軽減させる。

演算処理制御部２８が負荷を軽減する旨の演算処理制御信号１６を出力すると、演算処理部１３は、それにしたがって負荷を軽減する。負荷軽減は、例えば、演算処理部１３に入力される命令に、ＮＯＰ命令を挿入することで行う。或いは、演算処理部１３が、所定期間だけ処理を停止してアイドル状態となることで、負荷を軽減してもよい。演算処理部１３が負荷を軽減することで、ＩＣ１０を流れる電流の増加速度は、演算処理制御信号１６の出力前に比して緩やかになる。これにより、電源電圧は、基準電圧Ｖｒｅｆ２を超えて更に大きくは低下せず、電源電圧が、ＩＣ１０の入力動作電圧範囲の下限値（ＶＭＩＮ）よりも低くなる事態を回避することができる。

演算処理制御部２８が負荷を軽減する旨の演算処理制御信号１６を出力するのと並行して、電源回路１１は、電圧補正機能により、電源電圧を所定の電圧レベルに回復させるように動作する。電源電圧が上昇し、電源電圧がＶｒｅｆ１以上となると、低電圧監視部２４は、低電圧検出信号２７を、Ｌレベルに変化させる。演算処理制御部２８は、クロックパルスの立ち下がりエッジでＬレベルの低電圧検出信号２７をラッチし、演算処理制御信号１６の出力を停止する。これにより、演算処理部１３は、通常動作状態に復帰する。

上記とは逆に、ＩＣ１０を流れる電流が急激に減少することで電源電圧が上昇し、電源電圧が基準電圧Ｖｒｅｆ１よりも高くなると、高電圧監視部２３は、高電圧検出信号２６をＨレベルに変化させる。演算処理制御部２８は、クロックパルスの立ち上がりエッジでＨレベルの高電圧検出信号をラッチし、電源電圧が高くなっていることを検出して、演算処理制御信号１６により、演算処理部１３の負荷を増加させる。

演算処理制御部２８が負荷を増加させる旨の演算処理制御信号１６を出力する間、演算処理制御信号１６を受けた演算処理部１３が負荷を増加させることで、ＩＣ１０を流れる電流の減少速度は、演算処理制御信号１６の出力前に比して緩やかになる。負荷増加は、例えば、演算処理部１３内で、軽負荷の処理動作である内部機能テストを実行することで行う。演算処理部１３が負荷を増加することで、ＩＣ１０を流れる電流の減少速度は、演算処理制御信号１６の出力前に比して緩やかになる。これにより、電源電圧は、基準電圧Ｖｒｅｆ１を超えて更に大きくは低下せず、電源電圧が、ＩＣ１０の入力動作電圧の範囲の上限値（ＶＭＡＸ）よりも高くなる事態を回避することができる。

演算処理制御部２８が負荷を増加させる旨の演算処理制御信号１６を出力するのと並行して、電源回路１１は、電圧補正機能により、電源電圧を所定の電圧レベルに回復させるように動作する。電源電圧が低下し、電源電圧がＶｒｅｆ１以上となると、高電圧監視部２３は、高電圧検出信号２６を、Ｌレベルに変化させる。演算処理制御部２８は、クロックパルスの立ち下がりエッジでＬレベルの高電圧検出信号２６をラッチし、演算処理制御信号１６の出力を停止する。これにより、演算処理部１３は、通常動作状態に復帰する。

本実施形態では、ＩＣ１０は、自身に入力される電源の電源電圧を開始し、演算処理制御部２８により、電圧値に応じて、演算処理部１３の動作を制御する。より詳細には、高電圧監視部２３にて、電源電圧と基準電圧Ｖｒｅｆ１とを比較し、電源電圧が基準電圧Ｖｒｅｆ１よりも大きくなったことを検出すると、演算処理制御部２８により、演算処理部１３の負荷を増加させて、電源電圧の急激な上昇を抑える。また、低電圧監視部２４にて、電源電圧と基準電圧Ｖｒｅｆ２とを比較し、電源電圧が基準電圧Ｖｒｅｆ２よりも小さくなったことを検出すると、演算処理制御部２８により、演算処理部１３の負荷を増加させて、電源電圧の急激な低下を抑える。このようにすることで、ＩＣ１０の負荷変動に伴う電源電圧の変動を低く抑えることができ、電源電圧を、ＩＣ１０の入力動作電圧範囲内に保つことで、ＩＣの誤動作や故障を防ぐことができる。

一般に、ＩＣ１０と電源回路１１との間の電圧入力配線１５の配線長は長く、ＩＣ１０の負荷変動に伴ってＩＣ１０の入力部分で電源電圧が低下したときに、これを電源回路１１が検出して電圧補正を行うまでに要する時間は長くなる。本実施形態では、ＩＣ１０の内部にて、ＩＣ１０に入力される電源電圧を監視し、電源電圧の変動に応じて演算処理部１３での負荷を制御するため、電源電圧の変動をすばやく抑えることができる。ＩＣ１０自身が、電源電圧の変動を抑えることで、電源回路１１の電圧補正機能には、さほど高速に電圧補正を行う機能が要求されず、電源回路１１の電圧補正部分の設計が容易となる。また、ＰＯＬ（Point Of Load）等の電源回路での特殊な対応が不要となり、集中型電源回路設計が可能となる。

ここで、複数のＩＣに対して電源供給を行う場合を考えると、従来技術では、電源回路の電圧補正機能を用いて電源電圧を、ＩＣの入力動作電圧範囲内に保っているので、各ＩＣの入力動作電圧範囲が異なる場合には、各ＩＣに対応した電源回路が必要となる。これに対し、本実施形態では、ＩＣ１０が、自身に入力される電源電圧を監視して、電源電圧を入力動作電圧範囲内に保つため、電源回路自体は、電源電圧を所定の電圧に保つように制御していればよく、各ＩＣでの入力動作電圧範囲の違いを意識する必要がない。このため、各ＩＣにて、各ＩＣの入力動作電圧範囲に応じた基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を生成し、この基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を用いて電源電圧を監視し、演算処理部での負荷を制御することで、同一の電源回路から、入力動作電圧範囲が異なる複数のＩＣに対して電源供給を行う場合でも、各ＩＣにて、電源電圧を、各ＩＣの入力動作電圧範囲内に保つことができる。

なお、上記実施形態では、基準電圧１４を、ＩＣ１０に供給されるＩ／Ｏ用の電源電圧から生成する例について説明したが、これには限定されない。例えば、基準電圧１４を、直接外部から入力する構成でもよい。また、２つの基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は、同一の基準電圧１４から生成する必要はなく、Ｖｒｅｆ１、Ｖｒｅｆ２を、外部から直接入力する構成でもよい。上記では、電源電圧に応じて、演算処理部１３の負荷を制御したが、制御の対象は、演算処理部１３には限定されず、演算処理を行う機能部以外の機能部の負荷を制御することで、電源電圧の変動を抑える構成であってもよい。また、ＩＣ１０内部に、電源回路１１から入力する電源電圧から、複数の電源電圧の電源を生成する電源生成部を設けて、ＩＣ１０内部の各回路に、各電源電圧を供給する構成としてもよい。

上記実施形態では、ＩＣ１０は、電源電圧を監視して、自身の内部回路の負荷を制御することで電源電圧の変動を抑えたが、電源監視部１２に、電源電圧の監視結果に基づいて電源回路を制御する機能を加えて、ＩＣ１０側から、電源回路の出力電圧を制御する構成としてもよい。また、電源監視部１２に、電源電圧の監視結果に基づいて他のＩＣを制御する機能を追加し、ＩＣ１０から、他のＩＣに対して制御信号を送ることで、ＩＣ１０の負荷を制御する構成とすることもできる。このように、ＩＣに入力される電源電圧の監視結果に基づいて電源回路又は他のＩＣを制御する場合にも、電源電圧の安定化を図ることができる。

図４に、電源回路の出力電圧制御、及び、外部ＩＣの制御を行う場合の構成を示す。ＩＣ１０ａ内部の電源監視部１２ａは、ＩＣ１０ａに電圧入力配線１５を介して入力される電源電圧の監視結果に基づいて、電源回路制御信号１７を出力し、電源回路１１ａを制御する。電源回路１１ａは、電源回路制御信号１７に従って、出力電圧の増減等を行う。このようにすることで、ＩＣ１０ａへの入力地点での電源電圧を、所定の電圧に保つことができる。また、電源監視部１２ａは、高電圧検出信号２６又は低電圧検出信号２７（図２）が発生したときには、ＩＣ１０ａの負荷を制御するために、外部ＩＣ制御信号１８を出力する。この外部ＩＣ制御信号１８を受けた他のＩＣ（外部ＩＣ１９）は、ＩＣ１０ａに対する命令出力を、例えば停止又は遅延する。このようにすることで、ＩＣ１０ａでの負荷が増減され、ＩＣ１０ａに入力される電源電圧の変動を抑えることができる。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体集積回路は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の一実施形態の半導体集積回路の構成を示すブロック図。 電源監視部の構成を示すブロック図。 各部の動作波形を示す波形図。 本発明の変形例を示すブロック図。 従来の半導体集積回路と電源回路とを示すブロック図。 従来の半導体集積回路における電源電圧と電流とを示す図。

符号の説明

１０：半導体集積回路（ＩＣ）
１１：電源回路
１２：電源監視部
１３：演算処理部
１４：基準電圧
１５：電圧入力配線
１６：演算処理制御信号
１７：電源回路制御信号
１８：外部ＩＣ制御信号
２１：高基準電圧生成部
２２：低基準電圧生成部
２３：高電圧監視部
２４：低電圧監視部
２５：電圧設定部
２６：高電圧検出信号
２７：低電圧検出信号
２８：演算処理制御部

Claims (10)

1. 電源回路から入力される電源電圧と所定の判定電圧とを比較し、比較結果を出力する電源電圧監視部と、
   前記電源電圧監視部での比較結果に基づいて、前記電源電圧を用いて動作する内部回路の負荷を制御する負荷制御部とを有することを特徴とする半導体集積回路。
2. 前記電源電圧監視部は、前記電源電圧が、所定の低電圧側の判定電圧以下のときには、低電圧が検出された旨の比較結果を出力し、前記負荷制御部は、低電圧が検出された旨の比較結果を受け取ると、前記内部回路の負荷を下げるように前記内部回路を制御する、請求項１に記載の半導体集積回路。
3. 前記低電圧側の判定電圧は、前記電源回路が出力する電源電圧の定常値よりも低く、かつ、半導体集積回路の動作可能電圧範囲の下限値よりも高い、請求項２に記載の半導体集集積回路。
4. 前記負荷制御部は、前記低電圧が検出された旨の比較結果を受け取ると、前記内部回路による処理を遅延させて、前記内部回路の負荷を低下させる、請求項２又は３に記載の半導体集積回路。
5. 前記電源電圧監視部は、前記電源電圧が、所定の高電圧側の判定電圧以上のときには、高電圧が検出された旨の比較結果を出力し、前記負荷制御部は、高電圧が検出された旨の比較結果を受け取ると、前記内部回路の負荷を上げるように前記内部回路を制御する、請求項１〜４の何れか一に記載の半導体集積回路。
   積回路。
6. 前記高電圧側の判定電圧は、前記電源回路が出力する電源電圧の定常値よりも高く、かつ、半導体集積回路の動作可能電圧範囲の上限値よりも低い、請求項５に記載の半導体集積回路。
7. 前記負荷制御部は、前記高電圧が検出された旨の比較結果を受け取ると、内部回路の所定の回路ブロックを動作させ、前記内部回路の負荷を増加させる、請求項５又は６に記載の半導体集積回路。
8. 前記負荷制御部は、内部回路に内部機能テストを実行させることで、前記内部回路の負荷を増加させる、請求項７に記載の半導体集積回路。
9. 前記負荷制御部は、前記電源電圧監視部での比較結果に基づいて、他の半導体集積回路に外部半導体集積回路制御信号を送信し、負荷を制御する、請求項１〜８の何れか一に記載の半導体集積回路。
10. 前記電源電圧監視部での比較結果に基づいて、前記電源回路に対し、前記電源電圧の上昇又は下降を指示する電源制御部を更に有する、請求項１〜９の何れか一に記載の半導体集積回路。

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