JP2008033461A - 定電圧電源回路 - Google Patents
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Abstract
【解決手段】重負荷用定電圧回路4と軽負荷用定電圧回路6のいずれかを作動させるべき制御信号ECOが入力されて作動させる切替え部10と、いずれかの定電圧回路4,6からの出力によって一定電圧Voutを出力する出力トランジスタM1と、検出した出力電流と予め設定されたしきい値電流とを比較する比較回路12を備えて比較回路12での比較結果に応じた信号を出力する電流検出回路2と、を備え、切替え部10は、制御信号ECOが軽負荷用定電圧回路6を作動させるべき状態であって、かつ電流検出回路2から出力電流がしきい値電流以下であることを示す電流信号が入力されているときだけ軽負荷用定電圧回路6を作動させる。
【選択図】図1
Description
電源回路を構成する定電圧回路は、電子機器に出力する電力とは別に定電圧回路自体が電力を消費し、その消費電力が大きいと電源回路の電力効率が悪くなる。そして、定電圧回路自体で消費する電力は出力電流が減少しても減少しないため、出力電流が少なくなるほど電力効率は悪化する。
最大出力電流が大きい定電圧回路のみで構成された電源回路を用いた場合、電子機器がスタンバイ状態に移行しても定電圧回路自体の消費電力が大きく、結果として十分な省電力効果を得ることができない。したがって、電子機器が大きな電力を必要としないスタンバイ状態に移行した場合には、回路自体の消費電力が小さい定電圧回路のみを用いることが好ましい。
(1)電力の消費状態を制御する制御回路を備え、制御回路から出力される制御信号の状態に基づいて軽負荷用定電圧回路と重負荷用定電圧回路のいずれか一方を作動させるよう構成された電源回路。
(2)電力消費量を検出する検出手段を備え、その検出手段で検出された電力消費量に基づいて軽負荷用定電圧回路と重負荷用定電圧回路のいずれか一方を作動させるように構成された電源回路。
そこで、第1局面の定電圧電源回路に用いられている電流検出回路が、出力部からの出力電流を一定電流値以内に制限するための電流制限回路を含んでいるようにすれば、回路を簡素化でき、コストの増加を抑えることができる。
図1は本発明の定電圧電源回路の一実施例を概略的に示すブロック図である。
電流検出回路2は、出力端子Voutから出力される電圧に応じた電流を検出しており、その出力信号は、検出した電流値がしきい値電流以下まで低下したときにハイレベルになり、検出した電流値がしきい値電流より高いときにローレベルになる。
なお、この実施例及び以下の実施例では、軽負荷用定電圧回路6の最大出力電流値をしきい値電流として設定している。
演算増幅回路11の非反転入力端子(+端子)に帰還電圧が入力され、反転入力端子(−端子)に基準電圧Vrefが入力されている。
演算増幅回路11はチップイネーブル端子CE1を備えており、チップイネーブル端子CE1にインバータ回路8を介してアンド回路10の出力端子が接続されている。演算増幅回路11はチップイネーブル端子CE1にハイレベルの信号が入力されると作動し、ローレベルの信号が入力されると停止して消費電流がほぼ零になる。
演算増幅回路14の非反転入力端子に帰還電圧が入力され、反転入力端子に基準電圧Vrefが入力されている。
演算増幅回路14はチップイネーブル端子CE2を備えており、チップイネーブル端子CE2にアンド回路10の出力端子が接続されている。演算増幅回路14はチップイネーブル端子CE2にハイレベルの信号が入力されると作動し、ローレベルの信号が入力されると停止して消費電流がほぼ零になる。
PMOSトランジスタM3のソースは電源入力端子Vinに接続され、ドレインは抵抗R5を介して接地されている。PMOSトランジスタM3のゲートは重負荷用定電圧回路4の出力トランジスタM1のゲートに接続されており、出力トランジスタM1とカレントミラー回路を構成している。
コンパレータ12は、反転入力端子に入力された出力電流に比例する電圧と比較電圧Vsを比較し、出力電流に比例する電圧が比較電圧Vs以下のときは出力信号がハイレベルになり、比較電圧Vsよりも高いときは出力信号がローレベルになる。
なお、比較電圧Vsはしきい値電圧として用いられており、軽負荷用定電圧回路6の最大出力電流値に設定されている。
(1)制御信号ECOがローレベルの場合
電流検出回路2のコンパレータ12の出力信号に関係なく、アンド回路10の出力信号はローレベルとなる。したがって、重負荷回路4の演算増幅回路11のチップイネーブル端子CE1には、インバータ回路8によって反転したハイレベルの信号が入力され、演算増幅回路11が作動する。軽負荷回路6の演算増幅回路14のチップイネーブル端子CE2にはローレベルの信号が入力されるので、演算増幅回路14は停止する。
この結果、制御信号ECOがローレベルの場合は、重負荷用定電圧回路4が作動し、軽負荷用定電圧回路6は停止する。
上述のように、反転入力端子に印加される電圧が比較電圧Vsよりも高いときは、コンパレータ12からアンド回路10に出力される信号がローレベルになる。すなわち、PMOSトランジスタM3のドレイン電流がしきい値電流よりも大きい状態では、アンド回路10の一方の端子に入力される信号がローレベルになるので、アンド回路10からの出力信号はローレベルとなり、重負荷定電圧回路4が作動した状態であり、軽負荷定電圧回路6は停止した状態となる。
また逆に、制御信号ECOがローレベルになっている状態では、出力電流が瞬間的にしきい値電流以下に低下しても軽負荷用定電圧回路6に切り替わらないので、出力電流の瞬間的な変動が出力電圧に影響しにくく、出力電圧のノイズを低減できる。
この実施例の定電圧電源回路は、図1及び図2の定電圧電源回路の電流検出回路2の代わりに電流制限回路16を用いたものであり、その他の構成は図1及び図2のものと同じであるので、電流制限回路16以外の構成についての説明は省略する。
一般的に、定電圧回路には電流制限回路が常備されている。この実施例では、通常設けられている電流制限回路を電流検出回路としても使用することで、新たに追加する回路を少なくすることができる。
電流制限回路16は、コンパレータ18、PMOSトランジスタM4,M5、NMOSトランジスタM6,M7、抵抗R6を備えている。
PMOSトランジスタM4のソースは電源入力端子Vinに接続され、ゲートは重負荷用定電圧回路4の出力トランジスタM1のゲートに接続されており、PMOSトランジスタM4と出力トランジスタM1とでカレントミラー回路を構成している。PMOSトランジスタM4のドレインはNMOSトランジスタM6のドレインに接続されている。
NMOSトランジスタM7のソースはNMOSトランジスタM6のソースとともに接地されており、NMOSトランジスタM7とNMOSトランジスタM6とでカレントミラー回路を構成している。NMOSトランジスタM6のドレインは抵抗R6を介して入力端子Vinに接続されている。
コンパレータ18の反転入力端子には入力電圧Vinを基準とする比較電圧Vsが印加されており、非反転入力端子はNMOSトランジスタM6のドレイン及び抵抗R6に接続されている。コンパレータ18の出力端子はアンド回路10の一方の入力端子に接続されている。
電流信号遅延回路20は、抵抗R7、コンデンサC1、ダイオードD1、バッファアンプ22を備えている。バッファアンプ22はヒステリシス入力端子を備えている。
ダイオードD1のカソードが電流検出回路2のコンパレータ12の出力端子に接続され、アノードがコンデンサC1の一方の端子及びバッファアンプ22のヒステリシス入力端子に接続されている。抵抗R7はダイオードD1に並列に接続されている。コンデンサC1の他方の端子は接地されている。バッファアンプ22の出力端子はアンド回路10の一方の入力端子に接続されている。
逆に、電流検出回路2のコンパレータ12の出力信号がハイレベルからローレベルに変化した場合は、ダイオードD1を介してコンデンサC1が放電されるため、短時間でコンデンサC1の電圧が低下し、ほとんど遅延することなくアンド回路10への入力信号がローレベルに変化する。
この実施例の定電圧電源回路では、電流検出回路2からの出力信号がローレベルからハイレベルに変化したときに、その変化を一定時間遅延させてアンド回路10に入力させる電流信号遅延回路20が設けられているので、ジッタの影響を小さくすることができる。そして、電流信号遅延回路20の遅延時間を、電流検出回路2の出力信号が安定する時間に設定することで、重負荷用定電圧回路4から軽負荷用定電圧回路6への切替えをジッタの影響を受けずに安定して行なうことができる。
このように、制御信号ECOがローレベルからハイレベルに変化してから一定時間の余裕をもってアンド回路10に入力されている信号をハイレベルに変化させるようにすれば、電流検出回路2の電流検出精度が低い場合でも出力電流が十分に低下してから軽負荷用定電圧回路6に切り替えることができる。
制御信号遅延回路24として、図6の電流信号遅延回路20と同じ構成のものが用いられている。すなわち、制御信号遅延回路24は抵抗R8、ダイオードD2、コンデンサC2及びバッファアンプ26を備えている。バッファアンプ26はヒステリシス入力端子を備えている。
逆に、制御信号ECOがハイレベルからローレベルに変化した場合は、ダイオードD2を介してコンデンサC2が放電されるため、コンデンサC2の電圧が短時間で低下し、アンド回路10に入力される信号がほとんど遅延することなくローレベルに変化する。
図3及び図4の電流制限回路16を備えた定電圧電源回路に、電流信号遅延回路20を設けた実施例を図11及び図12に示し、制御信号遅延回路24を設けた実施例を図13及び図14に示し、電流信号遅延回路20と制御信号遅延回路24の両方を設けた実施例を図15及び図16に示している。
電流信号遅延回路20のダイオードD1のカソードが電流制限回路16のコンパレータ18の出力端子に接続され、アノードがバッファアンプ22のヒステリシス入力端子及びコンデンサC1の一端に接続されている。抵抗R7はダイオードD1に並列に接続されている。コンデンサC1の他端は接地されている。バッファアンプ22の出力端子はアンド回路10に接続されている。
逆に、電流制限回路16のコンパレータ18の出力信号がハイレベルからローレベルに変化した場合は、ダイオードD1を介してコンデンサC1が放電されるため、短時間でコンデンサC1の電圧が低下し、ほとんど遅延することなくアンド回路10に入力される信号がハイレベルからローレベルに変化する。
制御信号遅延回路24のダイオードD2のカソードは制御信号ECOを出力する制御回路(図示は省略)の出力端子に接続され、アノードはコンデンサC2の一端及びバッファアンプ26のヒステリシス入力端子に接続されている。抵抗R8はダイオードD2と並列に接続されている。コンデンサC2の他端は接地されている。バッファアンプ26の出力端子はアンド回路10に接続されている。
逆に、制御信号ECOがハイレベルからローレベルに変化した場合は、ダイオードD2を介してコンデンサC2が放電されるため、コンデンサC2の電圧が短時間で低下し、アンド回路10に入力される信号がほとんど遅延することなくローレベルに変化する。
また、重負荷用定電圧回路4と軽負荷用定電圧回路6の詳細な構成例では、それぞれの定電圧回路4,6に別々の出力トランジスタM1,M2が設けられているが、本発明はこれに限定されるものではなく、重負荷用定電圧回路4と軽負荷用定電圧回路6で共通の出力トランジスタを用い、演算増幅回路11及び14でその出力トランジスタを制御するようにしてもよい。
4 重負荷用定電圧回路
6 軽負荷用定電圧回路
8 インバータ回路
10 アンド回路
11,14 演算増幅回路
12,18 コンパレータ
16 電流制限回路
20 電流信号遅延回路
22,26 バッファアンプ
24 制御信号遅延回路
C1,C2 コンデンサ
D1,D2 ダイオード
M1〜M7 トランジスタ
R1〜R8 抵抗
Claims (6)
- 重負荷用定電圧回路と、前記重負荷用定電圧回路よりも最大出力電流が小さい軽負荷用定電圧回路と、前記重負荷用定電圧回路と前記軽負荷用定電圧回路のいずれかを作動させるべき制御信号が入力されて前記重負荷用定電圧回路と前記軽負荷用定電圧回路のいずれかを作動させる切替え部と、作動するいずれかの定電圧回路からの出力によって一定電圧を出力する出力部と、を備えた定電圧電源回路において、
前記出力部からの出力電流を検出するために、検出した出力電流と予め設定されたしきい値電流とを比較する比較回路を備えて前記比較回路での比較結果に応じて信号を出力する電流検出回路を備え、
前記切替え部は前記制御信号のほかに前記電流検出回路の出力信号も入力とし、前記制御信号が前記軽負荷用定電圧回路を作動させるべき状態であって、かつ前記電流検出回路から前記出力電流がしきい値電流以下であることを示す出力信号が入力されているときだけ前記軽負荷用定電圧回路を作動させることを特徴とする定電圧電源回路。 - 前記しきい値電流は、前記軽負荷用定電圧回路の最大出力電流値又はそれよりも小さく前記軽負荷用定電圧回路の最大出力電流値に近い電流値である請求項1に記載の定電圧電源回路。
- 前記出力電流がしきい値電流以下となったときの前記電流検出回路からの出力信号の変化を一定時間遅延させて前記切替え部に入力させ、前記出力電流が前記しきい値電流を超えたときの前記電流検出回路からの出力信号の変化は遅延させることなく前記切替え部に入力させる電流信号遅延回路をさらに備えている請求項1又は2に記載の定電圧電源回路。
- 前記制御信号が前記重負荷用定電圧回路を作動させるべき状態から前記軽負荷用定電圧回路を作動させるべき状態に変化したときに、その制御信号の変化を一定時間遅延させて前記切替え部に入力させ、前記制御信号が前記軽負荷用定電圧回路を作動させるべき状態から前記重負荷用定電圧回路を作動させるべき状態に変化したときは、その制御信号を遅延させることなく前記切替え部に入力させる制御信号遅延回路をさらに備えている請求項1から3のいずれかに記載の定電圧電源回路。
- 前記電流検出回路は前記出力部からの出力電流を一定電流値以内に制限するための電流制限回路を備えている請求項1から4のいずれかに記載の定電圧電源回路。
- 重負荷用定電圧回路と、前記重負荷用定電圧回路よりも最大出力電流が小さい軽負荷用定電圧回路と、前記重負荷用定電圧回路と前記軽負荷用定電圧回路のいずれかを作動させるべき制御信号が入力されて前記重負荷用定電圧回路と前記軽負荷用定電圧回路のいずれかを作動させる切替え部と、作動するいずれかの定電圧回路からの出力によって一定電圧を出力する出力部と、を備えた定電圧電源回路において、
前記制御信号が前記重負荷用定電圧回路を作動させるべき状態から前記軽負荷用定電圧回路を作動させるべき状態に変化したときに、その制御信号の変化を一定時間遅延させて前記切替え部に入力させる制御信号遅延回路を備えていることを特徴とする定電圧電源回路。
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