JP7268399B2

JP7268399B2 - 電源回路及び電子装置

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Publication number: JP7268399B2
Application number: JP2019034646A
Authority: JP
Inventors: 達男荒木; 弘進影山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2019-02-27
Filing date: 2019-02-27
Publication date: 2023-05-08
Anticipated expiration: 2039-02-27
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Description

本発明は、電源回路及び電子装置に関する。

直流電圧源に直列に接続されるｎ個の回路ブロックと、ｎ個の回路ブロックの各々に印加される電圧を検出する電圧検出回路とを備える制御装置が知られている。この制御装置は、直流電圧源の電圧のｎ分の１よりも低い電圧が検出された回路ブロックのインピーダンスを高くし、直流電圧源の電圧のｎ分の１よりも高い電圧が検出された回路ブロックのインピーダンスを低くする。このように、各回路ブロックのインピーダンスを検出電圧に応じて調整することによって、各回路ブロックに印加される電圧を、それぞれ、直流電圧源の電圧のｎ分の１に調整する技術が存在する（例えば、特許文献１参照）。

特開平７－２１０２７５号公報

しかしながら、従来の技術は、回路ブロックの演算機能を低める又は高める制御を行ったり、回路ブロックにカレントリミット素子を接続したりすることによって、回路ブロックのインピーダンスを調整するので、インピーダンスを調整可能な範囲が限られる。そのため、インピーダンスの調整範囲を超える電圧異常（つまり、インピーダンスの調整では対処できない電圧異常）が、直流電源に直列に接続される複数の負荷のいずれかに発生すると、残りの正常な負荷に対して安定した電圧を供給できない場合がある。

そこで、本開示は、直流電源に直列に接続される複数の負荷のいずれかに電圧異常が発生しても、残りの正常な負荷に対して安定した電圧を供給可能な電源回路及び電子装置を提供する。

本開示は、
直列に接続される複数の負荷の両端に直流の出力電圧を印加する直流電源と、
前記複数の負荷の各々に印加される負荷電圧の異常を検出する検出回路と、
前記出力電圧を目標電圧値に調整する調整回路とを備え、
前記複数の負荷の個数をｎ、前記異常が検出されていない状態での前記出力電圧の電圧値をｖ、前記複数の負荷のうち前記異常が検出された異常負荷の個数をｍとするとき、
前記調整回路は、前記目標電圧値を変更し、前記出力電圧の電圧値を（ｖ－（ｖ／ｎ）×ｍ）まで低下させる、電源回路を提供する。

また、本開示は、
直列に接続される複数の負荷と、
前記複数の負荷の両端に直流の出力電圧を印加する直流電源と、
前記複数の負荷の各々に印加される負荷電圧の異常を検出する検出回路と、
前記出力電圧を目標電圧値に調整する調整回路とを備え、
前記複数の負荷の個数をｎ、前記異常が検出されていない状態での前記出力電圧の電圧値をｖ、前記複数の負荷のうち前記異常が検出された異常負荷の個数をｍとするとき、
前記調整回路は、前記目標電圧値を変更し、前記出力電圧の電圧値を（ｖ－（ｖ／ｎ）×ｍ）まで低下させる、電子装置を提供する。

本開示によれば、直流電源に直列に接続される複数の負荷のいずれかに電圧異常が発生しても、残りの正常な負荷に対して安定した電圧を供給可能な電源回路及び電子装置を提供できる。

第１の実施形態における電子装置の構成例を示す図である。第１の実施形態における負荷電圧検出回路の一部の構成例を示す図である。第１の実施形態における電源回路の動作例を示すタイミングチャートである。第２の実施形態における電子装置の構成例を示す図である。第２の実施形態における負荷電圧検出回路の一部の構成例を示す図である。第２の実施形態における電源回路の動作例を示すタイミングチャートである。

以下、本開示の実施形態を図面を参照して説明する。

図１は、第１の実施形態における電子装置の構成例を示す図である。図１に示す電子装置２０１は、直流電力を生成する電源回路１０１を備え、電源回路１０１により生成された直流電力で動作する。電源回路１０１は、電子装置２０１に内蔵されてもよいし外付けされてもよい。電子装置２０１の具体例として、サーバ、パーソナルコンピュータ、携帯端末装置などが挙げられるが、本実施形態おける電子装置２０１は、これらの装置に限られない。後述の他の実施形態における電子装置についても同様である。

電子装置２０１は、電源回路１０１の他に、直列に接続される複数の負荷素子１～ｎを備える。ｎは、２以上の整数であり、直列に接続される複数の負荷素子の個数を表す。本開示の技術は、直列に接続される複数の負荷素子の個数が２以上の場合に適用可能である。図１は、直列に接続される１０個の負荷素子１～１０を例示する。

負荷素子１～ｎは、電源回路１０１により生成される出力電圧Ｖｏによって、電源回路１０１により直列給電される負荷である。負荷素子１～ｎは、それぞれ、出力電圧Ｖｏを分圧した電圧で動作する。負荷素子１～ｎは、例えば、互いに定格電圧が同じであり、互いに同一の回路構成を有する。負荷素子１～ｎは、それぞれ、単一の素子でもよいし、複数の素子を含む回路ブロックでもよい。図１は、直列に接続される１０個のＣＰＵ（Central Processing Unit）を例示する。

電子装置２０１は、直列に接続される複数の負荷素子１～ｎとは別に、少なくとも一つの負荷素子１１を備えてもよい。負荷素子１１は、負荷素子１～ｎとは直列に接続されていない負荷である。負荷素子１１の両端には、電源回路１０１により生成される出力電圧Ｖｏが印加される。負荷素子１１は、例えば、ＨＤＤ（Hard Drive Disk）等の記憶装置を含む。

電源回路１０１は、ＰＳＵ（Power Supply Unit）２０、負荷電圧検出回路３０及び調整回路６０を備える。調整回路６０は、電圧調整指令回路４０及び電圧調整回路５０を有する。図１は、電圧調整回路５０がＰＳＵ２０の内部に存在する場合を例示するが、電圧調整回路５０がＰＳＵ２０の外部に存在してもよい。

次に、電源回路１０１内のこれらの構成について説明する。

ＰＳＵ２０は、直列に接続される複数の負荷素子１～ｎの両端に直流の出力電圧Ｖｏを印加する直流電源の一例である。例えば、ＰＳＵ２０は、外部から入力される入力電圧Ｖｉｎの交流電力を出力電圧Ｖｏの直流電力に変換し、変換後の直流電力を複数の負荷素子１～ｎに供給する。例えば、ＰＳＵ２０は、ＡＣ１００～ＡＣ２４０［Ｖ（ボルト）］の入力電圧Ｖｉｎの交流電力を、ＤＣ１２［Ｖ］の出力電圧Ｖｏの直流電力に変換する。ＡＣ，ＤＣは、それぞれ、“Alternating Current“、”Direct Current“の略語である。なお、ＰＳＵ２０は、外部から入力される直流電力を出力電圧Ｖｏの直流電力に変換する回路でもよい。

また、ＰＳＵ２０は、負荷電圧検出回路３０及び調整回路６０に印加する回路電源電圧Ｖｃｃを生成する。例えば、ＰＳＵ２０は、外部から入力される交流又は直流の入力電圧Ｖｉｎを直流の回路電源電圧Ｖｃｃに変換する。

負荷電圧検出回路３０は、複数の負荷素子１～ｎの各々の両端に印加される負荷電圧Ｖ１～Ｖｎを検出し、検出した負荷電圧Ｖ１～Ｖｎの各々の異常を検出する。ｎ個の負荷素子が直列に接続されているので、負荷電圧Ｖ１～Ｖｎの異常が検出されていない状態では、負荷電圧Ｖ１～Ｖｎの電圧値は、出力電圧Ｖｏの電圧値をｎ等分した値（＝Ｖｏ／ｎ）となる。この場合、負荷素子１～ｎは、それぞれ、電圧値（Ｖｏ／ｎ）の負荷電圧で動作する。例えば、負荷電圧Ｖ１～Ｖｎの異常が検出されていない状態での出力電圧Ｖｏの電圧値ｖが１２ボルトのとき、１０個の負荷素子１～１０の各々の負荷電圧Ｖ１～Ｖ１０の電圧値は、１．２ボルトである。

直列に接続される複数の負荷素子の個数をｎ、負荷電圧Ｖ１～Ｖｎの異常が検出されていない状態での出力電圧Ｖｏの電圧値をｖとする。このとき、負荷電圧検出回路３０は、負荷電圧Ｖ１～Ｖｎの電圧値が、（ｖ／ｎ）よりも低く設定された閾値ＶＬに対して低いことを検知することによって、負荷電圧Ｖ１～Ｖｎの異常低下を検出する。例えば、ｎ＝１０、ｖ＝１２［Ｖ］のとき、閾値ＶＬは、１．２（＝１２／１０）ボルトよりも低い電圧値に設定される。閾値ＶＬは、その設定値が高すぎると、負荷電圧Ｖ１～Ｖｎの異常低下の誤検出を招くので、閾値ＶＬの上限値は、例えば、（ｖ／ｎ）×０．５以下が好ましく、（ｖ／ｎ）×０．４以下がより好ましい。閾値ＶＬの下限値は、零又は負の値でもよい。
負荷電圧Ｖ１～Ｖｎの異常低下の典型的な例は、負荷素子１～ｎの短絡故障に伴う電圧低下である。短絡故障に伴う電圧低下は、異常な電圧低下が検出された負荷が短絡故障に至る途中の電圧低下でもよいし、異常な電圧低下が検出された負荷が短絡故障に至った後の電圧低下状態でもよい。

図２は、第１の実施形態における負荷電圧検出回路３０の一部の構成例を示す図である。負荷電圧検出回路３０は、例えば、複数の負荷素子１～ｎのうち、対応する負荷素子に並列に接続される複数の電圧検出器を有する。図２は、電圧検出器の一例として、負荷素子１に並列に接続されるコンパレータ３１を示す。コンパレータ３１は、負荷素子１に印加される負荷電圧Ｖ１を検出する。負荷電圧検出回路３０は、負荷電圧Ｖ１～Ｖｎの各々と閾値ＶＬとをｎ個のコンパレータ３１により比較することによって、負荷電圧Ｖ１～Ｖｎの各々の異常低下を検出する。

負荷電圧Ｖ１に対応するコンパレータ３１は、負荷電圧Ｖ１の異常低下の検出有無を表す異常検出信号を出力する。コンパレータ３１は、負荷電圧Ｖ１が閾値ＶＬよりも高いとき、負荷素子１に対応する異常検出信号のレベルを、負荷電圧Ｖ１の異常低下が検出されてないことを表す非アクティブレベル（例えば、ローレベル）にする。コンパレータ３１は、負荷電圧Ｖ１が閾値ＶＬよりも低いとき、負荷素子１に対応する異常検出信号のレベルを、負荷電圧Ｖ１の異常低下が検出されたことを表すアクティブレベル（例えば、ハイレベル）にする。他の負荷電圧Ｖ２～Ｖｎの各々に対応するコンパレータ３１についても同様である。

図１において、調整回路６０は、複数の負荷素子１～ｎのうち負荷電圧の異常低下が負荷電圧検出回路３０により検出された負荷素子（異常負荷）の個数に応じて、出力電圧Ｖｏの電圧値を低下させる。負荷素子１～ｎのうちいずれかの負荷素子に電圧異常（この場合、異常な電圧低下）が発生すると、残りの正常な負荷素子に印加される各々の負荷電圧は、不安定になる。しかしながら、調整回路６０は、異常負荷の個数に応じて出力電圧Ｖｏの電圧値を低下させるので、残りの正常な負荷素子に対して安定した電圧を継続的に供給できる。

調整回路６０は、電圧調整指令回路４０及び電圧調整回路５０を含む。

電圧調整指令回路４０は、異常負荷の個数に応じて、出力電圧Ｖｏの調整を指示する指令信号を出力する。電圧調整指令回路４０は、異常負荷の個数に対応する調整量で出力電圧Ｖｏの電圧値を調整するように指令信号を出力する。

電圧調整回路５０は、出力電圧Ｖｏを目標電圧値に調整する。例えば、電圧調整回路５０は、出力電圧Ｖｏが目標電圧値に収束するように、ＰＳＵ２０内の少なくとも一つのスイッチング素子を制御する。電圧調整回路５０は、電圧調整指令回路４０からの指令信号に応じて目標電圧値を変更することによって、異常負荷の個数に対応する調整量で出力電圧Ｖｏの電圧値を調整する。

例えば、直列に接続される複数の負荷素子の個数をｎ、負荷電圧Ｖ１～Ｖｎの異常が検出されていない状態での出力電圧Ｖｏの電圧値をｖ、異常負荷の個数をｍとする。このとき、異常が検出されていない状態での各々の負荷電圧Ｖ１～Ｖｎの電圧値は、（ｖ／ｎ）である。複数の負荷素子１～ｎのうちｍ個の負荷素子が短絡故障したとすると、短絡故障したｍ個の異常負荷の負荷電圧の電圧値は、０ボルトに低下し、短絡故障していない残りの正常な負荷素子の各々の負荷電圧の電圧値は、（ｖ／（ｎ－ｍ））ボルトに上昇する。電圧調整指令回路４０は、出力電圧Ｖｏの電圧値を、調整量（（ｖ／ｎ）×ｍ）だけ低下させる指令信号を出力する。電圧調整回路５０は、当該指令信号に従って、出力電圧Ｖｏの電圧値を（ｖ－（ｖ／ｎ）×ｍ）まで低下させる。

ｖ－（ｖ／ｎ）×ｍは、
ｖ－（ｖ／ｎ）×ｍ＝（１－（ｍ／ｎ））×ｖ
＝（（ｎ－ｍ）／ｎ）×ｖ
・・・式１
と変形できる。

つまり、出力電圧Ｖｏの電圧値を（ｖ－（ｖ／ｎ）×ｍ）まで低下させることによって、短絡故障していない残りの正常な負荷素子の各々の負荷電圧の電圧値は、式１を当該正常な負荷素子の個数（ｎ－ｍ）で等分した値（ｖ／ｎ）に上昇する。このように、（ｎ－ｍ）個の正常な負荷素子の負荷電圧の電圧値を、異常発生前の電圧値（ｖ／ｎ）に戻すことができる。

図３は、第１の実施形態における電源回路１０１の動作例を示すフローチャートである。図３は、直列に接続される１０個のＣＰＵ１～１０のうち、ＣＰＵ１が短絡故障した場合を例示する。

１０個のＣＰＵが直列に接続されているので、各ＣＰＵに印加される負荷電圧は、出力電圧Ｖｏの電圧値ｖ（＝１２［Ｖ］）を１０個等分で割った１．２ボルトとなる。ＣＰＵ１に内部短絡が発生すると、ＣＰＵ１の負荷電圧Ｖ１の電圧値は、０ボルトに低下し、正常な残りのＣＰＵ２～１０の各々の負荷電圧の電圧値は、１２ボルトを９等分した値である約１．３３ボルトに上昇する。

負荷電圧検出回路３０は、ＣＰＵ１の負荷電圧Ｖ１の異常低下を検出したことを表す異常検出信号を電圧調整指令回路４０に送出する。負荷電圧検出回路３０から送出された異常検出信号を受けて、電圧調整指令回路４０は、電圧調整回路５０に対してＣＰＵ１個分の調整量（１．２ボルト）だけ、出力電圧Ｖｏの電圧値を低下させる指令信号を出力する。電圧調整回路５０は、この指令信号に従って、出力電圧Ｖｏの電圧値を、１２ボルトから１０．８ボルトに低下させる。これにより、正常なＣＰＵ２～１０の各々の負荷電圧の電圧値は、１．３３ボルトから１．２ボルト（出力電圧Ｖｏを低下させた後の電圧値１０．８ボルトを９等分した電圧値）に低下する。つまり、正常なＣＰＵ２～１０の各々の負荷電圧の電圧値は、異常発生前の元の電圧値１．２ボルトに戻る。

このように、第１の実施形態によれば、負荷電圧の異常低下が検出された負荷の個数に応じて出力電圧Ｖｏの電圧値を低下させることで、残りの正常な負荷素子に対して安定した電圧を継続的に供給できる。その結果、残りの正常な負荷素子が、各々に印加される電源電圧の低下により停止することなく、継続的な稼働が可能となる。また、電子装置２０１のシステムダウンを回避でき、信頼性が向上する。

図４は、第２の実施形態における電子装置の構成例を示す図である。図４に示す電子装置２０２は、直流電力を生成する電源回路１０２を備え、電源回路１０２により生成された直流電力で動作する。第１の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで、省略又は簡略する。

電源回路１０２は、複数の負荷素子１～ｎと同数の複数のスイッチＳＷ１～ＳＷｎと、複数の負荷素子１～ｎと同数の抵抗素子Ｒ１～Ｒｎと、スイッチ駆動回路７０とを備える点で、上述の電源回路１０１と異なる。図４は、１０個のスイッチＳＷ１～ＳＷ１０と、１０個の抵抗素子Ｒ１～Ｒ１０を例示する。

複数のスイッチＳＷ１～ＳＷｎは、複数の負荷素子１～ｎのうち、対応する負荷素子に並列に接続されている。抵抗素子Ｒ１～Ｒ１０は、複数の負荷素子１～ｎのうち、対応する負荷素子に並列に接続されている。

負荷電圧検出回路３５は、複数の負荷素子１～ｎの各々の両端に印加される負荷電圧Ｖ１～Ｖｎを検出し、検出した負荷電圧Ｖ１～Ｖｎの各々の異常を検出する。

直列に接続される複数の負荷素子の個数をｎ、負荷電圧Ｖ１～Ｖｎの異常が検出されていない状態での出力電圧Ｖｏの電圧値をｖとする。このとき、負荷電圧検出回路３５は、負荷電圧Ｖ１～Ｖｎの電圧値が、（ｖ／ｎ）よりも低く設定された閾値ＶＬに対して低いことを検知することによって、負荷電圧Ｖ１～Ｖｎの異常低下を検出する。負荷電圧Ｖ１～Ｖｎの異常低下の典型的な例は、負荷素子１～ｎの短絡故障に伴う電圧低下である。
また、負荷電圧検出回路３５は、負荷電圧Ｖ１～Ｖｎの電圧値が、（ｖ／ｎ）よりも高く設定された閾値ＶＨに対して高いことを検知することによって、負荷電圧Ｖ１～Ｖｎの異常上昇を検出する。例えば、ｎ＝１０、ｖ＝１２［Ｖ］のとき、閾値ＶＨは、１．２（＝１２／１０）ボルトよりも高い電圧値に設定される。閾値ＶＨは、その設定値が低すぎると、負荷電圧Ｖ１～Ｖｎの異常上昇の誤検出を招くので、閾値ＶＨの下限値は、例えば、（ｖ／ｎ）×１．０２以上が好ましく、（ｖ／ｎ）×１．０３以上がより好ましい。また、閾値ＶＨは、その設定値が高すぎると、残りの正常な負荷素子の各々の負荷電圧が過度に低下してしまうため、閾値ＶＨの上限値は、例えば、（ｖ／ｎ）×１．１０以下が好ましく、（ｖ／ｎ）×１．０８以下がより好ましい。
負荷電圧Ｖ１～Ｖｎの異常上昇の典型的な例は、負荷素子１～ｎのオープン故障に伴う電圧上昇である。オープン故障に伴う電圧上昇は、異常な電圧上昇が検出された負荷がオープン故障に至る途中の電圧上昇でもよいし、異常な電圧上昇が検出された負荷がオープン故障に至った後の電圧上昇状態でもよい。

図５は、第２の実施形態における負荷電圧検出回路３５の一部の構成例を示す図である。負荷電圧検出回路３５は、例えば、複数の負荷素子１～ｎのうち、対応する負荷素子に並列に接続される複数の電圧検出器を有する。図５は、電圧検出器の一例として、負荷素子１に並列に接続されるコンパレータ３１，３２を示す。負荷電圧検出回路３５は、負荷電圧Ｖ１～Ｖｎの各々と閾値ＶＬとをｎ個のコンパレータ３１により比較することによって、負荷電圧Ｖ１～Ｖｎの各々の異常低下を検出する。また、負荷電圧検出回路３０は、負荷電圧Ｖ１～Ｖｎの各々と閾値ＶＨとをｎ個のコンパレータ３２により比較することによって、負荷電圧Ｖ１～Ｖｎの各々の異常上昇を検出する。

負荷電圧Ｖ１に対応するコンパレータ３１は、負荷電圧Ｖ１の異常低下の検出有無を表す異常低下検出信号を出力する。コンパレータ３１は、負荷電圧Ｖ１が閾値ＶＬよりも高いとき、負荷素子１に対応する異常低下検出信号のレベルを、負荷電圧Ｖ１の異常低下が検出されてないことを表す非アクティブレベル（例えば、ローレベル）にする。コンパレータ３１は、負荷電圧Ｖ１が閾値ＶＬよりも低いとき、負荷素子１に対応する異常低下検出信号のレベルを、負荷電圧Ｖ１の異常低下が検出されたことを表すアクティブレベル（例えば、ハイレベル）にする。他の負荷電圧Ｖ２～Ｖｎの各々に対応するコンパレータ３１についても同様である。

負荷電圧Ｖ１に対応するコンパレータ３２は、負荷電圧Ｖ１の異常上昇の検出有無を表す異常上昇検出信号を出力する。コンパレータ３２は、負荷電圧Ｖ１が閾値ＶＨよりも低いとき、負荷素子１に対応する異常上昇検出信号のレベルを、負荷電圧Ｖ１の異常上昇が検出されていないことを表す非アクティブレベル（例えば、ローレベル）にする。コンパレータ３２は、負荷電圧Ｖ１が閾値ＶＨよりも高いとき、負荷素子１に対応する異常上昇検出信号のレベルを、負荷電圧Ｖ１の異常上昇が検出されたことを表すアクティブレベル（例えば、ハイレベル）にする。他の負荷電圧Ｖ２～Ｖｎの各々に対応するコンパレータ３２についても同様である。

図４において、電圧調整指令回路４０は、複数の負荷素子１～ｎのうち負荷電圧の異常上昇が負荷電圧検出回路３０により検出された負荷素子（異常上昇負荷）に対応するスイッチをオンさせるスイッチ制御信号を出力する。また、電圧調整指令回路４０は、複数の負荷素子１～ｎのうち負荷電圧の異常低下が負荷電圧検出回路３０により検出された負荷素子（異常低下負荷）の個数に応じて、出力電圧Ｖｏの調整を指示する指令信号を出力する。電圧調整指令回路４０は、異常低下負荷の個数に対応する調整量で出力電圧Ｖｏの電圧値を調整するように指令信号を出力する。

スイッチ駆動回路７０は、電圧調整指令回路４０から出力されるスイッチ制御信号に従って、複数のスイッチＳＷ１～ＳＷｎのうち対応するスイッチをオンさせる。ここで、負荷素子がオープン故障となる前に、当該負荷素子に対応するスイッチをオンさせることで、異常上昇負荷のオープン故障によって残りの正常な負荷素子の動作停止を防止できる。

異常上昇負荷が完全にオープン故障すると、残りの正常な負荷の各々に印加される電圧が零になってしまう。これを防ぐため、抵抗素子Ｒ１～Ｒｎは、複数の負荷素子１～ｎのうちいずれかの異常上昇負荷がオープン故障に至る途中の電圧上昇を緩和することによって、異常上昇負荷に対応するスイッチがオンする前に異常上昇負荷がオープン故障になることを防止する。

図６は、第２の実施形態における電源回路１０２の動作例を示すフローチャートである。図３は、直列に接続される１０個のＣＰＵ１～１０のうち、ＣＰＵ１が短絡故障した場合を例示する。

１０個のＣＰＵが直列に接続されているので、各ＣＰＵに印加される負荷電圧は、出力電圧Ｖｏの電圧値ｖ（＝１２［Ｖ］）を１０個等分で割った１．２ボルトとなる。ＣＰＵ１がオープン故障になる場合、ＣＰＵ１の負荷電圧の電圧値は、１，２ボルトから上昇し、正常な残りのＣＰＵ２～１０の各々の負荷電圧の電圧値は、１．２ボルトから低下する。

負荷電圧検出回路３０は、ＣＰＵ１の負荷電圧Ｖ１が閾値ＶＨ（この場合、１．３２（＝（１２／１０）×１．１）に設定）を超えると、ＣＰＵ１の異常上昇検出信号をアクティブにする。スイッチ駆動回路７０は、ＣＰＵ１の異常上昇検出信号のアクティブを検出することによって、ＣＰＵ１に並列に接続されるスイッチＳＷ１をオンにする。これにより、ＣＰＵ１の負荷電圧Ｖ１の電圧値は、０ボルトに低下する。

負荷電圧検出回路３０は、スイッチＳＷ１のオンによる負荷電圧Ｖ１の異常低下を検出し、この異常低下を検出したことを表す異常低下検出信号を電圧調整指令回路４０に送出する。負荷電圧検出回路３０から送出された異常低下検出信号を受けて、電圧調整指令回路４０は、電圧調整回路５０に対してＣＰＵ１個分の調整量（１．２ボルト）だけ、出力電圧Ｖｏの電圧値を低下させる指令信号を出力する。電圧調整回路５０は、この指令信号に従って、出力電圧Ｖｏの電圧値を、１２ボルトから１０．８ボルトに低下させる。これにより、正常なＣＰＵ２～１０の各々の負荷電圧の電圧値は、１．１８ボルトから１．２ボルト（出力電圧Ｖｏを低下させた後の電圧値１０．８ボルトを９等分した電圧値）に低下する。つまり、正常なＣＰＵ２～１０の各々の負荷電圧の電圧値は、異常発生前の元の電圧値１．２ボルトに戻る。
このように、第２の実施形態によれば、負荷電圧の異常上昇の検出後に異常低下が検出された負荷の個数に応じて出力電圧Ｖｏの電圧値を低下させることで、残りの正常な負荷素子に対して安定した電圧を継続的に供給できる。その結果、残りの正常な負荷素子が、各々に印加される電源電圧の低下により停止することなく、継続的な稼働が可能となる。また、電子装置２０２のシステムダウンを回避でき、信頼性が向上する。

以上、電源回路及び電子装置を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
直列に接続される複数の負荷の両端に直流の出力電圧を印加する直流電源と、
前記複数の負荷の各々に印加される負荷電圧の異常を検出する検出回路と、
前記複数の負荷のうち前記異常が検出された異常負荷の個数に応じて、前記出力電圧を低下させる調整回路とを備える、電源回路。
（付記２）
前記異常は、前記負荷電圧の異常低下を含む、付記１に記載の電源回路。
（付記３）
前記複数の負荷の個数をｎ、前記異常が検出されていない状態での前記出力電圧の電圧値をｖとするとき、
前記検出回路は、前記負荷電圧の電圧値が、（ｖ／ｎ）よりも低く設定された閾値に対して低いことを検知することによって、前記負荷電圧の異常低下を検出する、付記２に記載の電源回路。
（付記４）
前記異常低下は、前記異常負荷の短絡故障に伴う電圧低下である、付記２又は３に記載の電源回路。
（付記５）
前記異常は、前記負荷電圧の異常上昇を含む、付記１から４のいずれか一項に記載の電源回路。
（付記６）
前記複数の負荷の個数をｎ、前記異常が検出されていない状態での前記出力電圧の電圧値をｖとするとき、
前記検出回路は、前記負荷電圧の電圧値が、（ｖ／ｎ）よりも高く設定された閾値に対して高いことを検知することによって、前記負荷電圧の異常上昇を検出する、付記５に記載の電源回路。
（付記７）
前記異常は、前記異常負荷のオープン故障に伴う電圧上昇である、付記５又は６に記載の電源回路。
（付記８）
前記複数の負荷のうち、対応する負荷に並列に接続される複数のスイッチを備え、
前記調整回路は、前記複数のスイッチのうち前記異常負荷に並列に接続されるスイッチをオンにする、付記５から７のいずれか一項に記載の電源回路。
（付記９）
前記複数の負荷のうち、対応する負荷に並列に接続される複数のスイッチを備え、
前記調整回路は、前記複数のスイッチのうち前記異常負荷に並列に接続されるスイッチを前記異常負荷がオープン故障となる前にオンにする、付記１から６のいずれか一項に記載の電源回路。
（付記１０）
直列に接続される複数の負荷の両端に直流の出力電圧を印加する直流電源と、
前記複数の負荷の各々に印加される負荷電圧の異常を検出する検出回路と、
前記出力電圧を調整する調整回路と、
前記複数の負荷のうち、対応する負荷に並列に接続される複数のスイッチとを備え、
前記調整回路は、前記複数の負荷のうち前記負荷電圧の異常上昇が検出された異常負荷に並列に接続されるスイッチをオンにした後、前記異常負荷の前記負荷電圧の異常低下が検出された場合、前記出力電圧を低下させる、電源回路。
（付記１１）
前記調整回路は、前記異常負荷に並列に接続されるスイッチを前記異常負荷がオープン故障となる前にオンにした後、前記異常低下が検出された場合、前記出力電圧を低下させる、付記１０に記載の電源回路。
（付記１２）
前記複数の負荷のうち、対応する負荷に並列に接続される複数の抵抗素子を備える、付記８から１１のいずれか一項に記載の電源回路。
（付記１３）
前記複数の負荷の個数をｎ、前記異常が検出されていない状態での前記出力電圧の電圧値をｖ、前記異常負荷の個数をｍとするとき、
前記調整回路は、前記出力電圧の電圧値を（ｖ－（ｖ／ｎ）×ｍ）まで低下させる、付記１から１２のいずれか一項に記載の電源回路。
（付記１４）
直列に接続される複数の負荷と、
前記複数の負荷の両端に直流の出力電圧を印加する直流電源と、
前記複数の負荷の各々に印加される負荷電圧の異常を検出する検出回路と、
前記複数の負荷のうち前記異常が検出された異常負荷の個数に応じて、前記出力電圧を低下させる調整回路とを備える、電子装置。
（付記１５）
前記複数の負荷は、プロセッサである、付記１４に記載の電子装置。

１～１１負荷素子
２０ＰＳＵ
３０，３５負荷電圧検出回路
４０電圧調整指令回路
５０電圧調整回路
６０調整回路
７０スイッチ駆動回路
１０１，１０２電源回路
２０１，２０２電子装置
ＳＷ１～ＳＷ１０スイッチ
Ｒ１～Ｒ１０抵抗素子

Claims

直列に接続される複数の負荷の両端に直流の出力電圧を印加する直流電源と、
前記複数の負荷の各々に印加される負荷電圧の異常を検出する検出回路と、
前記出力電圧を目標電圧値に調整する調整回路とを備え、
前記複数の負荷の個数をｎ、前記異常が検出されていない状態での前記出力電圧の電圧値をｖ、前記複数の負荷のうち前記異常が検出された異常負荷の個数をｍとするとき、
前記調整回路は、前記目標電圧値を変更し、前記出力電圧の電圧値を（ｖ－（ｖ／ｎ）×ｍ）まで低下させる、電源回路。
前記検出回路は、前記負荷電圧の電圧値が、（ｖ／ｎ）よりも低く設定された閾値に対して低いことを検知することによって、前記負荷電圧の異常低下を検出する、請求項１に記載の電源回路。
前記検出回路は、前記負荷電圧の電圧値が、（ｖ／ｎ）よりも高く設定された閾値に対して高いことを検知することによって、前記負荷電圧の異常上昇を検出する、請求項１又は２に記載の電源回路。
前記複数の負荷のうち、対応する負荷に並列に接続される複数のスイッチを備え、
前記調整回路は、前記複数のスイッチのうち前記異常負荷に並列に接続されるスイッチをオンにする、請求項３に記載の電源回路。
前記複数の負荷のうち前記負荷電圧の異常上昇が検出された異常負荷の個数をｍとするとき、
前記調整回路は、前記複数の負荷のうち前記負荷電圧の異常上昇が検出された異常負荷に並列に接続されるスイッチをオンにした後、前記異常負荷の前記負荷電圧の異常低下が検出された場合、前記目標電圧値を変更し、前記出力電圧の電圧値を（ｖ－（ｖ／ｎ）×ｍ）まで低下させる、請求項４に記載の電源回路。
前記複数の負荷のうち、対応する負荷に並列に接続される複数の抵抗素子を備える、請求項４又は５に記載の電源回路。
前記調整回路は、前記異常負荷の個数に応じて前記目標電圧値を変更する、請求項１から６のいずれか一項に記載の電源回路。
前記調整回路は、前記異常負荷の個数に対応する調整量で前記出力電圧の電圧値が調整されるように前記目標電圧値を変更する、請求項７に記載の電源回路。
直列に接続される複数の負荷と、
前記複数の負荷の両端に直流の出力電圧を印加する直流電源と、
前記複数の負荷の各々に印加される負荷電圧の異常を検出する検出回路と、
前記出力電圧を目標電圧値に調整する調整回路とを備え、
前記複数の負荷の個数をｎ、前記異常が検出されていない状態での前記出力電圧の電圧値をｖ、前記複数の負荷のうち前記異常が検出された異常負荷の個数をｍとするとき、
前記調整回路は、前記目標電圧値を変更し、前記出力電圧の電圧値を（ｖ－（ｖ／ｎ）×ｍ）まで低下させる、電子装置。