DE60300777T2

DE60300777T2 - Nichtflüchtiger redundanzadressen-speicher

Info

Publication number: DE60300777T2
Application number: DE60300777T
Authority: DE
Inventors: Heinz Hoenigschmid; Hans-Heinrich Viehmann
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2002-02-19
Filing date: 2003-02-18
Publication date: 2006-05-11
Anticipated expiration: 2023-02-19
Also published as: EP1476880B1; CN1636250A; EP1476880A2; WO2003071554A3; KR20040083525A; KR100613535B1; TW200303553A; CN100505106C; US6801471B2; TWI277098B; JP2005518628A; WO2003071554A2; US20030156469A1; DE60300777D1

Description

GEBIET DER ERFINDUNG
Die Erfindung betrifft im Allgemeinen integrierte Schaltungen und im Besonderen die Verwendung von nicht flüchtigen Speicherzellen als Ersatz für Sicherungselemente in Halbleiterspeicherbauelementen.
HINTERGRUND DER ERFINDUNG
Da integrierte Schaltungen zunehmend komplexer und dichter gepackt werden, nimmt die Wahrscheinlichkeit eines Ausfalls oder eines Fehlers im integrierten Bauelement zu, oftmals lediglich durch die Erhöhung der Anzahl der Bauelemente der integrierten Schaltung. Dies ist im Besonderen ein Problem bei Halbleiterspeicherbauelementen wie Speicher mit wahlfreiem Zugriff (DRAM), statischem RAM (SRAM), magnetoresistivem RAM (MRAM), usw., zumal Halbleiterspeicherbauelemente dazu tendieren, äußerst dicht gepackt zu werden. Ein gängiges Verfahren zum Umgang mit der erhöhten Wahrscheinlichkeit von Ausfällen liegt im Einbeziehen von redundanten Elementen auf dem integrierten Schaltkreis. Beispielsweise können Speicherbauelemente zusätzliche Segmente und Felder von Speicherzellen beinhalten, die als Ersatz für die fehlerhaften Segmente und Felder verwendet werden können.
Eine Möglichkeit zur Verwendung von redundanten Speichersegmenten und Feldern ist die Benutzung von Lasersicherungen zum Speichern der Speicheradressen von fehlerhaften Speicherzellen. Wird auf die fehlerhafte Speicherzelle zugegriffen, leitet der Schaltkreis den Zugriff zu einer nicht fehlerhaften redundanten Speicherzelle um. Jedoch erfordert die Verwendung von Lasersicherungen einen zusätzlichen Herstellungsschritt, bei dem Speicherzellen im Speicherbauelement untersucht, fehlerhafte Speicherzellen markiert sowie ihre Lokalisierungen in die Lasersicherungen geschrieben (gebrannt) werden. Der zusätzliche Herstellungsschritt erhöht die Kosten des Speicherbauelements sowohl hinsichtlich des Zeitaufwands als auch hinsichtlich des Geldes.
Da die Lasersicherungen zusätzlich während des Herstellungsprozesses und vor dem Verpacken geschrieben werden, können diese nach dem Verpacken der integrierten Schaltung nicht aktualisiert werden. Sollten somit zusätzliche Speicherzellen während des Betriebs fehlerhaft werden, können ihre Adressen nicht gespeichert (in den Lasersicherungen gespeichert) werden und redundante Speicherzellen können diese nicht ersetzen, so dass das Speicherbauelement nicht mehr verwendet werden kann.
Somit kam der Bedarf nach einem Verfahren und einer Vorrichtung auf, die zum Speichern von Informationen hinsichtlich fehlerhafter Speicherzellen verwendet werden kann und die ebenso die Möglichkeit bietet, Informationen hinsichtlich fehlerhafter Speicherzellen auch nach dem Betreiben des Speicherbauelements zu aktualisieren.
US-A 5 758 056 offenbart ein Halbleiterspeicherbauelement gemäß dem Oberbegriff von Anspruch 1: ein erster Speicher zum Speichern von logischen Datenwerten in Speicherzellen, ein mit dem ersten Speicher gekoppelten Adressdecoder, der Schaltkreise zum Decodieren von Adressbits zum Bereitstellen an das Speicherbauelement und zum Auswählen einer Speicherzelle enthält, ein mit dem Adressdecoder gekoppelter redundanter Controller, der einen zweiten Speicher zum Speichern einer Liste von Adressen fehlerhafter Speicherzellen aufweist und eine redundante Speicherzelle für jede fehlerhafte Speicherzelle, wobei der zweite Speicher nicht flüchtige resistive Speicherzellen aufweist, ein mit dem redundanten Controller gekoppelter redundanter Adressdecoder, der Schaltkreise zum Decodieren der Adressbits der ersetzenden Speicherzellen zum Auswählen einer redundanten Speicherzelle im redundanten Speicher enthält, und ein mit dem redundanten Adressdecoder gekoppelter redundanter Speicher, der redundante Speicherzellen enthält.
US-A 5 644 529 offenbart eine integrierte Schaltung bei der eine Mehrzahl von Speicherzellen zur Ausbildung von nicht flüchtigen Speicherzellen verwendet werden, wobei die nicht flüchtigen Speicherzellen einen wie oben als zweiter Speicher bezeichneten Speicher ausbilden können.
EP-A 1 132 924 offenbart eine Ansammlung von Testschaltungen, die zur Ausbildung eines umfassenden eingebauten Testsystems verwendet werden können.
US-A 5 179 536 offenbart ein Halbleiterspeicherbauelement mit zwei Speichern entsprechenden Speicherbauelementen gemäß US-A 5 758 056, bei dem ein spezieller Code zum Codieren von im zweiten Speicher gespeicherten Adressen verwendet wird.
Die Erfindung stellt ein Halbleiterspeicherbauelement, wie in US-A 5 758 056 offenbart, bereit, bei dem die nicht flüchtigen resistiven Speicherzellen als MRAM Zellen in einer Brückenkonfiguration implementiert sind.
Die Erfindung stellt eine Anzahl von Vorteilen bereit. Beispielsweise ermöglicht eine bevorzugte Ausführungsform der Erfindung die im nicht flüchtigen Speicher gespeicherten Informationen zu aktualisieren, obwohl das Speicherbauelement bereits verpackt ist und schon betrieben wird. Dies ermöglicht es ebenso, neue fehlerhafte Speicherzellenadressen einer Liste von fehlerhaften Speicherzellenadressen hinzuzufügen und erlaubt die fortgehende Verwendung des Speicherbauelements, was andernfalls zur Entsorgung des Speicherbauelements geführt hätte. Diese Möglichkeit der Aktualisierung der Liste von fehlerhaften Speicherzellenadressen erlaubt die wiederholte Überprüfung hinsichtlich neuer fehlerhafter Speicherzellen und das Hinzufügen jeglicher neuer fehlerhafter Speicherzellen zur Liste der fehlerhaften Speicherzellen.
Die Verwendung einer Brückenkonfiguration der vorliegenden Erfindung ermöglicht die Auswahl von entweder der Kreuzungspunktarchitektur („Cross-point array architecture") oder der MRAM FET Architektur und stellt dem Benutzer die Verwendung der von ihm gerade eingesetzten Bauelementarchitektur frei, so dass kein Wechsel auf eine besondere Bauelementarchitektur erforderlich ist.
Detaillierte Beschreibung der Abbildungen:
Die obigen Merkmale der Erfindung werden durch Betrachtung der folgenden Beschreibung in Verbindung mit begleitenden Abbildungen näher erläutert.
1 zeigt ein Blockschaltbild einer Halbleiterspeicherschaltung gemäß dem Stand der Technik mit einem redundanten Speicherbereich und funktioneller Logik zur Unterstützung des Ersetzens von fehlerhaften Speicherzellen durch Speicherzellen des redundanten Speicherbereichs;
2a zeigt ein Blockschaltbild von vier MRAM Speicherzellen in einer Brückenkonfiguration einer Kreuzungspunkt Architektur zum Speichern eines binären Wertes gemäß einer bevorzugten Ausführungsform der Erfindung;
2b zeigt ein Blockschaltbild von vier MRAM Speicherzellen in Brückenkonfiguration in einer MRAM FET Architektur zum Speichern eines binären Wertes gemäß einer bevorzugten Ausführungsform der Erfindung;
3 zeigt ein Blockschaltbild der vier MRAM Speicherzellen aus 2 als zwei Spannungsteiler gemäß einer bevorzugten Ausführungsform der Erfindung;
4a–b zeigen Blockschaltbilder von zwei und einer MRAM Speicherzelle in einer Brückenanordnung einer Kreuzungspunkt Architektur zum Speichern eines binären Wertes gemäß einer bevorzugten Ausführungsform der Erfindung;
4c–d zeigen Blockschaltbilder von zwei und einer MRAM Speicherzelle in Brückenkonfiguration einer MRAM FET Architektur zum Speichern eines binären Wertes gemäß einer bevorzugten Ausführungsform der Erfindung;
5 zeigt eine Fehlercodiercode-Anordnung zum Schutz einer Gruppe von in einem nicht flüchtigen Speicher gespeicherten Datenbits gemäß einer bevorzugten Ausführungsform der Erfindung; und
6 veranschaulicht einen Algorithmus zum Ermitteln fehlerhafter Speicherzellen und zum Hinzufügen derer Adressen zu einem nicht flüchtigen Speicher gemäß einer bevorzugten Ausführungsform der Erfindung.
DETAILLIERTE BESCHREIBUNG DER ABBILDUNGEN
Die Herstellung und Verwendung der verschiedenen Ausführungsformen wird im Folgenden detailliert beschrieben. Jedoch wird darauf hingewiesen, dass die Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in einer breiten Vielfalt von spezifischem Kontext ausgeführt sein können. Die beschriebenen spezifischen Ausführungsformen dienen lediglich der Veranschaulichung spezifischer Möglichkeiten zur Herstellung und Verwendung der Erfindung und begrenzen keineswegs deren Umfang.
Unabhängig davon, wie logische Information im Speicherbauelement gespeichert wird, entweder mittels einer Spannung oder mittels Magnetismus, sind die Speicherzellen tendenziell äußerst dicht angeordnet. Die dichte Anordnung hat es ermöglicht, eine fortwährend größer werdende Menge an Speicherinformation in einem Speicherbauelement zu speichern, welches fortwährend kleiner wird.
Da die Anzahl von Speicherzellen in einem einzelnen Speicherbauelement zunimmt, nimmt ebenso die Wahrscheinlichkeit eines Ausfalls in einer oder in mehreren der Speicherzellen des Speicherbauelements zu. Bei mehr und mehr Speicherzellen in einem einzelnen Speicherbauelement nähert sich die Wahrscheinlichkeit des Auffindens eines Speicherbauelements ohne ausgefallene Speicherzellen asymptotisch null. Folglich wurden Verfahren und Vorrichtungen entwickelt, die die Ausbeute von Speicherbauelementen erhö hen Ein Verfahren besteht in der Miteinbeziehung mehrerer Speicherzellen als erforderlich sind und dem Ersetzen von fehlerhaften Speicherzellen durch die zusätzlichen Speicherzellen. Während man vom Ersetzen einer einzelnen fehlerhaften Speicherzelle durch eine andere Speicherzelle spricht, ist es gängig, ein vollständiges Segment oder Feld von Speicherzellen, das die fehlerhafte Speicherzelle enthält, durch ein anderes Segment oder Feld von Speicherzellen zu ersetzen. Bei der Verwendung des obigen Verfahrens werden die Adressen der Speicherzellen, die als fehlerhaft betrachtet werden, gespeichert und nicht fehlerhafte Speicherzellen aus der zusätzlichen Ansammlung von Speicherzellen, gewöhnlich als der redundante Speicher bezeichnet, ersatzweise verwendet. Sobald auf eine fehlerhafte Speicherzelle zugegriffen wird (durch Lesen oder Schreiben) wird die Adresse der fehlerhaften Speicherzelle erfasst und der Lese- oder Schreibzugriff zur ersetzenden Speicherzelle weitergeleitet.
Die Adressen der fehlerhaften Speicherzellen werden gewöhnlich in einer Anordnung von Sicherungen verwaltet, die entweder mit Hilfe eines Lasers oder mit elektrischem Strom, der gewöhnlich größer als der Strom während des Betriebs ist, geschmolzen werden. Die Adressen der fehlerhaften Speicherzellen werden üblicherweise nach der Herstellung des Speicherbauelements beim funktionellen Test des Speicherbauelements bestimmt. Dies wird üblicherweise vor der Platzierung des Speicherbauelements in das endgültige Gehäuse durchgeführt. Die Funktionalität jeder einzelnen Speicherzelle wird getestet und die Adressen von fehlerhaften Speicherzellen werden in die Anordnung von Sicherungen geschrieben. Neben den Adressen der fehlerhaften Speicherzellen werden Adressen jeder der die fehlerhaften Speicherzellen ersetzenden Speicherzellen geschrieben. Sind die Sicherungen Lasersicherungen, so wird ein Laser zum Schmelzen der Sicherungen verwendet. Werden die Sicherungen mit Hilfe eines elektrischen Stroms geschmolzen, so wird ein Strom von geeignetem Wert verwendet. Nach dem Beenden des Testens wird das Speicherbauelement verpackt und üblicherweise sind keine weiteren Aktualisierungen der Sicherungsanordnung möglich.
1 zeigt ein Diagramm einer Halbleiterspeicherschaltung 100 des Standes der Technik mit einem redundanten Speicherbereich und notwendiger funktioneller Logik zum Unterstützen des Ersetzens von fehlerhaften Speicherzellen durch redundante Speicherzellen des redundanten Speicherbereichs. Die Halbleiterspeicherschaltung 100 weist einen Adresspuffer 115, einen Zeilendecoder 120, einen Spaltendecoder 125, ein Speicherfeld 130, einen Ausgangspuffer 135, einen Redundanz-Controller 140, einen redundanten Zeilendecoder 145, und einen redundanten Speicher 150 auf.
Eine n-Bit Speicheradresse wird an den Adresspuffer 115 über einen Adressbus 110 zugeführt. Ein Teil der n-Bit Adresse wird dem Decoder 120 zugeführt, während der übrige Teil dem Spaltendecoder 125 zugeführt wird. Der Zeilendecoder 120 und der Spaltendecoder 125 decodieren die Adressbits und bestimmen Zeilen- und Spaltenadressen des Speicherfeldes 130. Der in der spezifizierten Adresse gespeicherte Datenwert wird aus dem Speicherfeld 130 ausgelesen und an den Ausgangspuffer 135 weitergeleitet. Ein ähnlicher Betriebsschritt wird zum Schreiben eines Datenwertes in eine spezifizierte Speicheradresse verwendet.
Der Redundanz-Controller 140 weist eine Speicherschaltung (nicht dargestellt) zum Speichern von Adressen fehlerhafter Speicherzellen des Speicherfeldes 130 auf, eine vergleichende Schaltung (nicht dargestellt) zum Vergleichen der Eingangsadresse und der Adresse der in der Speicherschaltung gespeicherten fehlerhaften Speicherzelle sowie eine Ermittlungsschaltung (nicht dargestellt) zum Ermitteln von Zuständen der Sicherungen der Speicherschaltung auf. Der vergleichenden Schaltung werden Adressbits über einen Adresspuffer 115 zugeführt und diese erzeugt ein Abschaltsignal zum Abschalten des Zeilendecoders 120 und zum Einschalten des redundanten Zeilendecoders 145 falls die Adresse des Adresspuffers 115 mit einer Adresse einer fehlerhaften Speicherzelle, die in der Speicherschaltung gespeichert ist, übereinstimmt. Kennzeichnet somit die Adresse eine fehlerhafte Speicherzelle, wird auf eine Speicherzelle des redundanten Speichers 150 zugegriffen anstatt auf die fehlerhafte Speicherzelle des Speicherfeldes 130.
Die Speicherschaltung des Redundanz-Controllers 140 wird zum Speichern der Adressen der fehlerhaften Speicherzellen des Speicherfeldes 130 verwendet. Die Speicherschaltung verwendet Sicherungen zur Verwaltung der Adressinformation. Während des Testens des Herstellungsprozesses des Speicherbauelements wurden fehlerhafte Speicherzellen ermittelt und ihre Adressen wurden in der Speicherschaltung gespeichert. Wie weiter oben beschrieben, können die Sicherungen der Speicherschaltung Lasersicherungen sein, die einen hochenergetischen Laser zum Schmelzen erfordern oder diese können elektrische Sicherungen sein, die eines großen Stroms zum Schmelzen bedürfen.
Ein Nachteil bei der Verwendung von Sicherungen zum Speichern der Speicheradressen fehlerhafter Speicherzellen liegt darin, dass Sicherungen im Allgemeinen nicht aktualisierbar sind, was bedeutet, dass beim Auftreten von zusätzlichen fehlerhaften Speicherzellen während des gewöhnlichen Betriebs die Liste der fehlerhaften Speicherzellen nicht aktualisiert werden kann. Dies liegt in der Notwendigkeit von besonderer Ausrüstung begründet, beispielsweise von mit dem Speicherbauelement gekoppelten Lasern oder Stromquellen für große Ströme, usw., die zum Schmelzen der Sicherungen erforderlich sind. Derartige Ausrüstung erfordert gewöhnlich unmittelbaren Zugang zu den Sicherungen, damit diese zu Schmelzen beginnen. Der unmittelbare Zugang zu den Sicherungen geht typischerweise verloren sobald die integrierte Schaltung im Gehäuse platziert wird.
Eine Alternative zur Verwendung von Sicherungen zum Speichern der Speicheradressen fehlerhafter Speicherzellen bieten nicht flüchtige Speicher. Nicht flüchtige Speicher wie beispielsweise: Flash programmierbare Speicher, löschbare programmierbare Nur-Lese-Speicher (EPROM), elektrisch löschbare progammierbare Nur-Lese-Speicher (EEPROM), resistive Speicher, magnetoresistive Speicher mit wahlfreiem Zugriff (MRAM), usw. Die Verwendung von nicht flüchtigen Speichern anstatt von Sicherungen lässt sich schon in existierende Speicherbauelemente integrieren. Beispielsweise könnte eine Speicherschaltung wie diese des Redundanz-Controllers 140 mit einem Block nicht flüchtiger Speicher anstatt einer Speicherschaltung mit einem Block von Sicherungen ausgestattet werden. Die weiter unten geführte Diskussion umfasst MRAM Speicherbauelemente, jedoch können andere Arten von nicht flüchtigen Speichern anstatt eines MRAM verwendet werden. Somit ist die Erfindung nicht auf MRAM Speicherbauelemente beschränkt.
MRAM Halbleiterspeicherbauelemente verwenden Spinelektronik, die traditionelle Halbleitertechnologie und Magnetismus kombiniert. Hierbei wird anstatt der Verwendung einer elektrischen Ladung zum Hinweis auf das Vorhandensein einer binären „1" oder „0" der Spin eines Elektrons verwendet. Ein Beispiel eines derartigen Spinelektronikbauelements ist ein magnetoresistives Speicherbauelement mit wahlfreiem Zugriff (MRAM) welches senkrecht zueinander positionierte Leiterbahnen in verschiedenen Metallebenen enthält. Der Ort an dem die Leiterbahnen sich kreuzen wird als Kreuzungspunkt bezeichnet. Zwischen den senkrecht zueinander liegenden Leiterbahnen befindet sich ein magnetischer Stapel. Der magnetische Stapel ist im Kreuzungspunkt angeordnet und zwischen die Leiterbahnen platziert.
Ein durch eine der Leiterbahnen fließender elektrischer Strom induziert ein magnetisches Feld um die Leiterbahn. Das induzierte magnetische Feld kann die Ausrichtung (oder Orientierung) magnetischer Dipole des magnetischen Stapels ausrichten (oder orientieren). Die Rechte-Hand-Regel bietet eine Möglichkeit zum Bestimmen der Richtung eines durch einen in einer bestimmten Richtung fließenden Strom induzierten Magnetfeldes. Die Rechte-Hand-Regel ist einem Fachmann auf dem Gebiet der Erfindung geläufig.
Ein durch die andere Leiterbahn fließender verschiedener Strom induziert ein anderes magnetisches Feld und kann die Polarität des magnetischen Feldes des magnetischen Stapels umorientieren. Binäre durch „0" oder „1" gekennzeichnete Information wird im magnetischen Stapel durch verschiedene Ausrichtungen der magnetischen Dipole gespeichert. Durch beide Leiterbahnen fließende Ströme sind zum selektiven Programmieren eines bestimmten magnetischen Stapels erforderlich.
Die Ausrichtung der magnetischen Dipole im magnetischen Stapel ändert den elektrischen Widerstand des magnetischen Stapels. Ist beispielsweise eine binäre „0" im magnetischen Stapel gespeichert, so ist der Widerstand des magnetischen Stapels verschieden vom Widerstand desselben magnetischen Stapels im Falle, dass eine binäre „1" im magnetischen Stapel gespeichert ist. Es ist der Widerstand des magnetischen Stapels, der ermittelt wird und den hierin gespeicherten logischen Wert bestimmt.
2a zeigt eine Konfiguration von MRAM Speicherzellen 200, die in Kreuzungspunktarchitektur zum Speichern eines einzelnen Informationsbits als Ersatz einer Sicherung gemäß einer bevorzugten Ausführungsform der Erfindung verwendet wird. Die Konfiguration von MRAM Speicherzellen 200 weist vier individuelle MRAM Speicherzellen 202, 204, 206 und 208 in Kreuzungspunktarchitektur auf. Die Kreuzungspunktarchitektur ist eine von mehreren Standardarchitekturen, die zur Anordnung von MRAM Speicherzellen verwendet wird und ist einem Fachmann auf dem Gebiet der Erfindung geläufig.
Jede MRAM Speicherzelle ist mit zwei Leiterbahnen gekoppelt, die jeweils an einem Ende der Speicherzelle liegen. Beispielsweise ist die MRAM Speicherzelle 202 mit der Leiterbahn „LA" 210 an einem Ende und die Leiterbahn „LC" 214 mit dem anderen Ende gekoppelt. Die vier MRAM Speicherzellen 202, 204, 206 und 208 sind mit vier Leiterbahnen gekoppelt: „LA" 210, „LB" 212, „LC" 214 und „LD" 216. Die Leiterbahnen werden beide zum Programmieren der MRAM Speicherzellen und zum Lesen der in den MRAM Speicherzellen gespeicherten Werte verwendet. Die MRAM Speicherzellen können ebenso durch Anlegen einer Schreibspannung, welche zu einem Durchbruch einer Tunneloxidschicht (nicht dargestellt) in der MRAM Speicherzelle führt, beschrieben werden. Dies wird gewöhnlich als Übersteuern der Spannung bezeichnet.
Gemäß einer bevorzugten Ausführungsform der Erfindung werden die MRAM Speicherzellen auf die folgende Art und Weise zur Darstellung eines Zustandes programmiert: MRAM Speicherzelle 202 wird zum Aufrechterhalten eines binären Wertes „0" programmiert, MRAM Speicherzelle 204 wird zum Aufrechterhalten eines binären Wertes „1" programmiert, MRAM Speicherzelle 206 wird zum Aufrechterhalten eines binären Wertes „1" programmiert, und MRAM Speicherzelle 208 wird zum Aufrechterhalten eines binären Wertes „0" programmiert. Zum Darstellen des alternativen Zustandes werden die MRAM Speicherzellen mit komplementären Werten programmiert: MRAM Speicherzelle 202 hält eine „1" aufrecht, MRAM Speicherzelle 204 hält eine „0" aufrecht, MRAM Speicherzelle 206 hält eine „0" aufrecht, und MRAM Speicherzelle 208 hält eine „1" aufrecht. Die oben beschriebenen und in die einzelnen MRAM Speicherzellen programmierten Werte stellen eine bevorzugte Gruppe von Werten dar, jedoch sind weitere Kombinationen von Werten möglich und mit diesen kann ebenso gearbeitet werden.
Die besondere Anordnung der MRAM Speicherzellen in einer Kreuzungspunktanordnung zeugt zwei Spannungsteiler beim Anlegen der Lesespannung über die Leiterbahnen „LC" 214 und „LD" 216. Diese Anordnung wird gewöhnlich als Brückenkonfiguration bezeichnet. Die Brückenkonfiguration wird auf Grund von durch die Konfiguration erzeugten höheren Signalwerten bevorzugt. Die in den MRAM Speicherzellen gespeicherten Werte können mit einem Latch-Typ Leseverstärker mit Speicher mit wahlfreiem Zugriff (DRAM) ermittelt werden. Leseverstärker werden zum Ermitteln von in Speicherzellen gespeicherten logischen Werten verwendet und sind einem Fachmann auf dem Gebiet der Erfindung geläufig. Gemäß einer bevorzugten Ausführungsform der Erfindung stimmt die angelegte Spannung zum Ermitteln der in den MRAM Speicherzellen gespeicherten Werte näherungsweise mit dem zweifachen Wert der Durchbruchsspannung einer einzelnen MRAM Zelle überein.
Die im Rahmen der 2a beschriebene Kreuzungspunktarchitektur stellt eine von zwei häufig verwendeten Architekturen für MRAM Speicherbauelemente dar. Die zweite Architektur wird gewöhnlich als MRAM FET (Feldeffekttransistor) Architektur bezeichnet. Die MRAM FET Architektur ist ähnlich zur Kreuzungspunktarchitektur mit der Ausnahme eines FET zwischen den MRAM Speicherzellen und der zweiten Leiterbahn zur Steuerung des FET. Der FET ist vorzugsweise ein n-Typ FET. Somit weist die grundlegende MRAM FET Einheit eine erste mit einer MRAM Zelle gekoppelte Leiterbahn auf, die mit einem mit einer zweiten Leiterbahn und einer Versorgungsspannung gekoppelten FET gekoppelt ist.
2b zeigt eine Konfiguration von MRAM Speicherzellen 250 einer MRAM FET Architektur zum Speichern eines einzelnen Informationsbits als Ersatz einer Sicherung gemäß einer bevorzugten Ausführungsform der Erfindung. Die Konfiguration von MRAM Speicherzellen 250 weist vier individuelle MRAM Speicherzellen 252, 255, 256, und 258 in einer MRAM FET Architektur auf. Jede MRAM Speicherzelle ist mit einer einzelnen Leiterbahn und einem FET gekoppelt, wobei die Leiterbahn an einem Ende der Speicherzelle und der FET an dem anderen Ende liegt. Beispielsweise ist die Speicherzelle 252 mit der Leiterbahn „LC" 260 an einem Ende und einem FET 265 gekoppelt. Der FET 265 ist andererseits mit einer zweiten Leiterbahn gekoppelt. Der FET 265 ist ebenso mit „VDD" gekoppelt, der Spannungsversorgung der Architektur. Mit Ausnahme der FETs, ist die MRAM FET Anordnung der Erfindung ähnlich zur Kreuzungspunktanordnung.
3 zeigt die beiden Spannungsteiler der MRAM Speicherzellenanordnung im Falle, dass Lesespannungen über die Leiterbahnen „LC" 214 und „LD" 216 gemäß einer bevorzugten Ausführungsform der Erfindung angelegt werden. Es gilt zu beachten, dass die gegenwärtige Anordnung der MRAM Speicherzellen sich beim Anlegen der Lesespannungen nicht verändert und dass das Diagramm in 3 eine logische Umordnung der MRAM Speicherzellen zum vereinfachten Darstellen und Analysieren der Spannungsteiler ist.
Gemäß einer bevorzugten Ausführungsform der Erfindung wird eine Lesespannung von näherungsweise dem zweifachen der Spannung (2·Veq) an die Leiterbahn „LC" 214 angelegt und eine Massespannung wird an die Leiterbahn „LD" 216 angelegt. Dieser Spannungsabfall erzeugt zwei Spannungsteiler und die Leiterbahnen „LA" 210 und „LB" 212 können zum Lesen der in den MRAM Speicherzellen gespeicherten Werten verwendet werden.
Gemäß einer bevorzugten Ausführungsform der Erfindung kann eine Spannung mit Hilfe der Leseverstärker ermittelt werden. Die Spannung ist proportional zur Änderung des Widerstands k innerhalb der MRAM Speicherzellen. Wie eingangs beschrieben, ändert sich der Widerstand der MRAM Speicherzellen in Abhängigkeit von der Ausrichtung ihrer magnetischen Dipole. Die Spannung am Leseverstärker kann dargestellt werden als: Vsig = 2·Veq·k/(2 + k), wobei Veq die Ruhespannung und k die Änderung im Widerstand der MRAM Speicherzelle darstellen.
Die Verwendung von vier MRAM Speicherzellen zur Darstellung des Zustandes einer einzelnen Sicherung stellt eine bevorzugte Anzahl von Speicherzeilen dar, da die Verwendung von vier Speicherzellen einen größeren Spannungsspielraum, d. h. Vsig Stärke, zum Ermitteln der durch die Anord nung dargestellten Daten bereitstellt im Vergleich zu Anordnungen mit weniger als vier Speicherzellen. Anordnungen mit mehr als 4 Speicherzellen sind ebenso möglich, jedoch führt ihre Verwendung zu keiner wesentlichen Erhöhung des Lesespannungsspielraums und ihr größerer Platzbedarf reduziert den Größenvorteil, der durch die Verwendung von nicht flüchtigen Speichern im Gegensatz zu Sicherungen gewonnen wird. Dennoch sind Anordnungen mit einer von vier verschiedenen Anzahl von MRAM Speicherzellen möglich.
4a zeigt eine Konfiguration von MRAM Speicherzellen 400 in Kreuzungspunktarchitektur zum Speichern eines Informationsbits als Ersatz für eine Sicherung gemäß einer bevorzugten Ausführungsform der Erfindung. Die Konfiguration von MRAM Speicherzellen 400 weist zwei individuelle MRAM Speicherzellen 402 und 404 in Kreuzungspunktarchitektur mit drei Leiterbahnen „LA" 406, „LC" 408, und „LD" 410 auf. Es gilt zu beachten, dass diese Konfiguration 400 im Wesentlichen einer Hälfte der in 2 diskutierten Konfiguration 200 entspricht.
Gemäß einer bevorzugten Ausführungsform der Erfindung wird zur Darstellung eines möglichen Sicherungszustandes die MRAM Speicherzelle 402 auf einen Wert „0" programmiert, während MRAM Speicherzelle 404 auf einen Wert „1" programmiert wird. Zur Darstellung des anderen möglichen Sicherungszustandes hält MRAM Speicherzelle 402 eine „1" aufrecht während MRAM Speicherzelle 404 eine „0" aufrechterhält. Die in die oben beschriebenen und in die einzelnen MRAM Zellen programmierten Werte entsprechen einer bevorzugten Gruppe von Werten, jedoch sind weitere Kombinationen von Werten möglich und mit diesen kann ebenso gearbeitet werden.
Die besondere Anordnung von MRAM Speicherzellen in einer Kreuzungspunktanordnung erzeugt einen Spannungsteiler beim Anlegen der Lesespannung über Leiterbahnen „LC" 408 und „LD" 410. Die in den MRAM Speicherzellen gespeicherten Werte können über einen einfachen Latch-Typ-Leseverstärker mit Speicher vom wahlfreien Zugriff (DRAM) ermittelt werden. Ebenso können zusätzliche MRAM Zellen als Referenzzellen (Elemente) in Verbindung mit den MRAM Zellen 402 und 404 zur Ausbildung einer wie oben beschriebenen Brückenkonfiguration verwendet werden. Die Referenzzellen würden nicht zum Speichern der Daten verwendet werden, sondern lediglich zur Ausbildung der Brücke dienen.
4b zeigt eine Konfiguration einer einzelnen MRAM Speicherzelle 450 in Kreuzungspunktarchitektur, die zum Speichern eines einzelnen Informationsbits als Ersatz einer Sicherung gemäß einer bevorzugten Ausführungsform der Erfindung verwendet wird. Die Konfiguration einer einzelnen MRAM Speicherzelle 450 weist eine individuelle MRAM Speicherzelle 452 mit zwei Leiterbahnen „LA" 454 und „LC" 456 auf. Es gilt zu beachten, dass diese Konfiguration 450 im Wesentlichen einer Hälfte der in 4a beschriebenen Konfiguration 400 entspricht.
Gemäß einer bevorzugten Ausführungsform der Erfindung wird MRAM Speicherzelle 452 zur Darstellung eines möglichen Sicherungszustandes zum Halten des Wertes „0" programmiert. Zur Darstellung des anderen möglichen Sicherungszustandes hält MRAM Speicherzelle 452 eine „1" aufrecht. Diese wie eingangs beschrieben und in die MRAM Speicherzellen programmierten Werte entsprechen einer bevorzugten Gruppe von Werten, jedoch ist es ebenso möglich, die zur Darstellung der Sicherungszustände verwendeten Werte umzukehren, wonach die Erfindung ebenso ausgeführt werden könnte. Der in der MRAM Zelle 452 gespeicherte Wert kann mit Hilfe von gewöhnlichen Techniken zum Ermitteln von in MRAM Zellen gespeicherten Werten ermittelt werden, sofern diese als gewöhnliche Speicherzellen betrieben werden. Alternativ hierzu können zusätzliche MRAM Zellen als Referenzzellen (Elemente) in Verbindung mit der MRAM Zelle 452 zum Aufbau einer Brückenkonfiguration wie oben diskutiert eingesetzt werden. Die Referenzzellen würden nicht zum Speichern von Daten dienen, sondern lediglich zum Aufbau der Brücke.
4c und 4d zeigen Konfigurationen von zwei MRAM Speicherzellen 470 und einer MRAM Speicherzelle 490 in einer MRAM FET Architektur zum Speichern eines einzelnen Informationsbits als Ersatz für eine Sicherung gemäß einer bevorzugten Ausführungsform der Erfindung. 4c und 4d sind den entsprechenden 4a und 4b ähnlich und stellen im Wesentlichen dieselbe Schaltung dar unter Verwendung der MRAM FET Architektur anstatt der Kreuzungspunktarchitektur.
Die nicht flüchtigen Speicherzellen als Ersatz der Sicherungen sind ihrerseits Speicherzellen wie der übrige Teil des Speichers des Speicherbauelements. Folglich können auch sie fehlerhaft sein. Um das Ermitteln von Fehlern von nicht flüchtigen Speicherzellen zu ermöglichen können die nicht flüchtigen Speicherzellen mit Hilfe eines Fehlerermittlungscodes oder eines Fehlerkorrekturcodes geschützt werden. Ein Fehlerermittlungscode kann das Vorhandensein eines Fehlers ermitteln, während ein Fehlerkorrekturcode Fehler sowohl ermitteln als auch korrigieren kann (innerhalb eingestellter Grenzen). Wird ein Fehlerkorrekturcode verwendet, so kann der Einsatz des fehlerhaften Blocks von nicht flüchtigen Speicherzellen fortgesetzt werden, solange die Anzahl von fehlerhaften Bits die Anzahl von korrigierbaren Feh lern nicht überschreitet. Fehlerermittlung- und Fehlerkorrekturcodes sind einem Fachmann auf dem Gebiet der Erfindung geläufig.
5 zeigt ein Fehlerkorrekturcode-Feld 500 zum Schutz einer Gruppe von in einem nicht flüchtigen Speicher gespeicherten Datenbits gemäß einer bevorzugten Ausführungsform der Erfindung. Bei einer bevorzugten Ausführungsform der Erfindung ist der bevorzugte Fehlerkorrekturcode als Hamming-Code bekannt. Jedoch existieren viele weitere Fehlerkorrekturcodes, die anstatt des Hamming-Codes verwendet werden können und ein Beliebiger dieser Codes kann ohne Einbußen von Funktionalität in der Erfindung verwendet werden.
Die Schaltung 500 zeigt eine Implementierung eines Hamming-Codes (15, 11). Dies bedeutet, dass 15 codierte Bits zum Schutz von 11 Datenbits verwendet werden. Dies setzt voraus, dass 11 Datenbits, falls codiert, in 15 codierte Bits umgewandelt werden. Die vier zusätzlichen Bits stellen die notwendige Codierinformation zum Schutz der 11 Datenbits bereit. Gemäß einer bevorzugten Ausführungsform der Erfindung ist jedes der 15 codierten Bits in einer Konfiguration von MRAM Speicherzellen gespeichert, die ähnlich zu den in 2, 4a und 4b diskutierten Strukturen sind. Beispielsweise würde ein codiertes Bit mit der Nummer 15 in einer Struktur 510 gespeichert werden, wobei die restlichen 14 codierten Bits in den restlichen Strukturen gespeichert wären.
Eine Serie von Exklusiv-Oder (XOR) Blöcken, beispielsweise XOR Block 515 implementieren einen Decodierschritt zum Testen der codierten Bits. Die besondere Anordnung des XOR Blocks hängt von dem verwendeten besonderen Hamming-Code ab und die in 5 dargestellte Anordnung ist spezifisch für den Hamming-Code (15, 11). Eine Serie von Ergebnisbits S0 520, S1 525, S2 530 und S3 535 stellen die Ergebnisse des Decodierschritts dar. Entsprechen alle Ergebnisbits null, so ist keines der codierten Bits fehlerhaft. Entspricht ein oder entsprechen mehrere Bits eins, so sind ein oder mehrere Bits fehlerhaft. Der gegenwärtige Decodierschritt und die Ermittlung, welches decodierte Bit/welche decodierten Bits fehlerhaft sind geht über den Rahmen der Erfindung hinaus.
Da die Adressen der fehlerhaften Speicherzellen im nicht flüchtigen Speicher gespeichert sind ist der zusätzliche Schritt des Testens und Brennens der fehlerhaften Speicherzellenadresse in die Sicherungen während der Herstellung nicht erforderlich. Gemäß einer bevorzugten Ausführungsform der Erfindung ist es möglich, einen Test aller Speicherzellen in regelmäßigen Intervallen oder bei jedem Systemstart durchzuführen, um fehlerhafte Speicherzellen zu lokalisieren und zu markieren. Wird eine neue fehlerhafte Speicherzelle ermittelt, so kann die Adresse der Speicherzelle in dem nicht flüchtigen Speicher gespeichert werden. Ein Vorteil bei Verwendung dieser Technik liegt darin, dass bei zunehmender Fehleranfälligkeit von Speicherzellen im Laufe der Zeit die fehlerhaften Speicherzellen durch redundante Speicherzellen ersetzt werden können im Gegensatz zum Ersatz des vollständigen Speicherbauelements.
6 zeigt ein Flussdiagramm eines Algorithmus 600 zum Ermitteln von fehlerhaften Speicherzellen und zum Aktualisieren der Liste von fehlerhaften Speicherzellen gemäß einer bevorzugten Ausführungsform der Erfindung. Gemäß einer bevorzugten Ausführungsform der Erfindung wird der Algorithmus 600 auf einer Verarbeitungskomponente des das Halbleiterbauelement enthaltenden elektronischen Bauelements ausgeführt. Das elektronische Bauelement könnte zum periodischen Ausführen des Algorithmus 600 konfiguriert sein, beispielsweise nach einer bestimmten Anzahl von Betriebsstunden oder nach einer bestimmten Anzahl von Betriebszyklen, usw.
Das elektronische Bauelement startet durch Ausführen eines Abtastens aller Speicherzellen im Speicherbauelement (Block 605). Es existieren viele mögliche Wege Speicherzellen zu testen: einschließlich des Schreibens spezifischer Werte in jede Speicherzelle sowie des Lesens des Wertes und des Vergleichens der Ergebnisse, dem laufenden Eins Test („walking one test"), dem laufenden Null Test („walking one test"), usw.. Nach Abtasten aller Speicherzellen werden die fehlerhaften Zellen markiert (Block 610) und die fehlerhaften Zellen werden mit der Liste der bereits im Speicherbauelement vorhandenen fehlerhaften Speicherzellen verglichen (Block 615).
Sind neue fehlerhafte Speicherzellen vorhanden, so wird die Adresse der neuen fehlerhaften Speicherzellen der in dem nicht flüchtigen Speicher gespeicherten Liste von fehlerhaften Speicherzellen hinzugefügt (Block 620). Nachdem die neuen fehlerhaften Speicherzellen der Liste von fehlerhaften Speicherzellen hinzugefügt wurden müssen ersetzende Zellen gefunden werden (Block 625). Ein Teil dieses Vorgangs beinhaltet das Prüfen des ersetzenden Speichers zum Ermitteln, ob nicht zugewiesener Speicherplatz vorhanden ist (Block 630). Ist genügend ersetzender Speicher vorhanden, so wird der ersetzende Speicher den neuen fehlerhaften Zellen zugewiesen und die Adresse der ersetzenden Speicherzellen wird in der Liste von fehlerhaften Speicherzellen gespeichert (Block 635). Ist kein ersetzender Speicher mehr vorhanden, so können die fehlerhaften Speicherzellen nicht ersetzt werden und das Speicherbauelement wird als fehlerhaft betrachtet (Block 640) und ein Ersatz ist erforderlich, falls das elektronische Bauelement weiterhin verwendet wird.
Obwohl diese Erfindung mit Bezug zu erläuternden Ausführungsformen beschrieben wurde, ist es nicht beabsichtigt, diese Beschreibung in einem einschränkenden Sinne auszulegen. Verschiedene Modifikationen und Kombinationen der Ausführungsformen sowie weitere Ausführungsformen der Erfindung werden einem Fachmann mit Bezug auf die Beschreibung ersichtlich werden. Demnach ist es beabsichtigt, dass die nachträglichen Ansprüche jegliche derartiger Modifikationen oder Ausführungsformen umfassen.

Claims

Halbleiterspeicherbauelement mit: einem ersten Speicher (130) zum Speichern von logischen Datenwerten in Speicherzellen; einem mit dem ersten Speicher gekoppelten Adressdecoder (120) mit Schalteinrichtungen zum Decodieren von dem Speicherbauelement bereitgestellten Adressbits und zum Auswählen einer Speicherzelle; einem mit dem Adressdecoder (120) gekoppelten redundanten Controller (140), der einen zweiten Speicher zum Speichern einer Liste von Adressen fehlerhafter Speicherzellen aufweist, wobei der zweite Speicher nichtflüchtige, resistive Speicherzellen aufweist; einem mit dem redundanten Controller (140) gekoppelten redundanten Adressdecoder (145), einem mit dem redundanten Adressdecoder (145) gekoppelten und redundante Speicherzellen enthaltenden redundanten Speicher (150), wobei der redundante Adressdecoder (145) Schalteinrichtungen zum Decodieren der Adressbits der fehlerhaften Speicherzellen zum Auswählen einer redundanten Speicherzelle im redundanten Speicher (150) enthält, dadurch gekennzeichnet, dass die resistiven Speicherzellen magnetoresistive Speicherzellen von wahlfreiem Zugriff (MRAM) sind, die in einer Brückenkonfiguration implementiert sind.
Halbleiterspeicherbauelement nach Anspruch 1, wobei die Brückenkonfiguration vier individuelle MRAM Zellen aufweist.
Halbleiterspeicherbauelement nach Anspruch 1, wobei die Brückenkonfiguration zwei individuelle MRAM Zellen aufweist.
Halbleiterspeicherbauelement nach Anspruch 1, wobei die Brückenkonfiguration eine MRAM Zelle aufweist.
Halbleiterspeicherbauelement nach Anspruch 1, wobei der redundante Controller des Weiteren einen Komparator zum Vergleichen der Adressbits mit der Liste der Adressen von fehlerhaften Speicherzellen aufweist.
Halbleiterspeicherbauelement nach Anspruch 1, wobei der redundante Controller beim Auftreten einer Übereinstimmung zwischen den Adress bits und einer Adresse einer fehlerhaften Speicherzelle in der Liste den Adressdecoder deaktiviert und den redundanten Adressdecoder aktiviert.
Halbleiterspeicherbauelement nach Anspruch 6, wobei bei Vorhandensein einer Übereinstimmung die redundante Speicherzelle anstatt der fehlerhaften Speicherzelle ersatzweise verwendet wird.
Halbleiterspeicherbauelement nach Anspruch 1, wobei die redundante Speicherzelle eine einzelne individuelle Speicherzelle aufweist.
Halbleiterspeicherbauelement nach Anspruch 1, wobei die redundante Speicherzelle eine Mehrzahl individueller Speicherzellen aufweist und die Mehrzahl individueller Speicherzellen zum Speichern der Daten des fehlerhaften Speichers verwendet wird.
Halbleiterspeicherbauelement nach Anspruch 1, wobei die Liste die Adressen eines vollständigen Segments von Speicherzellen mit fehlerhaften Speicherzellen und ein vollständiges Segment von redundanten Speicherzellen für jedes fehlerhafte Segment speichert.
Halbleiterspeicherbauelement nach Anspruch 1, wobei der redundante Speicher und der erste Speicher vom selben Typ von Speicherzellen sind.
Halbleiterspeicherbauelement nach Anspruch 1, wobei der redundante Speicher und der erste Speicher aus verschiedenen Typen von Speicherzellen bestehen.
Halbleiterspeicherbauelement nach Anspruch 1, wobei ein Leseverstärker vom Latch-Typ zum Abrufen von in den MRAM Zellen gespeicherten Informationen verwendet wird.
Halbleiterspeicherbauelement nach Anspruch 1, wobei die anliegende Spannung zum Abrufen der in den MRAM Zellen gespeicherten Information näherungsweise doppelt so groß ist als die Durchbruchsspannung einer einzelnen MRAM Zelle.
Halbleiterspeicherbauelement nach Anspruch 1, wobei die verwendete Spannung zum Speichern von Information in den MRAM Zellen groß genug ist, um einen Durchbruch der Tunneloxidschicht der MRAM Zelle zu verursachen.
Halbleiterspeicherbauelement nach Anspruch 1, wobei jede in der Liste gespeicherte Adresse unter Verwendung eines Fehlerkorrekturcodes codiert ist.
Halbleiterspeicherbauelement nach Anspruch 16, wobei der Fehlerkorrekturcode ein Hamming-Code ist.
Halbleiterspeicherbauelement nach Anspruch 1, wobei die nicht flüchtigen Speicherzellen während des normalen Betriebs des Halbleiterspeicherbauelements programmiert werden können.