CN106952664B - 一种闪存灵敏放大器 - Google Patents

Abstract

本发明公开了一种闪存灵敏放大器，包括：预充电电路、驱动电流产生电路、电流镜电路、参考电流产生电路和比较电路，本发明中的电流镜电路与列译码器直接连接，因此，相比现有技术中电流镜电路与列译码器需通过一个晶体管连接而言，本发明减少了闪存灵敏放大器中晶体管的级联，使闪存灵敏放大器的电源电压只需大于电流镜电路的漏源电压和列译码器的阵列输出端电压即可，从而扩大了闪存灵敏放大器的工作电压范围。

Description

一种闪存灵敏放大器

技术领域

本发明涉及集成电路技术领域，更具体的说，涉及一种闪存灵敏放大器。

背景技术

随着科技的发展，Flash存储器等嵌入式半导体存储器的地位越来越重要，而在嵌入式半导体存储器的外围电路中，灵敏放大器阵列的设计结构直接制约着对嵌入式半导体存储器中存储数据的存取时间。通常灵敏放大器阵列包括多个相同的灵敏放大器，可同时对同一个存储器中的多个存储单元进行读取操作。在每次读取操作期间，一个灵敏放大器只能通过列译码器和伪列译码器选择存储器中的一个存储单元，当对另一个存储单元进行读取操作时，需要根据算法由当前存储单元更换至另一个存储单元。

目前，常用的闪存灵敏放大器的结构如图1所示，该电路采用非平衡负载电流感应灵敏放大器结构，晶体管M2、晶体管M3、晶体管M4和晶体管M5的源极连接同一个电源VDD，由晶体管M2和晶体管M3组成的电流镜电路构成负载电路，晶体管M1、晶体管M4和晶体管M5构成预充电及平衡电位电路，晶体管M7和晶体管M8在预充和平衡电位时建立通路，给闪存灵敏放大器电路中各关键点一个合适的初始电平，防止整个电路发生感应错误，同时又保证电流镜电路处于开启和关闭的边缘。参考单元和存储单元的电路结构完全相同，参考单元和存储单元经过同样的电压偏置后，将电流信号转换为电压信号，参考单元将转换得到的电压信号输出至运算放大器的正向输入端，存储单元将转换得到的电压信号输出至运算放大器的反向输入端，运算放大器的输出端OUT输出闪存灵敏放大器在待读取存储单元中的读取信息。

从图1中可以看出，传统的闪存灵敏放大器的比较点C在晶体管M9的漏端，比较点D在晶体管M10的漏端，闪存灵敏放大器的这种结构要求比较点C和比较点D的电压需分别大于伪列译码器的阵列输出端电压和晶体管M9的漏源电压V_ds(M9)之和与列译码器的阵列输出端(即B点)电压V_B和晶体管M10的漏源电压V_ds(M10)之和，从而导致闪存灵敏放大器的电源电压VDD至少高于列译码器的阵列输出端(即B点)电压VB、晶体管M10的漏源电压V_ds(M10)及电流镜电路中晶体管M3的漏源电压V_ds(M3)之和，即闪存灵敏放大器的电源电压VDD>VB+V_ds(M10)+V_ds(M3)，进而导致闪存灵敏放大器的工作电压范围受VB+V_ds(M10)+V_ds(M3)之和的限制，使闪存灵敏放大器的工作电压范围有限。

发明内容

有鉴于此，本发明公开一种闪存灵敏放大器，以实现闪存灵敏放大器的工作电压范围的扩大。

一种闪存灵敏放大器，包括：

分别与列译码器的阵列输出端和参考单元的参考输出端连接的预充电电路，所述预充电电路用于在所述列译码器将所述闪存灵敏放大器与待读取存储单元建立电连接，以对所述待读取存储单元中的存储信息读取后，在外接电位信号为第一电位信号时导通，使电源对所述阵列输出端和所述参考输出端同时进行充电，将所述阵列输出端的电位和所述参考输出端的电位均充电至预设电位，并在外接电位信号转换为第二电位信号时关断，停止对所述阵列输出端和所述参考输出端充电；

用于产生驱动电流的驱动电流产生电路；

输入端与所述驱动电流产生电路连接的电流镜电路，所述电流镜电路的输出端分别与所述阵列输出端和所述预充电电路的输出端连接，所述电流镜电路用于在所述预充电电路对所述阵列输出端和所述参考输出端充电完成后，将所述驱动电流镜像至所述阵列输出端和所述参考输出端；

包含所述参考单元的参考电流产生电路，所述参考电流产生电路的控制端与所述电流镜电路的控制端连接，所述参考电流产生电路通过所述参考输出端与所述预充电电路连接，所述参考电流产生电路用于对所述参考输出端的电流进行分流生成参考电流；

输入端分别与所述阵列输出端和所述参考输出端连接的比较电路，所述比较电路用于在接收到外部输入的偏置电压后导通，使所述闪存灵敏放大器开始读取所述存储信息，通过将接收的所述阵列输出端的电流的分流电流和所述参考电流进行比较，并将得到的比较结果转换成对应的电平信号输出至所述闪存灵敏放大器的外部电路，完成对所述存储信息的读取过程。

优选的，所述电流镜电路包括：第一开关管和第二开关管；

所述第一开关管的输入端和所述第二开关管的输入端均连接电源，所述第一开关管的控制端和所述第二开关管的控制端连接，所述第一开关管的输出端分别与所述第一开关管的控制端、所述驱动电流产生电路连接，所述第二开关管的输出端分别连接所述预充电电路的输出端、所述阵列输出端和所述比较电路的输入端。

优选的，所述第一开关管和所述第二开关管均为PMOS管。

优选的，所述参考电流产生电路包括：所述参考单元和第九开关管；

所述第九开关管的输入端连接所述电源，所述第九开关管的控制端连接所述第一开关管的控制端和所述第二开关管的控制端的公共端，所述第九开关管的输出端连接所述参考单元，所述第九开关管和所述参考单元的公共端作为所述参考输出端。

优选的，所述第九开关管包括：PMOS管。

优选的，所述预充电电路包括：第三开关管和第四开关管；

所述第三开关管的输入端和所述第四开关管的输入端均连接电源，所述第三开关管的控制端和所述第四开关管的控制端连接，所述第三开关管的输出端连接所述阵列输出端，所述第四开关管的输出端连接所述参考输出端。

优选的，所述第三开关管和所述第四开关管均为PMOS管。

优选的，所述驱动电流产生电路包括：电流源。

优选的，所述电流源包括：栅极和源极的电压差值恒定的NMOS管。

优选的，所述比较电路包括：第五开关管、第六开关管、第七开关管、第八开关管和差分放大器；

所述第五开关管的输入端连接所述阵列输出端，所述第五开关管的控制端连接所述第六开关管的控制端，所述第五开关管的输出端分别连接所述第七开关管的输入端和控制端，所述第七开关管的控制端连接所述差分放大器的正向输入端，所述第七开关管的输出端接地；

所述第六开关管的输入端连接所述参考输出端，所述第六开关管的输出端分别连接所述第八开关管的输入端和控制端，所述第八开管关的控制端连接所述差分放大器的反向输入端，所述第八开关管的输出端接地。

从上述的技术方案可知，本发明公开了一种闪存灵敏放大器，包括：预充电电路、驱动电流产生电路、电流镜电路、参考电流产生电路和比较电路，本发明中的电流镜电路与列译码器直接连接，因此，相比现有技术中电流镜电路与列译码器需通过一个晶体管连接而言，本发明减少了闪存灵敏放大器中晶体管的级联，使闪存灵敏放大器的电源电压只需大于电流镜电路的漏源电压和列译码器的阵列输出端电压即可，从而扩大了闪存灵敏放大器的工作电压范围。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据公开的附图获得其他的附图。

图1为现有技术公开的一种闪存灵敏放大器的电路图；

图2为本发明实施例公开的一种闪存灵敏放大器的电路图；

图3为本发明实施例公开的一种差分放大器的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例公开了一种闪存灵敏放大器，以实现实现闪存灵敏放大器的工作电压范围的扩大。

参见图2，本发明实施例公开的一种闪存灵敏放大器的电路图，该闪存灵敏放大器包括：预充电电路11、驱动电流产生电路12、电流镜电路13、参考电流产生电路14和比较电路15。

其中：

预充电电路11分别与列译码器10的阵列输出端A和参考单元Ref Cell的参考输出端B连接，预充电电路11用于在列译码器10将灵敏放大器与待读取存储单元Cell建立电连接，以对待读取存储单元Cell中的存储信息读取后，在外接电位信号为第一电位信号时导通，使电源VDD对阵列输出端A和参考输出端B同时进行充电，将阵列输出端A的电位和参考输出端B的电位均充电至预设电位，并在外接电位信号转换为第二电位信号时关断，停止对阵列输出端A和参考输出端B充电；

其中，第一电位信号为使预充电电路11导通的电位信号，第二电位信号为使预充电电路关断的电位信号。

外接电位信号由控制灵敏放大器工作的设备产生，例如控制器。

驱动电流产生电路12用于产生驱动电流I_DRV。

电流镜电路13的输入端与驱动电流产生电路12连接，电流镜电路13的输出端分别与阵列输出端A和预充电电路11连接，电流镜电路13用于在预充电电路11对阵列输出端A和参考输出端B充电完成后，将所述驱动电流镜像至阵列输出端A和参考输出端B；

参考电流产生电路14包含参考单元Ref Cell，参考电流产生电路14的控制端V_DB与电流镜电路13的控制端连接，参考电流产生电路14通过参考输出端B与预充电电路11连接，参考电流产生电路14用于对参考输出端B的电流进行分流生成参考电流I_ref。

比较电路15的输入端分别与阵列输出端A和参考输出端B连接，比较电路15用于在接收到外部输入的偏置电压V_bias后导通，使闪存灵敏放大器开始读取待读取存储单元Cell中的存储信息，通过将接收的阵列输出端A的电流的分流电流I_sense和参考电流I_ref进行比较，并将得到的比较结果转换成对应的电平信号输出至闪存灵敏放大器的外部电路，完成对待读取存储单元Cell中存储信息的读取过程。

其中，闪存灵敏放大器的外部电路具体指的是通过闪存灵敏放大器获取待读取存储单元Cell的内部存储信息的设备电路。

为方便理解闪存灵敏放大器的工作原理，本发明对闪存灵敏放大器的工作原理进行了详细阐述，具体如下：

闪存灵敏放大器在读取待读取存储单元Cell中的存储信息之前，首先列译码器10将闪存灵敏放大器与待读取存储单元Cell建立电连接，以对待读取存储单元Cell中的存储信息进行读取，预充电电路11开始工作，当预充电电路11的外接电位信号为第一电位信号时，预充电电路11导通并同时对阵列输出端A和参考输出端B进行充电，使阵列输出端A的电位和参考输出端B的电位均达到预设电位(图2中为VDD)，并在外接电位信号转换为第二电位信号时关断，停止对阵列输出端A和参考输出端B进行充电。电流镜电路13将驱动电流产生电路12产生的驱动电流镜像至阵列输出端A和参考输出端B，且大小均为I_DRV。阵列输出端A的电流I_DRV流向待读取存储单元Cell的电流大小为I_cell，流向比较电路15的电流大小为I_sense，I_cell+I_sense＝I_DRV,比较电路15在接收到外部输入的偏置电压V_bias后开启，使闪存灵敏放大器开始读取待读取存储单元Cell中的存储信息。当闪存灵敏放大器读取的待读取存储单元Cell中的存储信息为“1”时，流向待读取存储单元Cell的电流I_cell会很大，相应的流向比较电路15的电流I_sense会很小，由于参考电流I_ref大小不变，因此分流电流I_sense小于参考电流I_ref，此时比较电路15的输出端SAOUT输出高电平，从而完成对待读取存储单元Cell中存储信息的读取过程；当闪存灵敏放大器读取的待读取存储单元Cell中的存储信息为“0”时，流向待读取存储单元Cell的电流I_cell会很小，相应的流向比较电路15的电流I_sense会很大，由于参考电流I_ref大小不变，因此分流电流I_sense大于参考电流I_ref，此时比较电路15的输出端SAOUT输出低电平，从而完成对待读取存储单元Cell中存储信息的读取过程。

结合图2及上述可知，本发明中的闪存灵敏放大器的电源电压VDD大于电流镜电路13的漏源电压V_ds与阵列输出端A的电压V_A之和。

综上可知，本发明公开的闪存灵敏放大器，电流镜电路13与列译码器10直接连接，因此，相比现有技术中电流镜电路13与列译码器10需通过一个晶体管连接而言，本发明通过改变存储单元Cell电流的采样方式，减少了闪存灵敏放大器中晶体管的级联，使闪存灵敏放大器的电源电压只需大于电流镜电路13的漏源电压和列译码器10的阵列输出端电压即可，从而扩大了闪存灵敏放大器的工作电压范围，且能够在比传统闪存灵敏放大器的电源电压更低的电压环境(例如超低电压的闪存存储器电路)中使用。

其中，图2中的WL表述字线。

为进一步优化上述实施例，本发明还公开了闪存灵敏放大器各组成部分的具体实现方式。

参见图2，电流镜电路13包括：第一开关管M1和第二开关管M2；

第一开关管M1的输入端和第二开关管M2的输入端均连接电源VDD，第一开关管M1的控制端和第二开关管M2的控制端连接，第一开关管M1的输出端分别与第一开关管M1的控制端、驱动电流产生电路12连接，第二开关管M2的输出端分别连接预充电电路11的输出端、阵列输出端A和比较电路15的输入端。

优选的，第一开关管M1和第二开关管M2均为PMOS管。

电流镜电路13的工作原理为：第一开关管M1的栅极电压和第二开关管M2的栅极电压相同，且第一开关管M1的源极电压和第二开关管M2的源极电压相同，因此，流过第一开关管M2的电流(即源极与漏极流过的电流)与流过第二开关管M2的电流(即源极与漏极流过的电流)的比值等于两个PMOS管的宽长比的比值x：y。

参考电流产生电路14包括：参考单元Ref Cell和第九开关管M9；

第九开关管M9的输入端连接电源VDD，第九开关管M9的控制端V_DB连接第一开关管M1的控制端和第二开关管M2的控制端的公共端V_DB，第九开关管M9的输出端连接参考单元Ref Cell，第九开关管M9和参考单元RefCell的公共端作为参考输出端B。

需要说明的是，本实施例中的第一开关管M1和第九开关管M9也构成电流镜，即第一开关管M1同时与第二开关管M2、第九开关管M9构成电流镜，从而电流镜电路13能够将驱动电流产生电路12产生的驱动电流镜像至阵列输出端A和参考输出端B，且大小均为I_DRV。

优选的，第九开关管M9包括PMOS管。

预充电电路11包括：第三开关管M3和第四开关管M4；

第三开关管M3的输入端和第四开关管M4的输入端均连接电源VDD，第三开关管M3的控制端和第四开关管M4的控制端连接，第三开关管的输出端连接阵列输出端A，第四开关管M4的输出端连接参考输出端B。

优选的，第三开关管M3和第四开关管M4均为PMOS管。

当预充电电路11包括两个PMOS管时，预充电电路11的工作原理为：当列译码器10将闪存灵敏放大器与待读取存储单元Cell建立电连接，以对待读取存储单元Cell中的存储信息读取后，PMOS管M3和PMOS管M4开始工作，当栅极P的外接电位信号为低电位信号时，PMOS管M3和PMOS管M4均导通，电源VDD对阵列输出端A和参考输出端B充电，使阵列输出端A和参考输出端B均达到电位VDD，然后栅极P的外接电位信号转为高电位信号，PMOS管M3和PMOS管M4均关断，电源VDD停止为阵列输出端A和参考输出端B充电。

驱动电流产生电路12包括：电流源，该电流源可选用栅极和源极的电压差值恒定的NMOS管。

比较电路15包括：第五开关管M5、第六开关管M6、第七开关管M7、第八开关管M8和差分放大器EA；

第五开关管M5的输入端连接阵列输出端A，第五开关管M5的控制端连接第六开关管M6的控制端，第五开关管M5的输出端分别连接第七开关管M7的输入端和控制端，第七开关管M7的控制端连接差分放大器EA的正向输入端，第七开关管M7的输出端接地；

第六开关管M6的输入端连接参考输出端B，第六开关管M6的输出端分别连接第八开关管M8的输入端和控制端，第八开管关M8的控制端连接差分放大器EA的反向输入端，第八开关管M8的输出端接地。

优选的，第五开关管M5、第六开关管M6、第七开关管M7和第八开关管M8均可以为NMOS管。

比较电路15的工作原理为：当比较电路15接收到外部输入的偏置电压V_bias后，第五开关管M5和第六开关管M6均导通，闪存灵敏放大器开始读取待读取存储单元Cell中的存储信息，当闪存灵敏放大器读取的待读取存储单元Cell中的存储信息为“1”时，流向待读取存储单元Cell的电流I_cell会很大，相应的流向比较电路15的电流I_sense会很小，而参考电流I_ref大小不变，因此C点电位高于D点电位，此时比较电路15的输出端SAOUT输出高电平，完成对待读取存储单元Cell中存储信息的读取过程；当闪存灵敏放大器读取的待读取存储单元Cell中的存储信息为“0”时，流向待读取存储单元Cell的电流I_cell会很小，相应的流向比较电路15的电流I_sense会很大，而参考电流I_ref大小不变，因此C点电位低于D点电位，此时比较电路15的输出端SAOUT输出低电平，完成对待读取存储单元Cell中存储信息的读取过程。

综上可知，相比现有技术将流向待读取存储单元Cell的电流I_cell与流向参考单元Ref Cell的电流I_refcell直接进行比较而言，本发明改变了存储单元电流的采样方式，通过将电流I_cell与电流I_refcell分别设计成某一相同驱动电流的一个分流，并通过将驱动电流的另外两个分流(即电流I_sense和电流I_ref)进行比较，实现对电流I_cell与电流I_refcell的间接比较。由于本发明公开的闪存灵敏放大器在实现对电流I_cell与电流I_refcell的间接比较时无需钳位结构，因此本发明省去了传统闪存灵敏放大器的钳位结构，从而使得闪存灵敏放大器的电源电压VDD大于电流镜电路13的漏源电压V_ds与阵列输出端A的电压V_A之和即可，即VDD＞V_ds+V_A，进而扩大了闪存灵敏放大器的工作电压范围，且能够在比传统闪存灵敏放大器的电源电压更低的电压环境(例如超低电压的闪存存储器电路)中使用。

优选的，差分放大器EA可选用五管结构差分放大器，具体参见图3，差分放大器EA包括PMOS管MP4和MP5，以及NMOS管MN1、MN2和MN3，其中，S₁和S₂为两个偏置节点，V_i1和V_i2为两个输入信号，V_i1为图2中C点处的信号，V_i2为图2中D点处的信号，V_o1为差分放大器EA的输出端SAOUT的输出信号。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种闪存灵敏放大器，其特征在于，包括：

分别与列译码器的阵列输出端和参考单元的参考输出端连接的预充电电路，所述预充电电路用于在所述列译码器将所述闪存灵敏放大器与待读取存储单元建立电连接，以对所述待读取存储单元中的存储信息读取后，在外接电位信号为第一电位信号时导通，使电源对所述阵列输出端和所述参考输出端同时进行充电，将所述阵列输出端的电位和所述参考输出端的电位均充电至预设电位，并在外接电位信号转换为第二电位信号时关断，停止对所述阵列输出端和所述参考输出端充电；

用于产生驱动电流的驱动电流产生电路；

输入端与所述驱动电流产生电路连接的电流镜电路，所述电流镜电路的输出端分别与所述阵列输出端和所述预充电电路的输出端连接，所述电流镜电路用于在所述预充电电路对所述阵列输出端和所述参考输出端充电完成后，将所述驱动电流镜像至所述阵列输出端和所述参考输出端；

包含所述参考单元的参考电流产生电路，所述参考电流产生电路的控制端与所述电流镜电路的控制端连接，所述参考电流产生电路通过所述参考输出端与所述预充电电路连接，所述参考电流产生电路用于对所述参考输出端的电流进行分流生成参考电流；

输入端分别与所述阵列输出端和所述参考输出端连接的比较电路，所述比较电路用于在接收到外部输入的偏置电压后导通，使所述闪存灵敏放大器开始读取所述存储信息，通过将接收的所述阵列输出端的电流的分流电流和所述参考电流进行比较，并将得到的比较结果转换成对应的电平信号输出至所述闪存灵敏放大器的外部电路，完成对所述存储信息的读取过程。

2.根据权利要求1所述的闪存灵敏放大器，其特征在于，所述电流镜电路包括：第一开关管和第二开关管；

所述第一开关管的输入端和所述第二开关管的输入端均连接电源，所述第一开关管的控制端和所述第二开关管的控制端连接，所述第一开关管的输出端分别与所述第一开关管的控制端、所述驱动电流产生电路连接，所述第二开关管的输出端分别连接所述预充电电路的输出端、所述阵列输出端和所述比较电路的输入端。

3.根据权利要求2所述的闪存灵敏放大器，其特征在于，所述第一开关管和所述第二开关管均为PMOS管。

4.根据权利要求2所述的闪存灵敏放大器，其特征在于，所述参考电流产生电路包括：所述参考单元和第九开关管；

所述第九开关管的输入端连接所述电源，所述第九开关管的控制端连接所述第一开关管的控制端和所述第二开关管的控制端的公共端，所述第九开关管的输出端连接所述参考单元，所述第九开关管和所述参考单元的公共端作为所述参考输出端。

5.根据权利要求4所述的闪存灵敏放大器，其特征在于，所述第九开关管包括：PMOS管。

6.根据权利要求1所述的闪存灵敏放大器，其特征在于，所述预充电电路包括：第三开关管和第四开关管；

所述第三开关管的输入端和所述第四开关管的输入端均连接电源，所述第三开关管的控制端和所述第四开关管的控制端连接，所述第三开关管的输出端连接所述阵列输出端，所述第四开关管的输出端连接所述参考输出端。

7.根据权利要求6所述的闪存灵敏放大器，其特征在于，所述第三开关管和所述第四开关管均为PMOS管。

8.根据权利要求1所述的闪存灵敏放大器，其特征在于，所述驱动电流产生电路包括：电流源。

9.根据权利要求8所述的闪存灵敏放大器，其特征在于，所述电流源包括：栅极和源极的电压差值恒定的NMOS管。

10.根据权利要求1所述的闪存灵敏放大器，其特征在于，所述比较电路包括：第五开关管、第六开关管、第七开关管、第八开关管和差分放大器；

所述第五开关管的输入端连接所述阵列输出端，所述第五开关管的控制端连接所述第六开关管的控制端，所述第五开关管的输出端分别连接所述第七开关管的输入端和控制端，所述第七开关管的控制端连接所述差分放大器的正向输入端，所述第七开关管的输出端接地；

所述第六开关管的输入端连接所述参考输出端，所述第六开关管的输出端分别连接所述第八开关管的输入端和控制端，所述第八开管关的控制端连接所述差分放大器的反向输入端，所述第八开关管的输出端接地。