CN105741871A - 灵敏放大电路及存储器 - Google Patents

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Abstract

一种灵敏放大电路及存储器，灵敏放大电路包括：参考电流产生电路，用于生成参考电流，所述参考电流产生电路包括第一PMOS管，所述第一PMOS管的源极耦接电源，其漏极输出所述参考电流；第一预充电电路，适于利用所述参考电流对参考单元位线进行预充电；比较电路，其输入端耦接所述第一PMOS管的栅极以获取所述参考电流，所述比较电路适于将存储单元位线的电流与获取到的所述参考电流进行比较，并输出对应的逻辑结果；偏置电路，适于抬升所述第一PMOS管的漏极电压，以使所述第一PMOS管工作在饱和区。本发明技术方案提高了存储器读操作时的准确性。

Description

灵敏放大电路及存储器
技术领域
本发明涉及半导体存储电路技术领域，特别是涉及一种灵敏放大电路及存储器。
背景技术
闪存(Flash)是现代集成电路设计必不可少的部分，随着工艺的发展以及移动互联、智能手机等新型产业的兴起，Flash以其读取速度快、功耗低等优点在市场中占据着重要地位。Flash的读写控制是通过对半导体存储器单元位线上的信号采样，通过电平比较后进行判断，在放大后得到高、低电平，即逻辑状态的“1”或“0”的信号。灵敏放大电路主要是在存储器的读操作周期中，给存储器的漏极即位线(BL)施加电压，从而读出存储器的电流信息，并将读出电流与基准电流进行比较，然后通过负阻等结构迅速放大成为电压信号。
图1是现有技术一种灵敏放大电路的结构示意图。该电路的工作原理如下：工作时，MOS管M3的源极耦接电源VDD，MOS管M3的漏极电流经由MOS管M0、MOS管M1和MOS管M2对参考单元位线BL充电，将参考单元位线BL预充到设定值；参考电流Iref流入比较电路，并和存储单元电流进行比较，参考电流Iref和存储单元电流之间的微小电流差，可以使比较电路中的相应电位产生变化，并根据电位的变化输出逻辑的“1”或“0”信号。
但是，现有技术的灵敏放大电路在低电源电压条件下，参考单元位线电压达不到设定值，参考位线电压过低；且存储单元位线电压高于参考位线电压，参考电流Iref过低，导致在读逻辑0信号时，读操作的准确性低。
发明内容
本发明解决的技术问题是如何提高存储器读操作时的准确性。
为解决上述技术问题，本发明实施例提供一种灵敏放大电路，所述灵敏放大电路包括：
参考电流产生电路，用于生成参考电流，所述参考电流产生电路包括第一PMOS管，所述第一PMOS管的源极耦接电源，其漏极输出所述参考电流；第一预充电电路，适于利用所述参考电流对参考单元位线进行预充电；比较电路，其输入端耦接所述第一PMOS管的栅极以获取所述参考电流，所述比较电路适于将存储单元位线的电流与获取到的所述参考电流进行比较，并输出对应的逻辑结果；偏置电路，适于抬升所述第一PMOS管的漏极电压，以使所述第一PMOS管工作在饱和区。
可选的，所述偏置电路将所述第一PMOS管的漏极电压抬升至高于所述第一PMOS管的栅极电压。
可选的，所述偏置电路包括MOS管和电阻；其中，所述MOS管的漏极耦接电源，其栅极耦接所述第一PMOS管的漏极；所述电阻一端耦接所述MOS管的源极以及所述比较电路的输入端，另一端接地。
可选的，所述偏置电路还包括第一电容；所述第一电容一端耦接所述比较电路的输入端和所述MOS管的源极，另一端接地。
可选的，所述MOS管为ZMOS管。
可选的，所述第一预充电电路包括：第二PMOS管、第一NMOS管和第二NMOS管；所述第一NMOS管的漏极作为所述第一预充电电路的输入端，所述第一NMOS管的源极作为所述第一预充电电路的输出端；其中，所述第二PMOS管的源极耦接电源，其栅极耦接所述参考单元位线；所述第一NMOS管的漏极耦接所述第一PMOS管的漏极，其栅极耦接所述第二PMOS管的漏极，其源极耦接所述参考单元位线；所述第二NMOS管的漏极耦接所述第二PMOS管的漏极，其栅极耦接所述参考单元位线，其源极接地。
可选的，所述第一PMOS管的漏极电压控制所述MOS管导通后，所述MOS管栅极电压高于所述MOS管的源极电压，以使所述第一PMOS管的漏极电压高于所述第一PMOS管的栅极电压，所述第一NMOS管工作在饱和区，所述参考单元位线电压达到设定值，所述参考电流增大。
可选的，所述比较电路包括第三PMOS管和第二预充电电路；其中，所述第三PMOS管的源极耦接电源，其栅极作为所述比较电路的输入端，其漏极耦接所述第二预充电电路的输入端；所述第二预充电电路的输出端耦接所述存储单元位线。
为解决上述技术问题，本发明实施例还公开了一种存储器，所述存储器包括所述灵敏放大电路。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例的灵敏放大电路包括参考电流产生电路，用于生成参考电流，所述参考电流产生电路包括第一PMOS管，所述第一PMOS管的源极耦接电源，其漏极输出所述参考电流；第一预充电电路适于利用所述参考电流对参考单元位线进行预充电；比较电路，其输入端耦接所述第一PMOS管的栅极以获取所述参考电流，所述比较电路适于将存储单元位线的电流与获取到的所述参考电流进行比较，并输出对应的逻辑结果；偏置电路，适于抬升所述第一PMOS管的漏极电压，以使所述第一PMOS管工作在饱和区。通过偏置电路抬升第一PMOS管的漏极电压，使得第一预充电电路对参考单元位线进行预充电后，参考单元位线电压提升，从而使得存储器在低电源电压时，读操作的参考电流增大，提高了存储器读操作的准确性。
进一步，所述偏置电路包括MOS管和电阻；其中，所述MOS管的漏极耦接电源，其栅极耦接所述第一PMOS管的漏极；所述电阻一端耦接所述MOS管的源极以及所述比较电路的输入端，另一端接地。在MOS管导通后，通过MOS管的源极和MOS管的栅极之间的压降，抬升了第一PMOS管的漏极电压，提高了存储器在低电源电压时读操作的准确性。
附图说明
图1是现有技术一种灵敏放大电路的结构示意图；
图2是本发明实施例一种灵敏放大电路的结构示意图；
图3是本发明实施例另一种灵敏放大电路的结构示意图；
图4是本发明实施例又一种灵敏放大电路的结构示意图；
图5是本发明实施例再一种灵敏放大电路的结构示意图。
具体实施方式
如背景技术中所述，现有技术的灵敏放大电路在低电源电压条件下，参考单元位线电压达不到设定值，参考位线电压过低；且存储单元位线电压高于参考位线电压，参考电流Iref过低，导致在读逻辑0信号时，读操作的准确性低。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例的灵敏放大电路用于对存储器的存储信息进行读取，通过产生参考电流，并将存储单元的位线电流与参考电流进行比较，产生相应的电位变化，根据电位的变化输出逻辑的“1”或“0”信号。
请参照图2，图2是本发明实施例一种灵敏放大电路的结构示意图。
所述灵敏放大电路包括：参考电流产生电路201、第一预充电电路202、参考单元203、偏置电路204和比较电路205。
其中，所述参考电流产生电路201用于生成参考电流。所述参考电流产生电路201包括第一PMOS管P1，所述第一PMOS管P1的源极耦接电源Vdd，其漏极输出所述参考电流。
本实施例中，第一预充电电路202适于利用所述参考电流对参考单元203的位线BL进行预充电；比较电路205的输入端耦接所述第一PMOS管P1的栅极以获取所述参考电流，所述比较电路205适于将存储单元位线的电流与获取到的所述参考电流进行比较，并输出对应的逻辑结果；偏置电路204适于抬升所述第一PMOS管P1的漏极电压，以使所述第一PMOS管P1工作在饱和区。
具体实施中，所述偏置电路204将所述第一PMOS管P1的漏极电压抬升至高于所述第一PMOS管P1的栅极电压。
本发明实施例的灵敏放大电路通过偏置电路抬升第一PMOS管的漏极电压，使得第一预充电电路对参考单元位线进行预充电后，参考单元位线电压提升，从而使得存储器在低电源电压时，读操作的参考电流增大，提高了存储器读操作的准确性。
请参照图3，图3是本发明实施例另一种灵敏放大电路的结构示意图。
一并参照图2和图3，所述灵敏放大电路包括：参考电流产生电路201、第一预充电电路202、参考单元203、偏置电路204和比较电路205。
本实施例中，参考电流产生电路201包括第一PMOS管P1，所述第一PMOS管P1的源极耦接电源Vdd，其漏极输出所述参考电流Iref。
本实施例中，所述偏置电路204包括MOS管Z1和电阻R；其中，所述MOS管Z1的漏极耦接电源Vdd，其栅极耦接所述第一PMOS管P1的漏极；所述电阻R一端耦接所述MOS管Z1的源极以及所述比较电路205的输入端，另一端接地。
具体实施中，偏置电路204还包括第一电容C；所述第一电容C一端耦接所述比较电路205的输入端和所述MOS管Z1的源极，另一端接地。
本实施例由于增加了MOS管Z1，引入了由第一PMOS管P1、MOS管Z1和电阻R构成的负反馈环路，为了保证灵敏放大电路的工作稳定性，增加第一电容C，作为补偿电容用于相位补偿。
具体实施中，所述MOS管Z1为ZMOS管。ZMOS管为金属—绝缘体—半导体管(metaloxidesemiconductor,MOS)中的一种，相比于常规的MOS管，其阈值电压比较低。
本实施例中，第一预充电电路202用于在存储器进行读操作时，对参考单元203的位线BL进行充电，第一预充电电路202包括：第二PMOS管P2、第一NMOS管N1和第二NMOS管N2；所述第一NMOS管N1的漏极作为所述第一预充电电路202的输入端，所述第一NMOS管N1的源极作为所述第一预充电电路202的输出端。所述第二PMOS管P2的源极耦接电源，所述第二PMOS管P2的栅极耦接所述参考单元203的位线BL，第二PMOS管P2的源极电压，即A点电压控制第一NMOS管的导通关断；所述第一NMOS管N1的漏极耦接所述第一PMOS管P1的漏极，其栅极耦接所述第二PMOS管P2的漏极，其源极耦接所述参考单元203的位线BL；所述第二NMOS管N2的漏极耦接所述第二PMOS管P2的漏极，第二PMOS管P2的栅极耦接所述参考单元203的位线BL，第二NMOS管N2的源极接地。
本实施例中，第二PMOS管P2、第一NMOS管N1和第二NMOS管N2都工作在饱和区。第二PMOS管P2和第二NMOS管N2联合控制第一NMOS管N1，即第二PMOS管P2的漏极电压使得第一NMOS管N1的源极电压钳位于设定值，即参考单元203的位线BL充电后的电压可以达到设定值。
可以理解的是，所述设定值可以由用户根据实际的应用环境进行自定义配置。
本实施例中，所述第一PMOS管P1的漏极电压控制所述MOS管Z1导通后，所述MOS管Z1栅极电压高于所述MOS管Z1的源极电压，以使所述第一PMOS管P1的漏极电压高于所述第一PMOS管P1的栅极电压，所述第一NMOS管N1工作在饱和区，所述参考单元203的位线BL的电压达到设定值，所述参考电流增大。
本发明实施例在MOS管导通后，通过MOS管的源极和MOS管的栅极之间的压降，抬升了第一PMOS管的漏极电压，提高了存储器在低电源电压时读操作的准确性。
图4是本发明实施例又一种灵敏放大电路的结构示意图。
一并参照图2、图3和图4，所述灵敏放大电路包括：参考电流产生电路201、第一预充电电路202、参考单元203、偏置电路204和比较电路205。
本实施例中，比较电路205包括第三PMOS管P3和第二预充电电路(未标示)；其中，所述第三PMOS管P3的源极耦接电源Vdd，第三PMOS管P3的栅极作为所述比较电路205的输入端，第三PMOS管P3的漏极耦接所述第二预充电电路的输入端；所述第二预充电电路的输出端耦接所述存储单元206的位线BL。偏置电路204包括MOS管Z1、电阻R和第一电容C1。
具体实施中，第二预充电电路的具体结构可参照第一预充电电路202。第二预充电电路用于在存储器进行读操作时，对存储单元206的位线BL进行充电。第二预充电电路202包括：第四PMOS管P4、第三NMOS管N3和第四NMOS管N4；所述第三NMOS管N3的漏极作为所述第二预充电电路的输入端，所述第三NMOS管N3的源极作为所述第二预充电电路的输出端。所述第四PMOS管P4的源极耦接电源Vdd，所述第四PMOS管P4的栅极耦接存储单元206的位线BL；所述第三NMOS管N3的漏极耦接所述第三PMOS管P3的漏极，第三NMOS管N3的栅极耦接第四PMOS管P4的漏极，第三NMOS管N3的源极耦接存储单元206的位线BL；所述第四NMOS管N4的漏极耦接所述第四PMOS管P4的漏极，第四PMOS管P4的漏极电压，即C点电压控制第三NMOS管N3的导通关断，第四PMOS管P4的栅极耦接存储单元206的位线BL，第四NMOS管N4的源极接地。具体地，参考单元和存储单元分别耦接电容C2和电容C3。
具体实施中，参考单元203的位线BL的电压和存储单元206的位线BL的电压相等且为设定值，例如可以是第二NMOS管N2或第四NMOS管N4的阈值电压，但是在低电压条件下，第一PMOS管P1的漏极电压，大小为Vdd-Vgs，且Vdd-Vgs<Vthm0，其中，Vdd为电源电压，Vgs为第一PMOS管P1的栅源电压；第一PMOS管P1的漏极电压过低，导致第一NMOS管N1工作在线性区，导致参考单元203的位线BL进行预充电后的电压过低，参考电流Iref电流小于设定值。而存储单元206的位线BL的电压高于参考单元203的位线BL的电压，存储单元206在读操作时产生存储电流Icell并与参考电流比较时，导致读出结果误差增大。
本实施例在MOS管Z1导通后，通过MOS管Z1的源极和MOS管Z1的栅极之间的压降，抬升了第一PMOS管P1的漏极电压，第一NMOS管N1工作在饱和区，参考单元203的位线BL进行预充电后的电压达到设定值，参考电流Iref电流达到设定值。参考电流Iref经由第一PMOS管P1和第三PMOS管形成的电流镜形成镜像电流Imirror，存储单元206在读操作时产生存储电流Icell，镜像电流Imirror和存储电流Icell进行比较，如果存储电流Icell大于镜像电流Imirror，则第三PMOS管的漏极电压，即E点电位被拉低，灵敏放大电路输出逻辑0，反之如果存储电流Icell小于镜像电流Imirror，则E点电位基本保持电源电压Vdd不变，灵敏放大电路输出逻辑1。
具体实施中，镜像电流Imirror与参考电流Iref成比例相关，例如可以是Imirror＝25％×Iref。
可以理解的是，镜像电流Imirror与参考电流Iref的大小可以由用户根据实际的应用环境进行适应性的调整，本发明实施例对此不做限制。
本实施例的具体实施方式可参照前述相应实施例，此处不再赘述。
图5是本发明实施例再一种灵敏放大电路的结构示意图。下面参照图5对所述灵敏放大电路做详细的说明。
一并参照图3，本实施例中，参考电流产生电路201、第一预充电电路202、参考单元203和比较电路205的具体电路结构可参照前述图3所示实施例。其中，偏置电路204包括至少一个二极管D。所述二极管D的输入端耦接所述第一PMOS管的漏极，所述二极管D的输出端耦接所述第一PMOS管的栅极，且经由电阻Rc接地。二极管D导通后，在所述第一PMOS管P1的漏极电压和所述第一PMOS管P1的栅极之间产生压降，使所述第一PMOS管P1的漏极电压高于所述第一PMOS管P1的栅极电压，所述第一NMOS管N1工作在饱和区，所述参考单元203的位线BL的电压达到设定值，所述参考电流增大。
需要说明的是，二极管D的数量不同，第一PMOS管P1的漏极电压和第一PMOS管P1的栅极之间的压降不同，故可以通过调节二极管的数量控制第一PMOS管P1的漏极电压和第一PMOS管P1的栅极电压之间的压降，二极管D的数量可以根据实际的应用环境进行自定义配置。
本实施例的具体实施方式可参照前述相应实施例，此处不再赘述。
本发明实施例还公开了一种存储器，所述存储器包括上述任一所述灵敏放大电路。所述存储器在读操作时的结果准确，效率提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种灵敏放大电路，其特征在于，包括：
参考电流产生电路，用于生成参考电流，所述参考电流产生电路包括第一PMOS管，所述第一PMOS管的源极耦接电源，其漏极输出所述参考电流；
第一预充电电路，适于利用所述参考电流对参考单元位线进行预充电；
比较电路，其输入端耦接所述第一PMOS管的栅极以获取所述参考电流，所述比较电路适于将存储单元位线的电流与获取到的所述参考电流进行比较，并输出对应的逻辑结果；
偏置电路，适于抬升所述第一PMOS管的漏极电压，以使所述第一PMOS管工作在饱和区。
2.根据权利要求1所述的灵敏放大电路，其特征在于，所述偏置电路将所述第一PMOS管的漏极电压抬升至高于所述第一PMOS管的栅极电压。
3.根据权利要求1所述的灵敏放大电路，其特征在于，所述偏置电路包括MOS管和电阻；
其中，所述MOS管的漏极耦接电源，其栅极耦接所述第一PMOS管的漏极；
所述电阻的一端耦接所述MOS管的源极以及所述比较电路的输入端，另一端接地。
4.根据权利要求3所述的灵敏放大电路，其特征在于，所述偏置电路还包括第一电容；
所述第一电容一端耦接所述比较电路的输入端和所述MOS管的源极，另一端接地。
5.根据权利要求3所述的灵敏放大电路，其特征在于，所述MOS管为ZMOS管。
6.根据权利要求3所述的灵敏放大电路，其特征在于，所述第一预充电电路包括：第二PMOS管、第一NMOS管和第二NMOS管；所述第一NMOS管的漏极作为所述第一预充电电路的输入端，所述第一NMOS管的源极作为所述第一预充电电路的输出端；
其中，所述第二PMOS管的源极耦接电源，其栅极耦接所述参考单元位线；所述第一NMOS管的漏极耦接所述第一PMOS管的漏极，其栅极耦接所述第二PMOS管的漏极，其源极耦接所述参考单元位线；所述第二NMOS管的漏极耦接所述第二PMOS管的漏极，其栅极耦接所述参考单元位线，其源极接地。
7.根据权利要求6所述的灵敏放大电路，其特征在于，所述第一PMOS管的漏极电压控制所述MOS管导通后，所述MOS管栅极电压高于所述MOS管的源极电压，以使所述第一PMOS管的漏极电压高于所述第一PMOS管的栅极电压，所述第一NMOS管工作在饱和区，所述参考单元位线电压达到设定值，所述参考电流增大。
8.根据权利要求1至7任一项所述的灵敏放大电路，其特征在于，所述比较电路包括第三PMOS管和第二预充电电路；
其中，所述第三PMOS管的源极耦接电源，其栅极作为所述比较电路的输入端，其漏极耦接所述第二预充电电路的输入端；所述第二预充电电路的输出端耦接所述存储单元位线。
9.一种存储器，其特征在于，包括如权利要求1至8任一项所述的灵敏放大电路。
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