KR20160029396A - 반도체 메모리 장치 - Google Patents
반도체 메모리 장치 Download PDFInfo
- Publication number
- KR20160029396A KR20160029396A KR1020140118864A KR20140118864A KR20160029396A KR 20160029396 A KR20160029396 A KR 20160029396A KR 1020140118864 A KR1020140118864 A KR 1020140118864A KR 20140118864 A KR20140118864 A KR 20140118864A KR 20160029396 A KR20160029396 A KR 20160029396A
- Authority
- KR
- South Korea
- Prior art keywords
- sense amplifier
- signal
- control signal
- enable
- enabled
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0038—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
모드 제어 신호 및 리프레쉬 신호에 응답하여 제어 신호를 생성하는 제어 신호 생성부, 상기 제어 신호, 제 1 센스 앰프 인에이블 신호, 및 스위치 제어 신호에 응답하여 제 1 센스 앰프 구동 전압을 생성하는 제1 센스 앰프 구동 전압 생성부, 상기 제어 신호, 제 2 센스 앰프 인에이블 신호에 응답하여 상기 스위치 제어 신호를 생성하는 스위치 제어부, 상기 제 2 센스 앰프 인에이블 신호에 응답하여 제 2 센스 앰프 구동 전압을 생성하는 제 2 센스 앰프 구동 전압 생성부, 및 상기 스위치 제어 신호에 응답하여 상기 제 1 센스 앰프 구동 전압 생성부의 출력 노드와 상기 제 2 센스 앰프 구동 전압 생성부의 출력 노드를 연결 또는 분리시키는 스위칭부를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 이때, 반도체 메모리 장치는 데이터를 저장하는 방식에 따라 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 구분된다.
휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치는 저장된 데이터를 유지하는 데 있어서, 리프레쉬 동작의 유무에 따라 구분될 수 있다.
휘발성 반도체 메모리 장치는 저장된 데이터를 유지하기 위하여, 리프레쉬 동작이 수반되어야 하며, 리프레쉬 동작의 전류 소모를 줄이기 위한 연구가 계속되고 있다.
본 발명은 리프레쉬 동작시 리프레쉬 동작에 소모되는 전류를 줄일 수 있는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 모드 제어 신호 및 리프레쉬 신호에 응답하여 제어 신호를 생성하는 제어 신호 생성부; 상기 제어 신호, 제 1 센스 앰프 인에이블 신호, 및 스위치 제어 신호에 응답하여 제 1 센스 앰프 구동 전압을 생성하는 제1 센스 앰프 구동 전압 생성부; 상기 제어 신호, 제 2 센스 앰프 인에이블 신호에 응답하여 상기 스위치 제어 신호를 생성하는 스위치 제어부; 상기 제 2 센스 앰프 인에이블 신호에 응답하여 제 2 센스 앰프 구동 전압을 생성하는 제 2 센스 앰프 구동 전압 생성부; 및 상기 스위치 제어 신호에 응답하여 상기 제 1 센스 앰프 구동 전압 생성부의 출력 노드와 상기 제 2 센스 앰프 구동 전압 생성부의 출력 노드를 연결 또는 분리시키는 스위칭부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 모드 제어 신호 및 리프레쉬 신호에 응답하여 제 1 센스 앰프 인에이블 신호의 인에이블 구간 동안 제 1 센스 앰프 구동 전압을 생성하거나, 상기 제 1 센스 앰프 인에이블 신호의 인에이블 구간보다 긴 구간 동안 상기 제 1 센스 앰프 구동 전압을 생성하는 전압 생성부; 제 2 센스 앰프 인에이블 신호의 인에이블 구간동안 제 2 센스 앰프 구동 전압을 생성하는 제 2 센스 앰프 구동 전압 생성부; 및 상기 제 1 센스 앰프 인에이블 신호의 인에이블 구간보다 긴 구간 동안 상기 제 1 센스 앰프 구동 전압이 생성될 경우 상기 제 2 센스 앰프 인에이블 신호에 응답하여 제 1 센스 앰프의 파워 라인과 제 2 센스 앰프의 파워 라인을 연결 또는 분리시키는 파워 라인 제어부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 리프레쉬 동작시 리프레쉬 동작에 소모되는 전류를 줄일 수 있어, 저전력 반도체 메모리 장치를 구현하는 데 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 제어부의 구성도,
도 3은 도 1의 제 1 센스 앰프 구동 전압 생성부의 구성도,
도 4는 도 1의 스위치 제어부의 구성도,
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 타이밍도이다.
도 2는 도 1의 제어부의 구성도,
도 3은 도 1의 제 1 센스 앰프 구동 전압 생성부의 구성도,
도 4는 도 1의 스위치 제어부의 구성도,
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 타이밍도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 제어 신호 생성부(100), 제 1 센스 앰프 구동 전압 생성부(200), 스위치 제어부(300), 제 2 센스 앰프 구동 전압 생성부(400), 스위칭부(500), 제 1 매트(600), 제 1 센스 앰프(700), 제 2 매트(800), 및 제 2 센스 앰프(900)를 포함한다.
상기 제어 신호 생성부(100)는 모드 제어 신호(Mode_c) 및 리프레쉬 신호(REF)에 응답하여 제어 신호(CTRL)를 생성한다. 예를 들어, 상기 제어 신호 생성부(100)는 상기 모드 제어 신호(Mode_c)가 인에이블된 상태에서 상기 리프레쉬 신호(REF)가 인에이블되면 상기 제어 신호(CTRL)를 인에이블시키고, 전압 인가 인에이블 신호(EN_v)가 디스에이블되면 상기 제어 신호(CTRL)를 디스에이블시킨다. 이때, 상기 모드 제어 신호(Mode_c)는 인에이블되면, 반도체 메모리 장치가 리프레쉬 신호(REF)가 한번만 입력되어도 연속적으로 리프레쉬 동작을 수행하도록 제어하는 신호이고, 상기 모드 제어 신호(Mode_c)가 디스에이블되면 반도체 메모리 장치는 리프레쉬 신호(REF)가 한번 입력되면 한번의 리프레쉬 동작을 수행하도록 제어하는 신호로서, 모드 레지스터 셋(Mode register set)의 출력 신호일 수 있다.
상기 제 1 센스 앰프 구동 전압 생성부(200)는 상기 제어 신호(CTRL), 제 1 센스 앰프 인에이블 신호(SAEN_1) 및 스위치 제어 신호(S_c)에 응답하여 제 1 센스 앰프 구동 전압(V_SA1)을 생성한다. 예를 들어, 상기 제 1 센스 앰프 구동 전압 생성부(200)는 상기 제어 신호(CTRL)가 디스에이블되면 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)의 인에이블 구간 동안 상기 제 1 센스 앰프 구동 전압(V_SA1)을 생성하고, 상기 제어 신호(CTRL)가 인에이블되면 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)의 인에이블 구간보다 더 긴 구간 동안 상기 제 1 센스 앰프 구동 전압(V_SA1)을 생성한다. 더욱 상세히 설명하면, 상기 제 1 센스 앰프 구동 전압 생성부(200)는 상기 제어 신호(CTRL)가 디스에이블되면 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)의 인에이블 구간과 동일한 구간에서 상기 제 1 센스 앰프 구동 전압(V_SA1)을 생성한다. 상기 제 1 센스 앰프 구동 전압 생성부(200)는 상기 제어 신호(CTRL)가 인에이블되면 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)가 인에이블되었을 때부터 상기 스위치 제어 신호(S_c)가 인에이블되고 소정 시간이 경과할 때까지 상기 제 1 센스 앰프 구동 전압(V_SA1)을 생성한다.
상기 스위칭 제어부(300)는 상기 제어 신호(CTRL) 및 상기 제 2 센스 앰프 인에이블 신호(SAEN_2)에 응답하여 상기 스위치 제어 신호(S_c)를 생성한다. 예를 들어, 상기 스위칭 제어부(300)는 상기 제어 신호(CTRL)가 인에이블되고 상기 제 2 센스 앰프 인에이블 신호(SAEN_2)가 인에이블되면 소정 시간동안 인에이블되는 상기 스위치 제어 신호(S_c)를 생성한다.
상기 제 2 센스 앰프 구동 전압 생성부(400)는 상기 제 2 센스 앰프 인에이블 신호(SAEN_2)의 인에이블 구간동안 제 2 센스 앰프 구동 전압(V_SA2)을 생성한다.
상기 스위칭부(500)는 상기 스위칭 제어 신호(S_c)에 응답하여 상기 제 1 센스 앰프 구동 전압(V_SA1)을 상기 제 1 센스 앰프(700)로 전달하는 상기 제 1 센스 앰프(700)의 파워 라인과 상기 제 2 센스 앰프 구동 전압(V_SA2)을 상기 제 2 센스 앰프(900)로 전달하는 제 2 센스 앰프(900)의 파워 라인을 연결 또는 분리시킨다. 예를 들어, 상기 스위칭부(500)는 상기 스위칭 제어 신호(S_c)가 인에이블되면 상기 제 1 센스 앰프(700)의 파워 라인과 상기 제 2 센스 앰프(900)의 파워 라인을 연결시킨다. 상기 스위칭부(500)는 상기 스위칭 제어 신호(S_c)가 디스에이블되면 상기 제 1 센스 앰프(700)의 파워 라인과 상기 제 2 센스 앰프(900)의 파워 라인을 분리시킨다. 이때, 상기 제 1 센스 앰프(700)의 파워 라인은 상기 제 1 센스 앰프 구동 전압(V_SA1)을 전달하므로, 상기 제 1 센스 앰프(700)의 파워 라인은 상기 제 1 센스 앰프 구동 전압 생성부(200)의 출력 노드와 연결된다. 또한 상기 제 2 센스 앰프(900)의 파워 라인은 상기 제 2 센스 앰프 구동 전압(V_SA2)을 전달하므로, 상기 제 2 센스 앰프(900)의 파워 라인은 상기 제 2 센스 앰프 구동 전압 생성부(400)의 출력 노드와 연결된다.
상기 제 1 매트(600)는 데이터를 저장하는 영역으로, 복수개의 메모리 셀을 포함한다.
상기 제 1 센스 앰프(700)는 상기 제 1 매트(600)와 전기적으로 연결되고, 상기 제 1 매트(600)에 저장된 데이터를 감지 및 증폭하는 동작을 수행한다.
상기 제 2 매트(800)는 데이터를 저장하는 영역으로, 복수개의 메모리 셀을 포함한다.
상기 제 2 센스 앰프(900)는 상기 제 2 매트(800)와 전기적으로 연결되고, 상기 제 2 매트(800)에 저장된 데이터를 감지 및 증폭하는 동작을 수행한다. 이때, 리프레쉬 동작시 상기 제 1 및 제 2 센스 앰프(700, 900)는 각자에 연결된 매트의 저장된 데이터를 감지 및 증폭하는 동작을 수행하므로서, 리프레쉬 동작을 수행한다.
상기 제어 신호 생성부(100)는 도 2에 도시된 바와 같이, 펄스 생성부(110), 및 제 1 래치부(120)을 포함한다.
상기 펄스 생성부(110)는 상기 전압 인가 인에이블 신호(EN_v)가 디스에이블되면 소정 시간 인에이블 구간을 갖는 디스에이블 펄스(D_p)를 생성한다.
상기 펄스 생성부(110)는 제 1 지연부(111), 제 1 인버터(IV1), 및 노어 게이트(NOR1)를 포함한다. 상기 제 1 지연부(111)는 상기 전압 인가 인에이블 신호(EN_v)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 지연부(111)의 출력 신호를 입력 받는다. 상기 노어 게이트(NOR1)는 상기 전압 인가 인에이블 신호(EN_v) 및 상기 제 1 인버터(IV1)의 출력 신호를 입력 받아 상기 디스에이블 펄스(D_p)를 생성한다.
이와 같이 구성된 펄스 생성부(110)는 상기 전압 인가 인에이블 신호(EN_v)가 로우 레벨로 디스에이블되면 하이 레벨로 소정 시간 인에이블되는 상기 디스에이블 펄스(D_p)를 생성한다.
상기 제 1래치부(120)는 플립플롭으로 구성될 수 있으며, 상기 리프레쉬 신호(REF)가 인에이블될 때의 상기 모드 제어 신호(Mode_c)의 레벨을 상기 제어 신호(CTRL)의 레벨로서 출력하고, 상기 디스에이블 펄스(D_p)가 입력되면 상기 제어 신호(CTRL)를 디스에이블시킨다.
상기 제 1 센스 앰프 구동 전압 생성부(200)는 도 3에 도시된 바와 같이, 인에이블 연장 신호 생성부(210), 신호 선택부(220), 및 구동 전압 인가부(230)를 포함한다.
상기 인에이블 연장 신호 생성부(210)는 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)에 응답하여 상기 센스 앰프 인에이블 연장 신호(SAEN_c)를 인에이블시키고, 상기 스위치 제어 신호(S_c)에 응답하여 상기 센스 앰프 인에이블 연장 신호(SAEN_c)를 디스에이블시킨다. 더욱 상세히 설명하면, 상기 인에이블 연장 신호 생성부(210)는 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)가 인에이블되면 상기 센스 앰프 인에이블 연장 신호(SAEN_c)를 인에이블시키고, 상기 스위치 제어 신호(S_c)가 인에이블되고 소정 시간이 경과하면 상기 센스 앰프 인에이블 연장 신호(SAEN_c)를 디스에이블시킨다.
상기 인에이블 연장 신호 생성부(210)는 제 2 지연부(211), 제 2 래치부(212)를 포함한다. 상기 제 2 지연부(211)는 상기 스위치 제어 신호(S_c)를 지연시켜 지연 스위치 제어 신호(S_cd)로서 출력한다. 상기 제 2 래치부(212)는 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)가 인에이블되면 외부 전압(VDD) 레벨 즉 하이 레벨로 상기 센스 앰프 인에이블 연장 신호(SAEN_c)를 인에이블시켜, 인에이블된 상기 센스 앰프 인에이블 연장 신호(SAEN_c)를 유지한다. 상기 제 2 래치부(212)는 상기 지연 스위치 제어 신호(S_cd)가 인에이블되면 상기 센스 앰프 인에이블 연장 신호(SAEN_c)를 디스에이블시킨다.
상기 신호 선택부(220)는 상기 제어 신호(CTRL)에 응답하여 상기 제 1 센스 앰프 인에이블 신호(SAEN_1) 및 상기 센스 앰프 인에이블 연장 신호(SAEN_c) 중 하나를 상기 전압 인가 인에이블 신호(EN_v)로서 출력한다. 예를 들어, 상기 신호 선택부(220)는 상기 제어 신호(CTRL)가 인에이블되면 상기 센스 앰프 인에이블 연장 신호(SAEN_c)를 상기 전압 인가 인에이블 신호(EN_v)로서 출력한다. 또한 상기 신호 선택부(220)는 상기 제어 신호(CTRL)가 디스에이블되면 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)를 상기 전압 인가 인에이블 신호(EN_v)로서 출력한다.
상기 구동 전압 인가부(230)는 상기 전압 인가 인에이블 신호(EN_v)의 인에이블 구간동안 상기 제 1 센스 앰프 구동 전압(V_SA1)을 생성한다.
상기 스위치 제어부(300)는 도 4에 도시된 바와 같이, 제 3 지연부(310), 제 2, 및 제 3 인버터(IV2, IV3), 및 낸드 게이트(ND1)를 포함한다. 상기 제 3 지연부(310)는 상기 제 2 센스 앰프 인에이블 신호(SAEN_2)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 3 지연부(310)의 출력 신호를 입력 받는다. 상기 낸드 게이트(ND1)는 상기 제 2 센스 앰프 인에이블 신호(SAEN_2), 상기 제 2 인버터(IV2)의 출력 신호, 및 상기 제어 신호(CTRL)를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 낸드 게이트(ND1)의 출력 신호를 입력 받아 상기 스위치 제어 신호(S_c)를 출력한다.
이와 같이 구성된 상기 스위치 제어부(300)는 상기 제어 신호(CTRL)가 인에이블되었을 경우에만 상기 제 2 센스 앰프 인에이블 신호(SAEN_2)가 인에이블되면 소정 시간 인에이블되는 상기 스위치 제어 신호(S_c)를 생성한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
먼저, 리프레쉬 동작이 연속적으로 발생하는 경우 즉, 모드 제어 신호(Mdoe_c)가 인에이블된 상태에서 리프레쉬 신호(REF)가 입력되는 경우를 설명한다.
제어 신호 생성부(100)는 상기 모드 제어 신호(Mode_c)가 인에이블된 상태에서 상기 리프레쉬 신호(REF)가 인에이블되면 전압 인가 인에이블 신호(EN_v)가 디스에이블될 때까지 제어 신호(CTRL)의 인에이블 상태를 유지한다. 더욱 상세히 설명하면, 상기 제어 신호 생성부(100)는 상기 모드 제어 신호(Mode_c)가 인에이블된 상태에서 상기 리프레쉬 신호(REF)가 인에이블되면 상기 제어 신호(CTRL)를 인에이블시킨다. 상기 제어 신호 생성부(100)는 상기 전압 인가 인에이블 신호(EN_v)가 디스에이블되면 인에이블된 상기 제어 신호(CTRL)를 디스에이블시킨다.
제 1 센스 앰프 구동 전압 생성부(200)는 상기 제어 신호(CTRL)가 인에이블되면 제 1 센스 앰프 인에이블 신호(SAEN_1)의 인에이블 구간보다 더 긴 구간동안 제 1 센스 앰프 구동 전압(V_SA1)을 생성한다. 더욱 상세히 설명하면, 상기 제 1 센스 앰프 구동 전압 생성부(200)는 상기 제어 신호(CTRL)가 인에이블된 상태에서 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)가 인에이블되면 상기 제 1 센스 앰프 구동 전압(V_SA1)을 생성한다. 상기 제 1 센스 앰프 구동 전압 생성부(200)는 상기 스위치 제어 신호(S_c)가 인에이블된 이후 소정 시간이 경과하면 상기 제 1 센스 앰프 구동 전압(V_SA1)의 생성을 중지한다. 이때, 상기 스위치 제어 신호(CTRL)는 제 2 센스 앰프 인에이블 신호(SAEN_2)가 인에이블되면 소정 시간 인에이블되는 신호이므로, 상기 제 1 센스 앰프 구동 전압 생성부(200)는 상기 제어 신호(CTRL)가 인에이블된 상태에서는 상기 제1 센스 앰프 인에이블 신호(SAEN_1)가 인에이블되면 상기 제 1 센스 앰프 구동 전압(V_SA1)을 생성하기 시작해서, 상기 제 2 센스 앰프 인에이블 신호(SAEN_2)가 인에이블되고 소정 시간이 경과할 때까지 상기 제 1 센스 앰프 구동 전압(V_SA1)을 생성한다.
상기 스위치 제어부(300)는 상기 제어 신호(CTRL)가 인에이블되고 상기 제 2 센스 앰프 인에이블 신호(SAEN_2)가 인에이블되면 소정 시간 인에이블되는 상기 스위치 제어 신호(S_c)를 생성한다.
상기 제 2 센스 앰프 구동 전압 생성부(400)는 상기 제 2 센스 앰프 인에이블 신호(SAEN_2)의 인에이블 구간에서 상기 제 2 센스 앰프 구동 전압(V_SA2)을 생성한다.
상기 스위칭부(500)는 상기 스위치 제어 신호(S_c)가 인에이블되면 상기 제 1 센스 앰프 구동 전압(V_SA1)이 전달되는 파워 라인과 상기 제 2 센스 앰프 구동 전압(V_SA2)이 전달되는 파워 라인을 연결시킨다. 상기 스위칭부(500)는 상기 스위치 제어 신호(S_c)가 디스에이블되면 상기 제 1 센스 앰프 구동 전압(V_SA1)이 전달되는 파워 라인과 상기 제 2 센스 앰프 구동 전압(V_SA2)이 전달되는 파워 라인을 분리시킨다. 이때, 상기 제 1 센스 앰프 구동 전압(V_SA1)이 전달되는 파워 라인은 상기 제 1 센스 앰프 구동 전압 생성부(200)에서 상기 제 1 센스 앰프 구동 전압(V_SA1)이 출력되는 출력 노드와 제 1 센스 앰프(700) 사이를 연결하는 파워 라인이다. 상기 제 2 센스 앰프 구동 전압(V_SA2)이 전달되는 파워 라인은 상기 제 2 센스 앰프 구동 전압 생성부(400)에서 상기 제 2 센스 앰프 구동 전압(V_SA2)이 출력되는 출력 노드와 제 2 센스 앰프(900) 사이를 연결하는 파워 라인이다.
도 1 및 도 5를 참조하여, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 정리하면 다음과 같다.
상기 제어 신호(CTRL)가 인에이블된 상태에서는 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)가 인에이블되면 상기 전압 인가 인에이블 신호(EN_v)가 인에이블된다.
상기 전압 인가 인에이블 신호(EN_v)는 상기 스위치 제어 신호(S_c)가 인에이블되면 소정 시간 이후 디스에이블된다.
상기 제 1 센스 앰프 인에이블 신호(SAEN_1)가 인에이블되면 상기 제 1 센스 앰프 구동 전압(V_SA1)은 생성되고, 상기 전압 인가 인에이블 신호(EN_v)가 디스에이블되면 상기 제 1 센스 앰프 구동 전압(V_SA1)의 생성은 중지된다.
상기 제 2 센스 앰프 구동 전압(V_SA2)은 상기 제 2 센스 앰프 인에이블 신호(SAEN_2)의 인에이블 구간과 동일한 구간에서 생성된다.
상기 제 2 센스 앰프 인에이블 신호(SAEN_2)가 인에이블되면 소정시간 인에이블되는 상기 스위치 제어 신호(S_c)가 인에이블된다.
따라서, 상기 제 1 센스 앰프 구동 전압(V_SA1)의 생성 구간은 상기 제 2 센스 앰프 구동 전압(V_SA2)의 생성 구간과 겹치는 구간이 발생하며, 겹치는 구간에서 상기 스위치 제어 신호(S_c)의 인에이블 구간이 생성된다. 상기 스위치 제어 신호(S_c)의 인에이블 구간에서 상기 제 1 센스 앰프 구동 전압(V_SA1)이 전달되는 파워 라인과 상기 제 2 센스 앰프 구동 전압(V_SA2)이 전달되는 파워 라인은 연결된다.
결국, 상기 제 1 센스 앰프(700)를 구동시켰던 상기 제 1 센스 앰프 구동 전압(V_SA1)은 상기 제 2 센스 앰프(900)의 구동 초기에 구동 전압으로서 이용된다.
상기 제어 신호(CTRL)가 디스에이블된 상태에서는 상기 스위치 제어 신호(S_c)가 인에이블되지 않는다. 또한 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)의 인에이블 구간과 동일한 상기 전압 인가 인에이블 신호(EN_v)가 생성된다.
따라서, 상기 제 1 센스 앰프 구동 전압(V_SA1)의 생성 구간은 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)의 인에이블 구간과 동일하고, 상기 제 2 센스 앰프 구동 전압(V_SA2)의 생성 구간은 상기 제 2 센스 앰프 인에이블 신호(SAEN_2)의 인에이블 구간과 동일하다.
결국, 상기 제 1 센스 앰프(700)는 상기 제 1 센스 앰프 구동 전압(V_SA1)만을 인가 받아 동작하고, 상기 제 2 센스 앰프(900) 또한 상기 제 2 센스 앰프 구동 전압(V_SA2)만을 인가 받아 동작한다.
상기 제어 신호 생성부(100)와 상기 제 1 센스 앰프 구동 전압 생성부(200)는 상기 모드 제어 신호(Mode_c) 및 상기 리프레쉬 신호(REF)에 응답하여 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)의 인에이블 구간동안 상기 제1 센스 앰프 구동 전압(V_SA1)을 생성하거나, 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)의 인에이블 구간보다 긴 구간동안 상기 제 1 센스 앰프 구동 전압(V_SA1)을 생성하는 전압 생성부(1000)라 할 수 있다. 또한 상기 스위치 제어부(300)와 상기 스위칭부(400)는 상기 제 1 센스 앰프 인에이블 신호(SAEN_1)의 인에이블 구간보다 긴 구간 동안 상기 제 1 센스 앰프 구동 전압(V_SA1)dl 생성될 경우 상기 제 2 센스 앰프 인에이블 신호(SAEN_2)에 응답하여 상기 제 1 센스 앰프(700)의 파워 라인과 상기 제 2 센스 앰프(900)의 파워 라인을 연결 또는 분리시키는 파워 라인 제어부(2000)라고 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 동작시 첫번째로 구동되는 센스 앰프에 인가되는 센스 앰프 구동 전압을 두번째로 구동되는 센스 앰프의 구동 전압으로서 이용한다. 결국, 두번째로 구동되는 센스 앰프는 구동 초기부터 타겟 레벨인 구동 전압을 인가 받아 동작할 수 있다. 또한, 두번째로 구동되는 센스 앰프의 구동 전압을 생성하는 센스 앰프 구동 전압 생성부는 자신이 출력하는 구동 전압의 전압 레벨이 타겟 레벨로 수월하게 상승할 수 있어 구동 전압을 타겟 레벨로 상승시키데 소모되는 전류를 줄일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (14)
- 모드 제어 신호 및 리프레쉬 신호에 응답하여 제어 신호를 생성하는 제어 신호 생성부;
상기 제어 신호, 제 1 센스 앰프 인에이블 신호, 및 스위치 제어 신호에 응답하여 제 1 센스 앰프 구동 전압을 생성하는 제1 센스 앰프 구동 전압 생성부;
상기 제어 신호, 제 2 센스 앰프 인에이블 신호에 응답하여 상기 스위치 제어 신호를 생성하는 스위치 제어부;
상기 제 2 센스 앰프 인에이블 신호에 응답하여 제 2 센스 앰프 구동 전압을 생성하는 제 2 센스 앰프 구동 전압 생성부; 및
상기 스위치 제어 신호에 응답하여 상기 제 1 센스 앰프 구동 전압 생성부의 출력 노드와 상기 제 2 센스 앰프 구동 전압 생성부의 출력 노드를 연결 또는 분리시키는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제어 신호 생성부는
상기 모드 제어 신호가 인에이블된 상태에서 상기 리프레쉬 신호가 인에이블되면 상기 제어 신호를 인에이블시키고, 전압 인가 인에이블 신호가 디스에이블되면 상기 제어 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - 제 2 항에 있어서,
상기 제어 신호 생성부는
상기 리프레쉬 신호가 인에이블될 때 상기 모드 제어 신호의 전압 레벨을 래치하여 상기 제어 신호로서 출력하고, 디스에이블 펄스가 입력되면 상기 제어 신호를 디스에이블시키는 래치부, 및
상기 전압 인가 인에이블 신호가 디스에이블되면 상기 디스에이블 펄스를 생성하는 펄스 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 2 항에 있어서,
상기 제 1 센스 앰프 구동 전압 생성부는
상기 제어 신호가 디스에이블되면 상기 제 1 센스 앰프 인에이블 신호의 인에이블 구간 동안 상기 제 1 센스 앰프 구동 전압을 생성하고,
상기 제어 신호가 인에이블되면 상기 제 1 센스 앰프 인에이블 신호의 인에이블 구간보다 더 긴 구간 동안 상기 제 1 센스 앰프 구동 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치. - 제 4 항에 있어서,
상기 제 1 센스 앰프 구동 전압 생성부는
상기 제 1 센스 앰프 인에이블 신호에 응답하여 센스 앰프 인에이블 연장 신호를 인에이블시키고, 상기 스위치 제어 신호에 응답하여 상기 센스 앰프 인에이블 연장 신호를 디스에이블시키는 인에이블 연장 신호 생성부,
상기 제어 신호에 응답하여 상기 제 1 센스 앰프 인에이블 신호 및 상기 센스 앰프 인에이블 연장 신호 중 하나를 상기 전압 인가 인에이블 신호로서 출력하는 신호 선택부, 및
상기 전압 인가 인에이블 신호의 인에이블 구간동안 상기 제 1 센스 앰프 구동 전압을 생성하는 구동 전압 인가부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 5 항에 있어서,
상기 인에이블 연장 신호 생성부는
상기 스위치 제어 신호를 지연시켜 지연 스위치 제어 신호를 생성하는 지연부, 및
상기 제 1 센스 앰프 인에이블 신호가 인에이블되면 상기 센스 앰프 인에이블 연장 신호를 인에이블시켜 인에이블 상태를 유지하고, 상기 지연 스위치 제어 신호가 인에이블되면 상기 센스 앰프 인에이블 연장 신호를 디스에이블시키는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 스위치 제어부는
상기 제어 신호가 인에이블된 상태에서 상기 제 2 센스 앰프 인에이블 신호가 인에이블되면 소정 시간 인에이블되는 상기 스위치 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 스위칭부는
상기 스위치 제어 신호가 인에이블되면 상기 제 1 센스 앰프 구동 전압 생성부의 출력 노드와 상기 제 2 센스 앰프 구동 전압 생성부의 출력 노드를 연결시키고, 상기 스위치 제어 신호가 디스에이블되면 상기 제 1 센스 앰프 구동 전압 생성부의 출력 노드와 상기 제 2 센스 앰프 구동 전압 생성부의 출력 노드를 분리시키는 것을 특징으로 하는 반도체 메모리 장치. - 모드 제어 신호 및 리프레쉬 신호에 응답하여 제 1 센스 앰프 인에이블 신호의 인에이블 구간 동안 제 1 센스 앰프 구동 전압을 생성하거나, 상기 제 1 센스 앰프 인에이블 신호의 인에이블 구간보다 긴 구간 동안 상기 제 1 센스 앰프 구동 전압을 생성하는 전압 생성부;
제 2 센스 앰프 인에이블 신호의 인에이블 구간동안 제 2 센스 앰프 구동 전압을 생성하는 제 2 센스 앰프 구동 전압 생성부; 및
상기 제 1 센스 앰프 인에이블 신호의 인에이블 구간보다 긴 구간 동안 상기 제 1 센스 앰프 구동 전압이 생성될 경우 상기 제 2 센스 앰프 인에이블 신호에 응답하여 제 1 센스 앰프의 파워 라인과 제 2 센스 앰프의 파워 라인을 연결 또는 분리시키는 파워 라인 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 제 1 센스 앰프 구동 전압은 상기 제 1 센스 앰프의 파워 라인을 통해 상기 제 1 센스 앰프에 인가되고,
상기 제2 센스 앰프 구동 전압은 상기 제 2 센스 앰프의 파워 라인을 통해 상기 제2 센스 앰프에 인가되는 것을 특징으로 하는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 전압 생성부는
상기 모드 제어 신호가 인에이블되고 상기 리프레쉬 신호가 인에이블되면 제어 신호를 인에이블시키고, 상기 제 2 센스 앰프 인에이블 신호에 응답하여 상기 제어 신호를 디스에이블시키는 제어 신호 생성부, 및
상기 제어 신호가 인에이블되면 상기 제 1 센스 앰프 인에이블 신호의 인에이블 구간보다 긴 구간동안 상기 제 1 센스 앰프 구동 전압을 생성하고, 상기 제어 신호가 디스에이블되면 상기 제 1 센스 앰프 인에이블 신호의 인에이블 구간 동안 상기 제 1 센스 앰프 구동 전압을 생성하는 제 1 센스 앰프 구동 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 11 항에 있어서,
상기 제어 신호 생성부는
상기 모드 제어 신호가 인에이블되고 상기 리프레쉬 신호가 인에이블되면 상기 제어 신호를 인에이블시키고, 전압 인가 인에이블 신호가 디스에이블되면 상기 제어 신호를 디승에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - 제 12 항에 있어서,
상기 제 1 센스 앰프 구동 전압 생성부는
상기 제 1 센스 앰프 인에이블 신호가 인에이블되면 센스 앰프 인에이블 연장 신호를 인에이블시키고, 스위치 제어 신호가 인에이블되고 소정 시간이 경과하면 상기 센스 앰프 인에이블 연장 신호를 디스에이블시키는 인에이블 연장 신호 생성부,
상기 제어 신호가 디스에이블되면 상기 제 1 센스 앰프 인에이블 신호를 상기 전압 인가 인에이블 신호로서 출력하고, 상기 제어 신호가 인에이블되면 상기 센스 앰프 인에이블 연장 신호를 상기 전압 인가 인에이블 신호로서 출력하는 신호 선택부, 및
상기 전압 인가 인에이블 신호의 인에이블 구간동안 상기 제 1 센스 앰프 구동 전압을 생성하는 구동 전압 인가부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 파워 라인 제어부는
상기 제어 신호가 인에이블된 상태에서 상기 제 2 센스 앰프 인에이블 신호가 인에이블되면 소정 시간 인에이블되는 상기 스위치 제어 신호를 생성하는 스위치 제어부, 및
상기 스위치 제어 신호에 응답하여 상기 제 1 센스 앰프의 파워 라인과 상기 제 2 센스 앰프의 파워 라인을 연결 또는 분리시키는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140118864A KR20160029396A (ko) | 2014-09-05 | 2014-09-05 | 반도체 메모리 장치 |
| US14/565,086 US9214220B1 (en) | 2014-09-05 | 2014-12-09 | Semiconductor memory apparatus |
| CN201510459873.3A CN105405460B (zh) | 2014-09-05 | 2015-07-30 | 半导体存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140118864A KR20160029396A (ko) | 2014-09-05 | 2014-09-05 | 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160029396A true KR20160029396A (ko) | 2016-03-15 |
Family
ID=54783221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140118864A KR20160029396A (ko) | 2014-09-05 | 2014-09-05 | 반도체 메모리 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9214220B1 (ko) |
| KR (1) | KR20160029396A (ko) |
| CN (1) | CN105405460B (ko) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4017248B2 (ja) * | 1998-04-10 | 2007-12-05 | 株式会社日立製作所 | 半導体装置 |
| KR20060039266A (ko) | 2004-11-02 | 2006-05-08 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스앰프 구동전압 제어회로 |
| JP2009032324A (ja) * | 2007-07-26 | 2009-02-12 | Spansion Llc | 複数のメモリブロックを備える不揮発性記憶装置 |
| KR101020286B1 (ko) | 2008-12-05 | 2011-03-07 | 주식회사 하이닉스반도체 | 센스앰프 구동회로 및 이를 이용하는 센스앰프회로 |
| JP5259505B2 (ja) * | 2009-06-26 | 2013-08-07 | 株式会社東芝 | 半導体記憶装置 |
| US9042152B2 (en) * | 2011-08-25 | 2015-05-26 | Samsung Electronics Co., Ltd. | Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device |
| KR20130055992A (ko) * | 2011-11-21 | 2013-05-29 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이를 이용한 반도체 집적 회로 |
-
2014
- 2014-09-05 KR KR1020140118864A patent/KR20160029396A/ko not_active Application Discontinuation
- 2014-12-09 US US14/565,086 patent/US9214220B1/en active Active
-
2015
- 2015-07-30 CN CN201510459873.3A patent/CN105405460B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN105405460B (zh) | 2020-05-29 |
| US9214220B1 (en) | 2015-12-15 |
| CN105405460A (zh) | 2016-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20080019204A1 (en) | Apparatus and Method for Supplying Power in Semiconductor Device | |
| US7606105B2 (en) | Deep power down mode control circuit | |
| US9336838B1 (en) | Semiconductor memory apparatus and system including the same | |
| TWI231939B (en) | Main word line driver circuit receiving negative voltage in semiconductor memory device | |
| JP2013125577A (ja) | 半導体メモリ装置 | |
| KR20160075006A (ko) | 반도체 메모리 장치의 컬럼 제어신호 생성 회로 | |
| KR20160029396A (ko) | 반도체 메모리 장치 | |
| KR20160005994A (ko) | 반도체 메모리 장치 | |
| US9196328B2 (en) | Semiconductor memory apparatus and operation method using the same | |
| US7652933B2 (en) | Voltage generating circuit of semiconductor memory apparatus capable of reducing power consumption | |
| KR20160115484A (ko) | 전원 구동 회로 및 이를 포함하는 반도체 장치 | |
| KR20120121309A (ko) | 반도체메모리장치 | |
| KR100903388B1 (ko) | 내부전압 제어회로 및 그 제어방법 | |
| KR100974209B1 (ko) | 메모리 장치의 셀프 리프레쉬 주기 제어장치 | |
| KR20140025013A (ko) | 반도체메모리장치 | |
| KR100930393B1 (ko) | 내부전압 제어 장치 및 이를 이용한 반도체 메모리 장치 | |
| KR101809742B1 (ko) | 경로제어회로 | |
| KR20130061547A (ko) | 반도체 메모리 장치 | |
| KR20100002656A (ko) | 반도체 메모리 장치의 센스앰프 구동회로 | |
| US9190123B2 (en) | Semiconductor devices and semiconductor systems including the same | |
| KR100706833B1 (ko) | 반도체 메모리의 데이터 라이팅 장치 및 방법 | |
| KR101005139B1 (ko) | 반도체 소자의 파워 업 회로 | |
| KR20060135232A (ko) | 감지 증폭기 구동부의 제어 회로를 갖는 메모리 장치 | |
| KR100930418B1 (ko) | 데이터 레지스터 제어 회로 및 이를 포함하는 데이터 레지스터 회로 | |
| KR100968155B1 (ko) | 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |