CN111010148A - 一种高频dram的上升沿触发脉冲生成器及方法 - Google Patents

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Abstract

本发明提出一种高频DRAM的上升沿触发脉冲生成方法及电路，相邻的相差90度相位的次级时钟的上升沿触发形成脉冲信号进行数据传输。所述电路，包括四个并列的脉冲生成模块：脉冲生成模块：将两个相差90度相位的次级时钟信号的上升沿触发形成脉冲信号。本发明的好处是采用四相位的分频时钟来分别通过上升沿触发的脉冲来产生数据，从而避免时钟占空比对DRAM数据眼的影响，达到提升DRAM数据眼的质量。

Description

一种高频DRAM的上升沿触发脉冲生成器及方法
技术领域
本发明涉及DRAM的设计，具体为一种高频DRAM的上升沿触发脉冲生成器及方法。
背景技术
数据眼(Data Eye)是衡量DRAM(Dynamic Random Access Memory)质量的一个关键性参数。随着DRAM的工作频率不断提升，数据眼越来越小，对数据眼的质量要求就越来越高。
现有技术，DRAM的数据是由内部时钟经过时钟树传到每一个DQ(DRAM芯片中数据输入输出的相关引脚，具体在JEDEC标准中有定义，JEDEC：Joint Electron DeviceEngineering Council,电子器件工程联合委员会)后将数据放出，时钟的质量直接决定了数据眼的质量。如图1现有技术中DDR DRAM时钟与数据的时序图所示，随着时钟(clock)数据通过DQ进行传输，数据传输是在每个时钟周期的上升沿和下降沿传输的，例如在第一个时钟周期T1，它的上升沿和下降沿分别传输数据0和数据1；在第二个时钟周期T2，它的上升沿和下降沿分别传输数据2和数据3，依次进行直至8个数据(数据0至数据7)分别在四个周期的上升沿和下降沿传输完成。
但是，在实际由于时钟在传输过程中占空比往往比会有损失，占空比变化，时钟上升沿或下降提前或延迟到来。这样可能会导致某些数据传输变差，例如第一个时钟的下降沿延迟出现，导致数据1的传输会变得很差(图中并未示意)，这样最终的影响是对数据的数据眼造成很大的影响。造成DRAM的数据传输出现错误。
发明内容
针对现有技术中存在的问题，本发明提供一种高频DRAM的上升沿触发脉冲生成器及方法，结构简单，设计合理，能够解决时钟的占空比对Data Eye的影响，提高DRAM数据的Data Eye质量。
本发明是通过以下技术方案来实现：
根据本发明的第一方面：
一种高频DRAM的上升沿触发脉冲生成方法，相邻的相差90度相位的次级时钟的上升沿触发形成脉冲信号进行数据传输。
优选的，所述相邻的相差90度相位的次级时，钟即第一相位的次级时钟、第二相位的次级时钟、第三相位的次级时钟第四相位的次级时钟形成脉冲信号：
第一相位的次级时钟和第二相位的次级时钟产生第一脉冲信号；
第二相位的次级时钟和第三相位的次级时钟产生第二脉冲信号；
第三相位的次级时钟和第四相位的次级时钟产生第三脉冲信号；
第四相位的次级时钟和第一相位的次级时钟产生第四脉冲信号；
通过上述脉冲信号进行数据传输。
优选的，所述次级时钟由主时钟二分频产生。
根据本发明的第二方面：
一种高频DRAM的上升沿触发脉冲生成电路，
包括四个并列的脉冲生成模块：
脉冲生成模块：将两个相差90度相位的次级时钟信号的上升沿触发形成脉冲信号。
优选的，
所述脉冲生成模块包括触发器控制模块和触发器模块：
触发器控制模块：通过两个相差90度相位的次级时钟信号输入生成触发器的置位和复位信号；
触发器模块：生成所述脉冲信号。
进一步优选的，所述触发器控制模块通过延迟单元产生触发器的置位和复位信号。
更进一步优选的，所述触发器控制模块由两个相同的信号生成单元组成；两个相同的信号生成单元组成分别连接相位相邻的两个次级时钟信号；所述两个次级时钟信号为相位时钟输入一和相位时钟输入二；相位时钟输入二落后相位时钟输入一相位90度；所述两个相同的信号生成单元的输出分别为置位信号和复位信号。
更进一步优选的，所述信号生成单元包括延迟单元、第一非门和第一与非门；输入信号连接第一与非门的一端；输入信号依次经过延迟单元和第一非门后连接与非门的另一端。
进一步优选的，所述触发器控制模块通过触发器反馈信号产生触发器的置位和复位信号。
更进一步优选的，所述触发器控制模块生成置位和复位信号输出给触发器模块，触发器模块的正脉冲信号和负脉冲信号反馈接入触发器控制模块；触发器模块的正脉冲信号做为脉冲信号。
更进一步优选的，所述触发器控制模块包括两个相同的前置信号生成单元和一个后置信号生成单元；
两个前置信号生成单元分别生成内部置位信号和内部复位信号；
后置信号生成单元生成触发器的置位和复位信号。
更进一步优选的，所示两个相同的前置信号生成单元分别连接相位相邻的两个次级时钟信号、负反馈脉冲输入和正反馈脉冲；
所述两个相同的前置信号生成单元为第一前置信号生成单元和第二前置信号生成单元
第一前置信号生成单元连接相位时钟输入一和负反馈脉冲输入；第二前置信号生成单元连接相位时钟输入二和正反馈脉冲输入。
更进一步优选的，所述前置信号生成单元包括第二非门和第四与非门；相位时钟信号接第二非门的输入端；第二非门的输出端接第四与非门的一个输入端；反馈脉冲信号接第四与非门的另一个输入端；所述反馈脉冲信号为反馈正脉冲信号或反馈负脉冲信号；第四与非门输出内部置位信号或内部复位信号。
更进一步优选的，所述后置信号生成单元，包括一个内部触发器和两个与非门；
内部置位信号和内部复位信号分别连接内部触发器的两个输入端；内部触发器的两个输出分别第五与非门和第六与非门的一个输入端；两个相位时钟输入信号分别连接第五与非门和第六与非门的另一个输入端；第五与非门和第六与非门的输出端分别为置位和复位信号。
更进一步优选的，所述内部触发器可以为通常的RS触发器
进一步优选的，所述触发器为RS触发器。
进一步优选的，所述触发器为RS触发器包括：第二与非门和第三与非门；置位信号连接第二与非门的一端；第二与非门的输出为正脉冲信号；复位信号连接第三与非门的一端；第三与非门的输出为负脉冲信号；第二与非门输出连接第三与非门的另一端；第三与非门输出连接第二与非门的另一端。
与现有技术相比，本发明具有以下有益的技术效果：
本发明的技术方案是采用四相位的分频时钟来分别通过上升沿触发的脉冲来产生数据，从而避免时钟占空比对DRAM数据眼的影响，达到提升DRAM数据眼的质量。
进一步的，本发明所述上升沿触发的脉冲生成模块第一种结构采用延时时钟的方法产生RS触发器的置位信号和复位信号来生成脉冲信号，其结构简单，易于实现，时钟延时器的延时不超过两个输入时钟的相位差，比较适用于中低频时钟的应用。
进一步的，本发明所述上升沿触发的脉冲生成模块第二种结构采用两级的RS触发器来生成脉冲信号，其没有频率限制，适用于高频时钟的应用。
附图说明
图1为现有技术中DDR DRAM时钟与数据的时序图。
图2为本发明的时钟和数据的时序图。
图3为本发明的脉冲生成器的结构示意图。
图4为本发明的脉冲生成模块优选实施例一。
图5为触发器控制模块一的结构示意图。
图6为触发器结构示意图。
图7为本发明的脉冲生成模块优选实施例二。
图8触发器控制模块二的结构示意图。
图9为本发明前置信号生成单元模块示意图。
图10为本发明的脉冲生成模块优选实施例二具体结构示意图。
具体实施方式
下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
本发明通过将两个相差90度相位的次级时钟信号的上升沿触发形成脉冲信号进行数据传输。
第一相位的次级时钟信号和第二相位的次级时钟信号产生第一脉冲信号；
第二相位的次级时钟信号和第三相位的次级时钟信号产生第二脉冲信号；
第三相位的次级时钟信号和第四相位的次级时钟信号产生第三脉冲信号；
第四相位的次级时钟信号和第一相位的次级时钟信号产生第四脉冲信号；
通过上述脉冲信号进行数据传输。
本发明采用对主时钟信号(clock)进行四相位分频的得到四个相位不同的次级时钟信号，即第一相位时钟clk_00、第二相位时钟clk_90、第三相位时钟clk_180、第四相位时钟clk_270，它们分别相差90°相位。结合它们的上升沿触发生成四个脉冲信号，分别为第一脉冲信号pulse0、第二脉冲信号pulse1、第三脉冲信号pulse2和第四脉冲信号pulse3。通过这四个脉冲信号来进行在DQ上数据的输入输出。上述处理过程的时序如图2本发明的时钟和数据的时序图所示，其中：
第一脉冲信号pulse0由第一相位时钟clk_00和第二相位时钟clk_90上升沿触发形成；
第二脉冲信号pulse1由第二相位时钟clk_90和第三相位时钟clk_180上升沿触发形成；
第三脉冲信号pulse2由第三相位时钟clk_180和第四相位时钟clk_270上升沿触发形成；
第四脉冲信号pulse3由第四相位时钟clk_270和第一相位时钟clk_00上升沿触发形成。
在第一脉冲信号pulse0、第二脉冲信号pulse1、第三脉冲信号pulse2、第四脉冲信号pulse3的触发下数据(数据0至数据7)依次在DQ上进行输入输出。
结合上述时序图本发明还提出了一种高频DRAM的上升沿触发脉冲生成器，如图3本发明的脉冲生成器的结构示意图所示，包括四个并列的脉冲生成模块，为第i脉冲生成模块，这里i＝0、1、2、3。即分别为第一脉冲生成模块、第二脉冲生成模块、第三脉冲生成模块、第四脉冲生成模块。
脉冲生成模块的作用是：将两个相差90度相位的次级时钟信号的上升沿触发形成脉冲信号。
每个脉冲生成模块输入为相位相邻(相差90度)的两个次级时钟信号；输出脉冲信号。
即：脉冲生成模块的输入信号为对主时钟信号进行四相位分频的四个相位不同的次级时钟信号，即第一、二、三、四相位时钟clk_00、clk_90、clk_180、clk_270；相位相邻的两个相位时钟依次成对后分别作为每个脉冲生成模块的输入信号；每个脉冲生成模块分别输出脉冲信号。对应四个脉冲生成模块为脉冲信号(pulse_it)也即图中的第i脉冲信号，这里i＝0、1、2、3。
脉冲信号的产生是由时钟的上升沿触发的，这样DQ数据的宽度只由时钟的上升沿决定，从而避免了占空比对数据眼的影响。四个脉冲生成模块结构时一样的，下面对其进行介绍说明。
脉冲生成模块包括触发器控制模块和触发器模块：
触发器控制模块的作用是通过两个相差90度相位的次级时钟信号输入生成触发器的置位和复位信号；
触发器模块的作用是生成脉冲信号。
脉冲生成模块可以有多种实现形式，举例说明如下。脉冲生成模块优选实施例一：
如图4本发明的脉冲生成模块优选实施例一所示。
触发器控制模块生成置位和复位信号输出给触发器模块最后生成脉冲信号。
优选实施例一的触发器控制模块通过延迟单元产生触发器的置位和复位信号；
如图5触发器控制模块一的结构示意图所示，由两个相同的信号生成单元组成。两个相同的信号生成单元组成分别连接相位相邻(相差90度)的两个次级时钟信号：相位时钟输入一和相位时钟输入二。相位时钟输入二落后相位时钟输入一相位90度。它们的输出分别为置位信号和复位信号。
信号生成单元包括延迟单元(Delay单元)、第一非门和第一与非门；输入信号连接第一与非门的一端；输入信号连接依次经过延迟单元和第一非门后连接与非门的另一端。
如图6为触发器结构示意图，这里的触发器为RS触发器结构，包括第二与非门和第三与非门；置位信号连接第二与非门的一端；第二与非门的输出为正脉冲信号；复位信号连接第三与非门的一端；第三与非门的输出为负脉冲信号；第二与非门输出连接第三与非门的另一端；第三与非门输出连接第二与非门的另一端；
这里需要说明的是正脉冲信号即为前述脉冲生成模块的脉冲信号。这里介绍负脉冲信号是为了下述实施例的方便说明。
脉冲生成模块优选实施例二：
如图7本发明的脉冲生成模块优选实施例二所示。
优选实施例二的触发器控制模块通过触发器反馈信号产生触发器的置位和复位信号；即这里与优选实施例一的区别是，输出脉冲信号(触发器的正脉冲信号)和(触发器的负脉冲信号)会反馈接入触发器控制模块。
触发器控制模块生成置位和复位信号输出给触发器模块，触发器模块的正脉冲信号和负脉冲信号反馈接入触发器控制模块；触发器模块的正脉冲信做号为脉冲信号。
如图8触发器控制模块二的结构示意图所示，由两个相同的前置信号生成单元和一个后置信号生成单元组成。
两个前置信号生成单元分别生成内部置位信号和内部复位信号；
后置信号生成单元生成触发器的置位和复位信号；
两个相同的前置信号生成单元分别连接相位相邻(相差90度)的两个次级时钟信号、负反馈脉冲输入和正反馈脉冲；即第一前置信号生成单元连接相位时钟输入一和负反馈脉冲输入；第二前置信号生成单元连接相位时钟输入二和正反馈脉冲输入。
下面以一个前置信号生成单元为例进行介绍，如图9为本发明前置信号生成单元模块示意图所示：
前置信号生成单元包括第二非门和第四与非门；相位时钟信号接第二非门的输入端；第二非门的输出端接第四与非门的一个输入端；反馈脉冲信号(反馈正脉冲信号或反馈负脉冲信号)接第四与非门的另一个输入端。第四与非门输出内部置位信号或内部复位信号。
对于后置信号生成单元，包括一个内部触发器和两个与非门；内部置位信号和内部复位信号分别连接内部触发器的两个输入端；内部触发器的两个输出分别第五与非门和第六与非门的一个输入端；两个相位时钟输入信号(相位时钟输入一和相位时钟输入二)分别连接第五与非门和第六与非门的另一个输入端；第五与非门和第六与非门的输出端分别为(触发器的)置位和复位信号。
这里内部触发器可以为通常的RS触发器。如图10本发明的脉冲生成模块优选实施例二具体结构示意图所示，图中的RS触发器即为与前述触发器一样的结构。实施例二也可以认为是两级触发器结构。
脉冲生成模块优选实施例二的触发器模块与脉冲生成模块优选实施例一的触发器模块相同，只不过脉冲生成模块优选实施例二的触发器模输出的正脉冲信号和负脉冲信号分别作为触发器控制模块二的反馈正脉冲和反馈负脉冲信号输入。
相对于优选实施例一中通过延迟单元产生触发器的置位和复位信号这里通过触发器反馈信号产生触发器的置位和复位信号的好处是，因为没有延迟单元，这里应用于高频信号的处理信号时能够保证信号的完整性。本发明的技术方案是采用四相位的分频时钟来分别通过上升沿触发的脉冲来产生数据，从而避免时钟占空比对DRAM数据眼的影响，达到提升DRAM数据眼的质量。
进一步的，本发明所述上升沿触发的脉冲生成模块第一种结构采用延时时钟的方法产生触发器的置位信号和复位信号来生成脉冲信号，其结构简单，易于实现，时钟延时器的延时不超过两个输入时钟的相位差，比较适用于中低频时钟的应用。
进一步的，本发明所述上升沿触发的脉冲生成模块第二种结构采用两级的触发器来生成脉冲信号，其没有频率限制，适用于高频时钟的应用。

Claims (10)

1.一种高频DRAM的上升沿触发脉冲生成方法，其特征在于：
相邻的相差90度相位的次级时钟的上升沿触发形成脉冲信号进行数据传输。
2.如权利要求1所述的一种高频DRAM的上升沿触发脉冲生成方法，
其特征在于：
所述相邻的相差90度相位的次级时钟为第一相位的次级时钟、第二相位的次级时钟、第三相位的次级时钟、第四相位的次级时钟；
第一相位的次级时钟和第二相位的次级时钟产生第一脉冲信号；
第二相位的次级时钟和第三相位的次级时钟产生第二脉冲信号；
第三相位的次级时钟和第四相位的次级时钟产生第三脉冲信号；
第四相位的次级时钟和第一相位的次级时钟产生第四脉冲信号；
通过上述脉冲信号进行数据传输。
3.如权利要求1所述的一种高频DRAM的上升沿触发脉冲生成方法，
其特征在于：
所述次级时钟由主时钟二分频产生。
4.一种高频DRAM的上升沿触发脉冲生成电路，其特征在于：
包括四个并列的脉冲生成模块：
脉冲生成模块：将两个相差90度相位的次级时钟信号的上升沿触发形成脉冲信号。
5.如权利要求4所述一种高频DRAM的上升沿触发脉冲生成电路，其特征在于：
所述脉冲生成模块包括触发器控制模块和触发器模块：
触发器控制模块：通过两个相差90度相位的次级时钟信号输入生成触发器的置位和复位信号；
触发器模块：生成所述脉冲信号。
6.如权利要求5所述一种高频DRAM的上升沿触发脉冲生成电路，其特征在于：
所述触发器控制模块通过延迟单元产生触发器的置位和复位信号。
7.如权利要求6所述一种高频DRAM的上升沿触发脉冲生成电路，其特征在于：
所述触发器控制模块由两个相同的信号生成单元组成；两个相同的信号生成单元组成分别连接相位相邻的两个次级时钟信号；所述两个次级时钟信号为相位时钟输入一和相位时钟输入二；相位时钟输入二落后相位时钟输入一相位90度；所述两个相同的信号生成单元的输出分别为置位信号和复位信号。
8.如权利要求7所述一种高频DRAM的上升沿触发脉冲生成电路，其特征在于：
所述信号生成单元包括延迟单元、第一非门和第一与非门；输入信号连接第一与非门的一端；输入信号依次经过延迟单元和第一非门后连接与非门的另一端。
9.如权利要求5所述一种高频DRAM的上升沿触发脉冲生成电路，其特征在于：
所述触发器控制模块通过触发器反馈信号产生触发器的置位和复位信号。
10.如权利要求9所述一种高频DRAM的上升沿触发脉冲生成电路，其特征在于：
所述触发器控制模块生成置位和复位信号输出给触发器模块，触发器模块的正脉冲信号和负脉冲信号反馈接入触发器控制模块；触发器模块的正脉冲信号做为脉冲信号。
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