CN101326586A - 决定检测存储阵列输出的最佳时间情况存储 - Google Patents

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CN101326586A CNA2006800465144A CN200680046514A CN101326586A CN 101326586 A CN101326586 A CN 101326586A CN A2006800465144 A CNA2006800465144 A CN A2006800465144A CN 200680046514 A CN200680046514 A CN 200680046514A CN 101326586 A CN101326586 A CN 101326586A
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Abstract

一种存储部件内的跟踪电路，其在最佳时间情况产生检测使能信号。该跟踪电路包括含有许多个虚设单元(220，230，240)的可升级驱动器块，每个虚设单元具有的驱动强度与存储阵列(120)内单元的驱动强度相同。虚设单元被开启并像存储阵列内的存储单元一样驱动存储列。结果，至少当行的数目大时，可升级驱动器块模拟列(列内的许多个行)引起的延迟。在行的数目较小的情形下，反向控制逻辑仿真该延迟，并且反向控制逻辑和可升级驱动器块中的一个提供用于触发检测操作的脉冲。

Description

决定检测存储阵列输出的最佳时间情况存储
技术领域
【0001】本发明涉及存储部件(memory unit)的设计，以及更明确地涉及用于决定检测存储阵列输出的最佳时间情况(time instance)的方法与途径，该存储阵列可以产生带有可变延迟的数据输出。
背景技术
【0002】存储阵列通常包含多重单元，每个单元一般存储数据比特。这些单元可以用例如SRAM(静态随机存取存储)和DRAM(动态RAM)的技术实现，这些技术是相关领域公知的。通常，存储阵列在相应的输出路径上产生输出信号，该输出信号表示由输入信号指定的存储在单元内的值。
【0003】输出信号通常被检测来决定相应的比特值。通常，输出信号强度在最佳时间情况(time instance)被检查，并且相应的比特值基于该强度被决定。
【0004】在检测中，时间情况(在该情况检测发生)需要是最佳的，检测太早可能导致检测到错误值，检测太晚可引起相对较少的吞吐量性能。因此，在现有技术中，公认需要在最佳时间检测输出信号。
【0005】这种存储阵列，特别是SRAM，常常需要被用于通用及专用集成电路，例如DSP、微处理器、无线基带处理器等。
【0006】当存储阵列可产生带有可变延迟的输出信号时额外的挑战被呈现出来。例如，存储阵列经常利用“编译器技术”实现，其中高级设计者设计存储部件(memory unit)的不同组件(例如解码器，检测放大器)，这些组件需要与不同构造的存储阵列一起工作。
【0007】于是后期设计者会挑选适合于所关注具体环境的所关注的期望的构造(存储阵列的尺寸)。这样，通过使用编译器技术，高级设计者提供支持各种存储阵列规模的广泛架构，而稍后由不同的人挑选具体的构造。
【0008】关于这种环境的一个问题是存储阵列产生的输出信号依靠存储阵列规模构造经历不同的延迟。该延迟也会被其它因素影响，例如(制造)过程变化、温度和实际操作期间的电压变化。这样，用于检测输出信号的最佳时间将依靠后期设计者挑选的具体构造而变化。
【0009】在一种常见的现有途径中，“跟踪装置”被使用，其试图产生指示检测情况的检测信号。通常，跟踪装置包含组件，其仿效引起输出信号中可变延迟的效应，并且这样检测信号会精确地指定最佳检测情况。
【0010】存在提供这样一种跟踪装置的普遍需要，该跟踪装置指示检测存储阵列输出的最佳时间情况，存储阵列可产生含有可变延迟(如上述的编译器存储中的延迟)的数据输出存储。
附图说明
【0011】本发明将参照下文简要描述的下列附图进行描述。
【0012】图1是可实现本发明多个方面的示例设备的框图。
【0013】图2显示了一个实施例中的存储阵列的内部构造。
【0014】图3说明了在存储阵列的输出中引起延迟效应的分布电容。
【0015】图4显示了一个实施例中的存储单元的内部结构。
【0016】图5说明了在存储部件内产生检测使能信号的现有跟踪装置的实施方式。
【0017】图6是说明依照本发明多个方面的跟踪装置的存储框图。
【0018】图7显示了包含在本发明的一个实施例的跟踪装置内的可升级驱动器与反向控制逻辑的细节。
【0019】图8是说明本发明一个实施例中跟踪电路所用的虚设单元(dummy cell)的细节的电路图。
【0020】图9是时序图，其说明了一个实施例中操作存储部件的多种组件的时序关系。
具体实施方式
1.概述
【0021】依照本发明一个方面提供的跟踪装置包含用于决定最佳检测情况来检测存储阵列输出的可升级驱动器。可升级驱动器的使用使跟踪装置可在存储阵列尺寸变化时最佳地决定检测情况。
【0022】本发明的另一个方面使用反向跟踪电路(***)
【0023】本发明的几个方面参照说明的示例在下文被描述。应该了解的是众多特定细节、关系与方法被列出，以提供对本发明的全面了解。然而，相关领域的技术人员会容易地认识到本发明可在没有一个或更多具体细节的情况下或者通过其它方法等被实行。在其它情况下，众所周知的结构或操作没有详细示出，以避免混淆本发明的特征。
2.示例设备
【0024】图1为可实现本发明多种方面的实例设备的框图。所示的设备100包含地址解码器110、存储阵列120，检测放大器块130、输出(O/P)缓冲器140与外部系统190。除外部系统190之外的全部组件可被视为包含在存储部件(memory unit)内。每个块在下文被更详细地描述。
【0025】存储阵列120包含组织成行与列的单元，如图2描绘。如图2所示，单元230、240与220(行中的其它单元未显示出)被提供在单一一行内，而单元220与230被提供在一一列内(列中的其它单元未显示出)。一列的全部单元连接到单一的列线路上，并且当被使能时，在单一的列线路上提供它们的输出。例如，图2中单元220与230在列线路280-M上提供它们的输出。一行的单元由行线路290-1到290-N(包含于路径112)上相应的行使能信号使能。存储在被使能的一行的单元内的比特在列线路280-1到280-M(包含于路径123)上被提供。
【0026】继续参照图1，外部系统190在路径191上(向地址解码器110)发送所关注的需要在存储阵列120中被读取的字的地址(行地址)，并在路径149上接收存储在指定的字内的值。外部系统190可包含产生地址的多种处理器(未显示)。
【0027】地址解码器110(决定具体的行)解码地址并使能相应于所接收的地址的行使能信号，这样引起被使能行内的存储单元(memorycell)在路径125(或特定的列线路280-1到280-M)上输出它们存储的比特值。
【0028】输出缓冲器140向检测放大器块130的输出比特(在路径134被接收)提供增加的强度(或缓冲)，并在路径149上提供相应的信号给外部系统190。
【0029】检测放大器块130检测存储单元的输出产生的输出信号并将它们放大到可被可靠使用的水平。结果，产生的比特值被展现在路径134上。检测放大器块130包含用于字(或行)内每个存储单元的一个检测放大器部件(更多细节如下面图3所示)。每个检测放大器部件被连接到相应的列线路(从存储阵列120接收)并接收相应列内单元的输出。
【0030】一般而言，每个检测放大器部件需要在最佳时间情况(timeinstance)检测相应的输出信号(从存储阵列120接收)，如上文背景技术部分的描述。编译器存储类型的环境在决定这一最佳时间情况存在的一些挑战将在下文参考图3和4更详细地说明。
3.在最佳时间检测的挑战
【0031】图3为说明在一个实施例中决定最佳检测情况需要考虑的一些示例性挑战的部分存储部件的框图。特别地说明了存储阵列的行线路和列线路内的各个寄生电容影响最佳检测情况的方式。
【0032】所示框图包含地址解码器110、检测放大器块130和行线路290-1到290-N以及列线路280-1到280-M(表示存储阵列120内单元的组织)。每个组件在下文被更详细地描述。
【0033】所示检测放大器块130包含检测放大器部件330-1到330-M，每个检测放大器检测在相应列线路上所接收的输出信号。每个检测放大器部件需要在适当时间情况检测相应列线路，如下文更详细的描述，由于各种寄生电容可能出现一些挑战。
【0034】元件320-340表示与行290-1关联的分布电容而元件350与360表示与列线路(或比特线路)280-M关联的分布电容。为了说明，只有元件320、330、340、350与360被显示为分立元件，但该电容通常分布在存储阵列的各个部分。另外，虽然未显示，存储阵列120的全部行线路与列线路有相似的关联电容。
【0035】另外，例如累积电容(举例来说，对于列线路280-M，350、260等电容值的和)引起信号强度依靠存储阵列120内行的数目以不同的速率增加。通常，当行的数目增加时，增加速率降低。
【0036】假设需要在输出信号达到期望强度(用于可靠性)后检测输出信号，该“延迟”可被视为与行的数目正相关，并且最佳检测情况也需要考虑这一延迟来被设计。此外在地址解码器110使能相应行之前，延迟量也可能依靠存储阵列120内行的数目变化。
【0037】由于存储单元所提供的内部负载，可能出现其它挑战。在下文描述的实施例中，每个(存储)单元被实现为以不同的形式提供输出信号。因此参考存储单元的不同实施方式继续进行描述，如下文参考图4的描述。
4.提供差分输入的单元
【0038】图4更详尽地说明一个实施例中存储单元的内部结构与相应的检测放大器部件的操作。该图被显示包含反相器480与490，晶体管430与440以及检测放大器部件410。每个组件在下文被更详尽地描述。
【0039】反相器480与490是背对背连接的。反相器480与490的输出彼此互补。反相器480与490的输出构成表示存储单元420内存储的比特值的差分电压输出。
【0040】当行使能290-1被开启，每个晶体管430与440将相应反相器480与490的输出分别连接到比特线路450与460。反相器480与490的输出因而被分别呈现在线路450与460(包含在列线路280-M中)上。
【0041】可以认识到每个晶体管430/440也引起存储单元420输出(的信号强度的上升)中的一些延迟(由于关联电阻与电容)。
【0042】当检测放大器410被开启(被触发)时，其放大比特线路450与460上强度的差值，并将被放大的信号与阈值进行比较来决定比特线路450/460上的信号代表1还是代表0。优选的是检测放大器利用低强度输入信号作出这一决定，这样可实现高速低功耗的存储部件。
【0043】线路450与460上的差分电压开始向可靠决定存储单元内存储的比特值所需的水平增大。
【0044】由于前文描述的分布电容引起的延迟效应，差分电压的增大取决于存储阵列内行与列的数目及其它因素而以不同速率发生。
【0045】在编译器存储类型的组件内，可能需要检测放大器根据不同尺寸的存储阵列来操作，并且至少在这种情况下，必需在最佳时间情况触发检测放大器，使得不考虑存储阵列的大小，就可以可靠地决定存储阵列内所存储的信息。这是通过利用下文描述的跟踪装置来设法完成的。
5.现有跟踪装置
【0046】图5为说明一个实施例中的跟踪装置的现有存储部件的框图。显示的存储部件500包含时钟发生器510、控制块520、地址解码器110、存储阵列120(包括存储单元420)、通过门(pass gate)580、列跟踪互联590、检测放大器130与输出缓冲器140。
【0047】地址解码器110、存储阵列120与输出缓冲器140如上文参考图1的描述操作，而且为了简明不重复该描述。每个检测放大器部件330-1到330-M(包含于检测放大器130内)通过检测使能信号526指定的时间情况检测列线路280-1到280-M上的输出信号。
【0048】时钟产生器510在路径506(从未显示的外部源)上接收时钟信号，并在通过路径506接收时钟信号的时刻产生负时钟脉冲。该时钟脉冲的负(1到0)转换与正(0到1)转换分别表示从存储阵列120中读取字所需操作的开始与结束。时钟发生器510也转发内部产生的负时钟脉冲到控制块520。
【0049】控制块520、互联元件528与529，通过门580与列跟踪互联590操作来产生检测使能信号526，这在下文更详细地描述。
【0050】元件529与528为电互联元件并分别为控制块520所产生的跟踪脉冲提供前向与返回路径。这些互联元件具有与它们关联的分布电容并被设计成仿真存储阵列120内列线路上的分布电容(例如，350与360)引起的延迟。
【0051】通过门580是用数字门实现的，并被设计用来仿真存储阵列120内存储单元的串联NMOS晶体管(如图4中430与440所示)引起的延迟。
【0052】列跟踪互联590为电互联元件并被设计成仿真存储阵列120的一行存储上的分布电容(例如，320、330与340)引起的延迟。
【0053】控制块520转发路径505(从外部系统)上所接收的地址到地址解码器110。另外，当控制块520接收到来自时钟发生器510的时钟脉冲的负转换时，就生成跟踪脉冲(在互连路径529上)。当控制块520在互连路径528上接收到跟踪脉冲时，就产生用于检测放大器块130的检测放大器的触发(检测使能)信号。
【0054】由于互联元件528/529仿真由于列线路相关电容造成的延迟，列跟踪互连590仿真由于行相关电容造成的延迟，通过门580仿真由于存储单元内相关串联N-MOS晶体管(430/440)造成的延迟，所以跟踪脉冲通过各个组件传播所经历的延迟(被控制块520接收之前)代表用于产生检测使能信号的延迟度量。
【0055】因此，当触发脉冲在互联元件528上返回控制块520时，控制块520产生开启(使能)检测放大器部件的使能(触发)信号。其后，当内部时钟生成部件510产生的时钟脉冲从0到1转换时，控制块520复位(驱动跟踪脉冲到无效状态)并禁能(关闭)检测放大器。在路径506上接收到上升沿时，读操作又一次开始。
【0056】上文描述的跟踪装置方法存在几个缺点，其中一些缺点将在下文描述：
【0057】如前文描述，元件529与528被设计成尽可能精确地仿真由存储阵列120内的列线路上的分布电容引起的延迟。这些元件(例如长度、宽度与厚度)的参数是基于实际存储阵列的仿真模型选择的。仿真模型内任何不准确或改变都会导致比为这些元件的参数选择的最优值要小。
【0058】同样，在通过门580与连续晶体管仿真的存储单元结构中，它们之间经常存在不匹配。
【0059】另外，这个技术会导致对于更大结构(更大行数)，跟踪脉冲的显著失真(更长的上升与下降时间)，因此导致检测放大器的不可靠操作，对于更大结构的存储阵列尤为如此。
【0060】由于上文描述的这些因素，检测放大器使能(触发)信号的定时/时序可能小于最佳定时/时序。本发明的各个方面克服这些缺点中的至少一些缺点，如下文更详尽描述。
6.改进的跟踪装置
【0061】图6为说明依照本发明一个方面的跟踪装置的存储部件的框图。显示的存储部件600包含时钟发生器610、控制块620、地址解码器110、存储阵列120(包括存储单元650)、跟踪信号驱动器695、列跟踪负载696、可升级驱动器块680、反向控制逻辑690、检测放大器块130和输出缓冲器140。
【0062】地址解码器110、存储阵列120与输出缓冲器140如上文描述操作，并且为了简明不对其进行重复描述。每个检测放大器部件330-1到330-M(包含在检测放大器130中)在由检测使能信号626指定的时间情况检测列线路280-1到280-M上的输出信号。
【0063】控制块620、列跟踪负载696、跟踪信号驱动器695、可升级驱动器680与反向控制逻辑690操作来产生检测使能信号626(因此作为跟踪电路操作)，如下文更详尽描述。
【0064】列跟踪负载696可由电互联元件实现，并被设计成仿真由存储阵列120内一行上的分布电容引起的延迟。列跟踪负载696可以与列跟踪互连590相似的方式实现。
【0065】时钟发生器610在路径606(从未显示的外部源)上接收时钟信号，并在路径606上接收时钟信号的时刻产生负时钟脉冲。该时钟脉冲的负(1到0)转换与正(0到1)转换分别表示从存储阵列120中读取字所需存储操作的开始与结束。时钟产生器610也转发内部产生的负时钟脉冲到控制块620。
【0066】跟踪信号驱动器695接收来自控制块620的开始脉冲，并用正脉冲驱动可升级驱动器块680与反向控制逻辑690(分别在路径698与699上)。跟踪信号驱动器695被实现为缓冲器，其驱动强度被设计成等于在路径116上驱动行线路的行使能信号的驱动器的驱动强度。
【0067】可升级驱动器680包含被组织成单列并连接到虚设列线路的许多个(虚设(dummy))单元，该虚设列线路被设计成基本复制列线路(在传播正脉冲到控制块620时)引起的(电容性)延迟。使用这种单元便于可升级驱动器块680准确仿真(存储阵列内)行数目大的情形造成的延迟。在下文参考图7与8更加详尽地描述可升级驱动器块680在一个实施例中的实现方式。
【0068】然而，假设行数目小，可升级驱动器块680自身可能不会促进对存储阵列120列线路经历的延迟的准确仿真(原因在下文说明)。反向控制逻辑690(连同到控制块620的连接)操作来修正这一状况，如下文描述(更多细节参考图7)。
【0069】反向控制逻辑690被设计成仿真行的数目小的情形下存储阵列120的延迟，并且在这种情况下正脉冲被快速(超过可升级驱动器块680)传播。然而，在单元数目大的情形下，正脉冲传播不快于可升级驱动器块680。在一个实施例中，反向控制逻辑690被实现为串联连接的一对反相器和NMOS晶体管，如下文关于图7的描述。
【0070】控制块620转发在路径605(从外部系统)接收的地址到地址解码器110。此外，控制块620一旦接收来自时钟发生器610的时钟脉冲的负转换，就产生开始脉冲。开始脉冲被产生，其延迟等于在解码地址解码器110内行地址时会遇到的延迟。在一个实施例中，延迟是固定的并由存储部件的设计者决定。
【0071】控制块620一旦接收来自反向控制逻辑690或可升级驱动器块680的返回脉冲，就声明(assert)检测使能信号626。如可从上文的描述(以及在下文关于图7的描述)意识到，从可升级驱动器块680接收的返回脉冲准确地反映大的行数目情况下的检测情况。另一方面，对于小的行数目，反向控制逻辑690加速检测情况(或产生检测使能信号626)。
【0072】从上文会意识到控制块620产生带有延迟的开始脉冲，该延迟包括地址解码器110的延迟，列跟踪负载696引起的延迟等于行的电容引起的延迟，并且跟踪信号驱动器695、可升级驱动器680与反向控制逻辑690组合引起的延迟等于列线路的电容引起的延迟。因为每个组件(基本)准确地仿真相应的延迟，所以检测情况可被准确地决定。
【0073】然而，如上文所指出的，反向控制逻辑690操作以在小的行数目情形下提供返回脉冲，另外情况下可升级驱动器680提供返回脉冲。通过反向控制逻辑690与可升级驱动器680的示例性实施方式对跟踪列线路内的电容引起的延迟继续进行描述。
7.反向控制逻辑与可升级驱动器
【0074】图7说明了在一个实施例中仿真由列线路内的电容引起的延迟的反向控制逻辑690与可升级驱动器680的细节。显示的可升级驱动器块680包含块710-1到710-4以及720-1到720-4。显示的反向控制逻辑690包含反相器740与755以及NMOS晶体管756。
【0075】块710-1到710-4以及720-1到720-4中的每一块表示连接到虚设列线路760的虚设单元，这些虚设单元中每一个的驱动强度等于用于存储阵列120内的存储单元的驱动强度。在一个实施例中，可升级驱动器680包含显示为存储阵列120内每8行的710-1到710-4以及720-1到720-4块中的一块，并且有如图8所示的结构。块710-1与720-1被永久禁止(通过连接到电路的地)，并且因此不在虚设列线路760上输出信号，而当被使能时，块710-2到710-4以及720-2到720-4在列线路760上输出逻辑0信号。这样，块710-1与720-1使列线路760被加载。
【0076】参考图8，PMOS晶体管850与NMOS晶体管840形成输入连接到电源860的CMOS开关。CMOS开关(在路径837上)的输出为逻辑0。这样当跟踪信号驱动器695驱动路径698到1时，晶体管830被接通。因此，CMOS开关驱动列线路760到0。形成CMOS开关的晶体管以及晶体管830被制造成与存储阵列/单元内相应的元件相同。
【0077】继续参考图7，当710-2到710-4以及720-2到720-4中的每个块接通时其驱动强度与由存储阵列120内的存储单元产生的驱动强度相同。由于列线路760的电容也基本等于存储阵列的列线路的电容，所以在路径760上返回脉冲传播的延迟会基本等于存储阵列中列线路上的延迟。
【0078】在710-1到710-4的四个块组成的组中，三个块710-2、710-3与710-4中的每个块在虚设列线路760上输出(驱动)信号，而一个块710-1作为负载。因为一组块710-1到710-4用于存储阵列120内的每8行，可意识到在较大结构(大的行数目)情况下有大量的驱动器(与块710-2到710-4相似)。因此可升级驱动器680与反向控制逻辑690一样快地传播正脉冲698(如路径760上的返回脉冲)。
【0079】然而，对于较小结构(较小的行数目)，有成比例的较小数目的块710-2到710-4，并且由于非驱动器块(与710-1相似)以及增加的电容，因此有与虚设列线路760上的负载相比不成比例的较少数目的驱动器(与块710-2到710-4相似)。
【0080】因此，对于较小结构，可升级驱动器680传播正脉冲698(如路径760上的返回脉冲)的速度比需要的速度慢。这被反向控制逻辑690修正。在下文描述的小的行数目情形下，反向控制逻辑690传播正脉冲(如路径760上的返回脉冲)更早。
【0081】反相器740与755被串联连接并且因此传播路径698上所接收的信号。当反相器755(在路径756上)的输出处于逻辑1时，NMOS晶体管757拉低路径760。这样，通过设计反相器740与755以及NMOS晶体管757的驱动强度，在路径760上发生从高到低转换的最大时间延迟可被控制。如所希望的，在可升级驱动器块680更早地产生这种转换的情况下，反向控制逻辑690不影响路径760上的信号水平。
【0082】从上文可意识到由于上文描述的方法，检测情况被更准确地决定。下文的描述参考时序图继续。
8.时序图
【0083】图9为依照本发明各个方面说明一个实施例中操作存储部件的时序图。在时间情况t0，读操作开始于时钟606的上升沿。时钟发生器610产生内部信号905，其具有跟随t0时上升沿的脉冲。如图所示在时间情况t1(在t0左右)，从外部系统提供存储地址。
【0084】地址解码器110在时间点t2产生行使能信号116。行使能信号在时间点t3到达所关注的单元，在那一点，存储单元输出电压908开始增加到表示所存储的比特值。控制块620在时间情况t2产生开始脉冲629，其在时间情况t3到达跟踪信号驱动器695。
【0085】跟踪信号驱动器695在时间情况t3产生正脉冲698。返回脉冲(在路径760上)在t3开始转换到逻辑0并在t10达到逻辑0。
【0086】控制块620在时间情况t4产生检测使能信号910。存储阵列输出在时间t4对在路径149上的外部系统是可利用的。在时间t5，时钟信号606返回到0，指示读周期的结束。如所示，时钟脉冲905在t5返回到逻辑1。
【0087】外部系统在时间情况t6移除路径605上的地址。行使能信号116在时间t7返回0。存储单元输出电压908在t6开始返回零。开始脉冲629在时间情况t5返回0并在t8达到逻辑0。正脉冲698在t8返回0。返回脉冲(在路径760上)在t8开始返回逻辑1。检测使能910在t9转换到逻辑0。在路径149上的缓冲器输出在t4后包含输出位值并在t9后转换到三态逻辑。
【0088】应该认识到持续时间t1-t2表示地址解码器110中的延迟，并通过给开始脉冲629(以及在t2左右产生正转换，如所示)增加延迟被控制块620仿真。持续时间t2-t3表示在该行上的电容引起的延迟，并被列跟踪负载696仿真。如上文描述，持续时间t3-t10表示由于列线路上的电容引起的延迟，并被可升级驱动器块680和反向控制逻辑690仿真。
【0089】这样，依照本发明各个方面提供的存储部件可在最佳时间点产生检测使能信号。
9.结论
【0090】尽管上文已经描述了本发明的多个实施例，但需要理解的是它们只是通过示例而不是限制的方式被展现。同样，上文描述的本发明的多个方面、特征、组件和/或实施例可能单独地或以任意组合的方式实现于诸如数据库系统与数据仓库系统的数据存储系统中。本发明相关技术领域的技术人员将意识到被描述实施例的多个修改与许多其他实施例存在于要求保护的本发明的权范围内。

Claims (9)

1.一种存储设备，其包含：
存储阵列，其包含被组织为多个行和多个列的多个存储单元，每个所述多个存储单元存储相应的比特值；
多个列线路，每个列线路在所述多个列的相应的一列中提供单元输出的共同路径；
多个行使能信号，每个行使能信号使能所述多个行中使所述单元在所述多个列线路上提供所述相应的比特值的相应的一行中的单元；
解码器，其接收行地址并依照所述行地址使能所述多个行使能信号中的一个行使能信号；
多个检测放大器部件，每个所述多个检测放大器部件被连接以接收所述多个列中相应的一列上的相应比的特值，所述多个检测放大器部件依照检测使能信号检测所述多个列；以及
跟踪电路，其在最佳时间情况产生所述检测使能信号，所述跟踪电路包含：
可升级驱动器块，其包含由虚设列连接的多个虚设单元，每个所述虚设单元具有的驱动强度与所述多个单元的驱动强度相同，所述可升级驱动器块接收第一脉冲并产生带有延迟的第一转换，该延迟基本等于所述比特值在相应列上传播带有的延迟；以及
控制块，其接收所述第一转换并作为响应产生所述检测使能信号。
2.根据权利要求1所述的存储设备，其中所述可升级驱动器块包含许多个虚设单元，该虚设单元的数目是所述存储阵列的每列中的存储单元数目的一小部分。
3.根据权利要求1所述的存储设备，其中所述跟踪电路还包含产生第二转换的反向控制逻辑块，其中所述控制块产生所述检测使能信号以响应接收所述第一转换或所述第二转换，在所述存储部件的列的数目小的情况下，所述反向控制逻辑块产生所述第二转换的时间比所述可升级驱动器产生所述第一转换更早。
4.根据权利要求3所述的存储设备，其中所述控制逻辑产生所述检测使能信号以响应在共同路径上接收的转换，其中所述可升级驱动器块与所述跟踪电路被耦连以在所述共同路径上提供所述第一转换与所述第二转换。
5.根据权利要求3所述的存储设备，其中所述反向控制逻辑包含：
串联连接的多个反相器，所述反相器传播所述第一脉冲；以及
门，其引起所述第二转换提供到所述控制块以响应接收所述第一脉冲。
6.根据权利要求5所述的存储设备，其中所述跟踪电路还包含：
列跟踪负载，其表示由每个所述多个行提供的负载；和
产生所述第一脉冲的跟踪信号驱动器，所述跟踪信号驱动器接收来自所述控制块的开始脉冲，该控制块在连接到所述列跟踪负载的路径上，所述开始脉冲表示跟踪操作的开始。
7.根据权利要求6所述的存储设备，还包含：
指示存储读操作开始的时钟发生器，
其中所述控制块产生带有延迟的所述开始脉冲，该延迟等于所述解码器从所述行地址产生所述行使能信号所用的时间。
8.根据权利要求7所述的存储设备，其中所述跟踪信号驱动器包含缓冲器，该缓冲器具有的驱动强度等于驱动所述行使能信号的驱动器的驱动强度。
9.根据权利要求1-8中任何权利要求所述的存储设备，还包含：
提供访问地址的外部系统；以及
接收所述访问地址的存储部件，所述存储部件包含存储阵列、列线路、行使能信号、解码器、检测放大器部件、跟踪电路、可升级驱动器块和控制块。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7881147B2 (en) * 2007-05-31 2011-02-01 Qualcomm Incorporated Clock and control signal generation for high performance memory devices
US7859920B2 (en) * 2008-03-14 2010-12-28 Qualcomm Incorporated Advanced bit line tracking in high performance memory compilers
US7787317B2 (en) * 2008-11-07 2010-08-31 Mediatek Inc. Memory circuit and tracking circuit thereof
US8233337B2 (en) * 2009-10-19 2012-07-31 International Business Machines Corporation SRAM delay circuit that tracks bitcell characteristics
US8913440B2 (en) 2011-10-05 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanisms
US8964492B2 (en) * 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US9105328B2 (en) * 2012-07-31 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking signals in memory write or read operation
US9583181B1 (en) * 2015-10-01 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. SRAM device capable of working in multiple low voltages without loss of performance
US9607683B1 (en) * 2015-12-15 2017-03-28 Taiwan Semiconductor Manufacturing Company Ltd. Emulator for imulating an operation of a SRAM

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091879A (en) * 1989-02-14 1992-02-25 Texas Instruments Incorporated BiCMOS static memory with improved performance stability
US5724294A (en) * 1996-12-30 1998-03-03 Intel Corporation Self-tracking sense amplifier strobing circuit and method
US6618309B2 (en) * 2001-10-09 2003-09-09 Analog Devices, Inc. Adjustable memory self-timing circuit
KR100416623B1 (ko) * 2002-05-03 2004-02-05 삼성전자주식회사 프로세스 트랙킹 회로를 구비하는 감지증폭기 인에이블신호 발생회로 및 이를 구비하는 반도체 메모리장치
JP2004022070A (ja) * 2002-06-17 2004-01-22 Renesas Technology Corp 半導体記憶装置
US7234034B2 (en) * 2002-09-16 2007-06-19 Texas Instruments Incorporated Self-clocking memory device
US6831853B2 (en) * 2002-11-19 2004-12-14 Taiwan Semiconductor Manufacturing Company Apparatus for cleaning a substrate
US7016245B2 (en) * 2004-02-02 2006-03-21 Texas Instruments Incorporated Tracking circuit enabling quick/accurate retrieval of data stored in a memory array
JP4598420B2 (ja) 2004-03-18 2010-12-15 富士通セミコンダクター株式会社 半導体記憶装置、及びタイミング制御方法

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