CN113674781A - 半导体器件和半导体系统 - Google Patents

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Abstract

一种半导体器件包括输入控制电路和内部命令生成电路。输入控制电路与内部时钟信号的第一脉冲同步以从芯片选择信号和命令/地址信号生成内部芯片选择信号和第一内部命令/地址信号。此外，输入控制电路与内部时钟信号的第二脉冲同步以禁止生成内部芯片选择信号。内部命令生成电路生成当内部芯片选择信号和第一内部命令/地址信号具有预定逻辑电平组合时被顺次使能的第一激活命令和第二激活命令。

Description

半导体器件和半导体系统
相关申请的交叉引用
本申请要求于2020年5月15日提交韩国知识产权局的韩国申请第10-2020-0058337号的优先权，其整体内容通过引用合并于此。
技术领域
本公开内容的实施方式涉及从连续输入的命令和地址生成用于执行激活操作的激活命令的半导体器件以及包括所述半导体器件的半导体系统。
背景技术
通常，诸如双数据速率同步动态随机存取存储器(DDR SDRAM)器件的半导体器件被配置成根据外部芯片组器件提供的命令执行读取操作或写入操作。为了半导体器件执行读取操作或写入操作，每个半导体器件必须执行激活操作。半导体器件可以通过命令/地址引脚连续接收命令和地址以生成用于执行激活操作的激活命令和内部地址，并且可以使用芯片选择信号使命令同地址分离。
同时，半导体器件中使用的时钟信号的频率已增加以提高半导体器件的操作速度。随着时钟信号的频率增加，通过与时钟信号同步地交替输入到半导体器件的命令和地址可能生成用于执行不必要的操作的内部命令。因此，已提出各种技术来防止生成执行不必要操作的内部命令。
发明内容
根据一实施方式，一种半导体器件可以包括输入控制电路和内部命令生成电路。输入控制电路可以与内部时钟信号的第一脉冲同步以从芯片选择信号和命令与地址(命令/地址)信号生成内部芯片选择信号和第一内部命令/地址信号。此外，输入控制电路可以与内部时钟信号的第二脉冲同步以禁止生成内部芯片选择信号。内部命令生成电路生成当内部芯片选择信号和第一内部命令/地址信号具有预定逻辑电平组合时被顺次使能的第一激活命令和第二激活命令。
根据另一实施方式，一种半导体器件可以包括输入控制电路和内部命令生成电路。输入控制电路可以与第一内部时钟信号的第一脉冲同步以从芯片选择信号和命令/地址信号生成第一内部芯片选择信号和第一内部命令/地址信号。此外，输入控制电路可以与第二内部时钟信号的第一脉冲同步以从芯片选择信号和命令/地址信号生成第二内部芯片选择信号和第二内部命令/地址信号。此外，输入控制电路可以与第一内部时钟信号和第二内部时钟信号的第二脉冲同步以禁止生成第一内部芯片选择信号和第二内部芯片选择信号。内部命令生成电路生成当第一内部芯片选择信号和第一内部命令/地址信号具有预定逻辑电平组合时被顺次使能的第一激活命令和第二激活命令。此外，内部命令生成电路生成当第二内部芯片选择信号和第二内部命令/地址信号具有预定逻辑电平组合时被顺次使能的第三激活命令和第四激活命令。
附图说明
图1是示出根据本公开内容的一实施方式的半导体系统的配置的框图。
图2是示出图1中所示的半导体系统中包括的半导体器件的配置的框图。
图3示出了图2中所示的半导体器件中包括的内部时钟生成电路的操作。
图4是示出图2中所示的半导体器件中包括的输入控制电路的配置的框图。
图5示出了图4中所示的输入控制电路中包括的输入缓冲电路的配置。
图6是示出图4中所示的输入控制电路中包括的掩蔽信号生成电路的配置的框图。
图7是示出图6中所示的掩蔽信号生成电路中包括的检测电路的配置的框图。
图8是示出图7中所示的检测电路中包括的检测信号生成电路的配置的电路图。
图9是示出图7中所示的检测电路中包括的掩蔽信号输出电路的配置的电路图。
图10是示出图6中所示的掩蔽信号生成电路中包括的掩蔽控制电路的配置的电路图。
图11是示出图2中所示的半导体器件中包括的内部命令生成电路的配置的框图。
图12是示出图11中所示的内部命令生成电路中包括的第一内部命令生成电路的配置的电路图。
图13是示出图11中所示的内部命令生成电路中包括的第二内部命令生成电路的配置的电路图。
图14和图15是示出根据本公开内容的一实施方式的半导体系统的操作的时序图。
图16是示出采用图1至图15中所示的半导体系统的电子系统的配置的框图。
具体实施方式
在下面的实施方式的描述中，当参数被称为是“预定的”时，旨在意指在处理或算法中使用参数时该参数的值是预先确定的。参数值可以在处理或算法开始时被设定或者可以在执行处理或算法的时段期间被设定。
将理解，尽管本文使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于识别一个元件与另一元件。因此，一些实施方式中的第一元件在其他实施方式中可被称为第二元件，反之亦然，而不偏离本公开内容。
此外，将理解，当一个元件被称为“连接”或“耦接”到另一元件时，其可以直接连接或耦接到该另一元件，或者可以存在居间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，不存在居间的元件。
逻辑“高”电平和逻辑“低”电平可用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以区别于具有逻辑“低”电平的信号。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一实施方式中，逻辑“高”电平可被设定为电压电平高于逻辑“低”电平的电压电平。同时，信号的逻辑电平可以根据实施方式被设定为不同或相反。例如，在一实施方式中具有逻辑“高”电平的特定信号可以在另一实施方式中被设定为具有逻辑“低”电平
下面将参照附图详细描述本公开内容的各实施方式。然而，本文描述的实施方式仅用于说明性目的而非旨在限制本公开内容的范围。
如图1中所示，根据一实施方式的半导体系统1可以包括控制器10和半导体器件20。半导体器件20可以包括输入控制电路200、内部命令生成电路300、内部地址生成电路400和核心电路500。
控制器10可以包括第一控制引脚11、第二控制引脚31、第三控制引脚51和第四控制引脚71。半导体器件20可以包括第一半导体引脚21、第二半导体引脚41、第三半导体引脚61和第四半导体引脚81。第一控制引脚11和第一半导体引脚21可以通过第一传输线L11彼此连接。第二控制引脚31和第二半导体引脚41可以通过第二传输线L31彼此连接。第三控制引脚51和第三半导体引脚61可以通过第三传输线L51彼此连接。第四控制引脚71和第四半导体引脚81可以通过第四传输线L71彼此连接。控制器10可以通过第一传输线L11向半导体器件20传送时钟信号CLK以控制半导体器件20。控制器10可以通过第二传输线L31向半导体器件20传送芯片选择信号CS以控制半导体器件20。控制器10可以通过第三传输线L51向半导体器件20传送命令/地址信号CA以控制半导体器件20。控制器10可以通过第四传输线L71从半导体器件20接收数据DATA或者通过第四传输线L71向半导体器件20传送数据DATA。
控制器10可以向半导体器件20输出时钟信号CLK、芯片选择信号CS、命令/地址信号CA和数据DATA以执行激活操作。控制器10可以在激活操作期间从半导体器件20接收数据DATA。激活操作可以包括写入操作、读取操作和刷新操作。芯片选择信号CS和命令/地址信号CA可以与时钟信号CLK中包括的奇脉冲或偶脉冲同步地被交替地生成。
输入控制电路200可以与从时钟信号CLK生成的内部时钟信号(图2的ODD和EVEN)的第一脉冲同步以从芯片选择信号CS和命令/地址信号CA生成内部芯片选择信号(图2的ICSA和ICSB)和内部命令/地址信号(图2的ICAA<1:2>和ICAB<1:2>)。输入控制电路200可以与从时钟信号CLK生成的内部时钟信号(图2的ODD和EVEN)的第二脉冲同步以禁止生成内部芯片选择信号(图2的ICSA和ICSB)。输入控制电路200可以与内部时钟信号(图2的ODD和EVEN)的第一脉冲和第二脉冲同步以从命令/地址信号CA生成内部命令/地址信号(图2的ICAA<3:M>和ICAB<3:M>)。
内部命令生成电路300可以生成在内部芯片选择信号(图2的ICSA和ICSB)和内部命令/地址信号(图2的ICAA<1:2>和ICAB<1:2>)具有预定逻辑电平组合时被顺次使能的第一激活命令和第二激活命令(图2的ACT1和ACT2)。内部命令生成电路300可以生成在内部芯片选择信号(图2的ICSA和ICSB)和内部命令/地址信号(图2的ICAA<1:2>和ICAB<1:2>)具有预定逻辑电平组合时被顺次使能的第三激活命令和第四激活命令(图2的ACT3和ACT4)。下文将描述的预定逻辑电平组合意指信号的逻辑电平被设定为相同的逻辑电平组合。
内部地址生成电路400可以对内部命令/地址信号(图2的ICAA<3:M>和ICAB<3:M>)解码以生成内部地址(图2的IADD<1:N>)。
核心电路500可以基于第一激活命令和第二激活命令(图2的ACT1和ACT2)以及内部地址(图2的IADD<1:N>)执行用于接收或输出数据DATA的激活操作。核心电路500可以基于第三激活命令和第四激活命令(图2的ACT3和ACT4)以及内部地址(图2的IADD<1:N>)执行用于接收或输出数据DATA的激活操作。核心电路500可以基于第一激活命令和第二激活命令(图2的ACT1和ACT2)以及内部地址(图2的IADD<1:N>)执行用于执行刷新操作的激活操作。核心电路500可以基于第三激活命令和第四激活命令(图2的ACT3和ACT4)以及内部地址(图2的IADD<1:N>)执行用于执行刷新操作的激活操作。
图2是示出半导体器件20的配置的框图。如图2中所示，半导体器件20可以包括内部时钟生成电路100、输入控制电路200、内部命令生成电路300、内部地址生成电路400和核心电路500。
内部时钟生成电路100可以接收时钟信号CLK以生成具有分频的第一内部时钟信号ODD和第二内部时钟信号EVEN。内部时钟生成电路100可以生成与时钟信号CLK中包括的奇脉冲同步地被使能的第一内部时钟信号ODD。内部时钟生成电路100可以生成与时钟信号CLK中包括的偶脉冲同步地被使能的第二内部时钟信号EVEN。下文将参照图3描述用于从输入到内部时钟生成电路100的时钟信号CLK生成第一内部时钟信号ODD和第二内部时钟信号EVEN的操作。
输入控制电路200可以从与第一内部时钟信号ODD的第一脉冲同步地输入的芯片选择信号CS生成第一内部芯片选择信号ICSA。输入控制电路200可以从与第二内部时钟信号EVEN的第一脉冲同步地输入的芯片选择信号CS生成第二内部芯片选择信号ICSB。
输入控制电路200可以从与第一内部时钟信号ODD的第一脉冲和第二脉冲同步地输入的命令/地址信号CA的第一比特位信号和第二比特位信号CA<1:2>生成第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>。输入控制电路200可以从与第二内部时钟信号EVEN的第一脉冲和第二脉冲同步地输入的命令/地址信号CA的第一比特位信号和第二比特位信号CA<1:2>生成第二内部命令/地址信号的第一比特位信号和第二比特位信号ICAB<1:2>。
输入控制电路200可以从与第一内部时钟信号ODD的第一脉冲和第二脉冲同步地输入的命令/地址信号CA的第三比特位信号至第M比特位信号CA<3:M>生成第一内部命令/地址信号的第三比特位信号至第M比特位信号ICAA<3:M>。输入控制电路200可以从与第二内部时钟信号EVEN的第一脉冲和第二脉冲同步地输入的命令/地址信号CA的第三比特位信号至第M比特位信号CA<3:M>生成第二内部命令/地址信号的第三比特位信号至第M比特位信号ICAB<3:M>。
内部命令生成电路300可以与第一内部时钟信号ODD同步以生成在第一内部芯片选择信号ICSA和第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>具有预定逻辑电平组合时被顺次使能的第一激活命令ACT1和第二激活命令ACT2。内部命令生成电路300可以与第二内部时钟信号EVEN同步以生成在第二内部芯片选择信号ICSB和第二内部命令/地址信号的第一比特位信号和第二比特位信号ICAB<1:2>具有预定逻辑电平组合时被顺次使能的第三激活命令ACT3和第四激活命令ACT4。具有预定逻辑电平组合的第一内部芯片选择信号ICSA和第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>以及具有预定逻辑电平组合的第二内部芯片选择信号ICSB和第二内部命令/地址信号的第一比特位信号和第二比特位信号ICAB<1:2>是相同的逻辑电平组合。
内部地址生成电路400可以对第一内部命令/地址信号的第三比特位信号至第M比特位信号ICAA<3:M>解码以生成内部地址IADD<1:N>。内部地址生成电路400可以对第二内部命令/地址信号的第三比特位信号至第M比特位信号ICAB<3:M>解码以生成内部地址IADD<1:N>。
核心电路500可以基于第一激活命令ACT1和内部地址IADD<1:N>执行用于接收或输出数据DATA的激活操作。核心电路500可以基于第二激活命令ACT2和内部地址IADD<1:N>执行用于接收或输出数据DATA的激活操作。核心电路500可以基于第三激活命令ACT3和内部地址IADD<1:N>执行用于接收或输出数据DATA的激活操作。核心电路500可以基于第四激活命令ACT4和内部地址IADD<1:N>执行用于接收或输出数据DATA的激活操作。核心电路500可以基于第一激活命令ACT1和内部地址IADD<1:N>执行用于执行刷新操作的激活操作。核心电路500可以基于第二激活命令ACT2和内部地址IADD<1:N>执行用于执行刷新操作的激活操作。核心电路500可以基于第三激活命令ACT3和内部地址IADD<1:N>执行用于执行刷新操作的激活操作。核心电路500可以基于第四激活命令ACT4和内部地址IADD<1:N>执行用于执行刷新操作的激活操作。
下文将参照图3描述内部时钟生成电路100接收时钟信号CLK以生成第一内部时钟信号ODD和第二内部时钟信号EVEN的操作。
内部时钟生成电路100可以生成包括与时钟信号CLK中包括的奇脉冲A同步地被创建的脉冲的第一内部时钟信号ODD。内部时钟生成电路100可以与时钟信号CLK中包括的奇脉冲A同步以生成具有时钟信号CLK的频率的分频频率的第一内部时钟信号ODD。
内部时钟生成电路100可以生成包括与时钟信号CLK中包括的偶脉冲B同步地被创建的脉冲的第二内部时钟信号EVEN。内部时钟生成电路100可以与时钟信号CLK中包括的偶脉冲B同步以生成具有时钟信号CLK的频率的分频频率的第二内部时钟信号EVEN。
图4是示出输入控制电路200的配置的框图。如图4中所示，输入控制电路200可以包括输入缓冲电路210和掩蔽信号生成电路220。
输入缓冲电路210可以与第一内部时钟信号ODD同步地将芯片选择信号CS与参考电压VREF进行比较以生成第一内部芯片选择信号ICSA。输入缓冲电路210可以与第一内部时钟信号ODD同步地将命令/地址信号CA的第一比特位信号和第二比特位信号CA<1:2>与参考电压VREF进行比较以生成第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>。输入缓冲电路210可以在掩蔽信号MSKB被使能时禁止生成第一内部芯片选择信号ICSA。输入缓冲电路210可以与第一内部时钟信号ODD同步地将命令/地址信号CA的第三比特位信号至第M比特位信号CA<3:M>与参考电压VREF进行比较以生成第一内部命令/地址信号的第三比特位信号至第M比特位信号ICAA<3:M>。参考电压VREF可被设定为具有用于确定半导体系统1中使用的信号的逻辑电平的电压电平。
输入缓冲电路210可以与第二内部时钟信号EVEN同步地将芯片选择信号CS与参考电压VREF进行比较以生成第二内部芯片选择信号ICSB。输入缓冲电路210可以与第二内部时钟信号EVEN同步地将命令/地址信号CA的第一比特位信号和第二比特位信号CA<1:2>与参考电压VREF进行比较以生成第二内部命令/地址信号的第一比特位信号和第二比特位信号ICAB<1:2>。输入缓冲电路210可以在掩蔽信号MSKB被使能时禁止生成第二内部芯片选择信号ICSB。输入缓冲电路210可以与第二内部时钟信号EVEN同步地将命令/地址信号CA的第三比特位信号至第M比特位信号CA<3:M>与参考电压VREF进行比较以生成第二内部命令/地址信号的第三比特位信号至第M比特位信号ICAB<3:M>。
输入缓冲电路210可以使芯片选择信号CS延迟以生成延迟芯片选择信号CSD。
掩蔽信号生成电路220可以接收延迟芯片选择信号CSD以生成在第一内部芯片选择信号ICSA以及第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>具有预定逻辑电平组合时被使能的掩蔽信号MSKB。掩蔽信号生成电路220可以接收延迟芯片选择信号CSD以生成在第二内部芯片选择信号ICSB以及第二内部命令/地址信号的第一比特位信号和第二比特位信号ICAB<1:2>具有预定逻辑电平组合时被使能的掩蔽信号MSKB。
图5示出了输入缓冲电路210的示例的配置。如图5中所示，输入缓冲电路210可以包括缓冲电路211、延迟电路212和内部命令/地址生成电路213。
缓冲电路210可以包括第一缓冲器2111、第二缓冲器2112、第三缓冲器2113和第四缓冲器2114。
第一缓冲器2111可以将芯片选择信号CS与参考电压VREF进行比较以生成输入芯片选择信号ICS。第二缓冲器2112可以将命令/地址信号CA的第一比特位信号CA<1>与参考电压VREF进行比较以生成输入命令/地址信号的第一比特位信号ICA<1>。第三缓冲器2113可以将命令/地址信号CA的第二比特位信号CA<2>与参考电压VREF进行比较以生成输入命令/地址信号的第二比特位信号ICA<2>。第四缓冲器2114可以将命令/地址信号CA的第三比特位信号至第M比特位信号CA<3:M>与参考电压VREF进行比较以生成输入命令/地址信号的第三比特位信号至第M比特位信号ICA<3:M>。尽管第四缓冲器2114被示出为单个电路，但是第四缓冲器2114可以使用数目与输入命令/地址信号的第三比特位信号至第M比特位信号ICA<3:M>的数目相同的电路来实现。
延迟电路212可以包括第一延迟电路2121、第二延迟电路2122、第三延迟电路2123和第四延迟电路2124。
第一延迟电路2121可以使输入芯片选择信号ICS延迟以生成延迟芯片选择信号CSD。第二延迟电路2122可以使输入命令/地址信号的第一比特位信号ICA<1>延迟以生成延迟输入命令/地址信号的第一比特位信号CAD<1>。第三延迟电路2123可以使输入命令/地址信号的第二比特位信号ICA<2>延迟以生成延迟输入命令/地址信号的第二比特位信号CAD<2>。第四延迟电路2124可以使输入命令/地址信号的第三比特位信号至第M比特位信号ICA<3:M>延迟以生成延迟输入命令/地址信号的第三比特位信号至第M比特位信号CAD<3:M>。尽管第四延迟电路2124被示出为单个电路，但是第四延迟电路2124可以使用数目与延迟输入命令/地址信号的第三比特位信号至第M比特位信号CAD<3:M>的数目相同的电路来实现。第一延迟电路2121、第二延迟电路2122、第三延迟电路2123和第四延迟电路2124可被设计成具有相同的延迟时间。
内部命令/地址生成电路213可以包括第一同步电路2131、第二同步电路2132、第三同步电路2133和第四同步电路2134。
第一同步电路2131可以使用与非(NAND)门NAND 11、反相器IV11和触发器FF11实现。第一同步电路2131可以与第一内部时钟信号ODD同步以根据掩蔽信号MSKB从延迟芯片选择信号CSD生成第一内部芯片选择信号ICSA。第一同步电路2131可以与第二内部时钟信号EVEN同步以根据掩蔽信号MSKB从延迟芯片选择信号CSD生成第二内部芯片选择信号ICSB。第一同步电路2131可以在掩蔽信号MSKB被使能时禁止生成第一内部芯片选择信号ICSA。第一同步电路2131可以在掩蔽信号MSKB被使能时禁止生成第二内部芯片选择信号ICSB。
第二同步电路2132可以使用与非门NAND 12、反相器IV13和触发器FF12实现。第二同步电路2132可以与第一内部时钟信号ODD同步以从延迟输入命令/地址信号的第一比特位信号CAD<1>生成第一内部命令/地址信号的第一比特位信号ICAA<1>。第二同步电路2132可以与第二内部时钟信号EVEN同步以从延迟输入命令/地址信号的第一比特位信号CAD<1>生成第二内部命令/地址信号的第一比特位信号ICAB<1>。与非门NAND12可以接收电源电压VDD。
第三同步电路2133可以使用与非门NAND 13、反相器IV15和触发器FF13实现。第三同步电路2133可以与第一内部时钟信号ODD同步以从延迟输入命令/地址信号的第二比特位信号CAD<2>生成第一内部命令/地址信号的第二比特位信号ICAA<2>。第三同步电路2133可以与第二内部时钟信号EVEN同步以从延迟输入命令/地址信号的第二比特位信号CAD<2>生成第二内部命令/地址信号的第二比特位信号ICAB<2>。与非门NAND13可以接收电源电压VDD。
第四同步电路2134可以使用与非门NAND 14、反相器IV17和触发器FF14实现。第四同步电路2134可以与第一内部时钟信号ODD同步以从延迟输入命令/地址信号的第三比特位信号至第M比特位信号CAD<3:M>生成第一内部命令/地址信号的第三比特位信号至第M比特位信号ICAA<3:M>。第四同步电路2134可以与第二内部时钟信号EVEN同步以从延迟输入命令/地址信号的第三比特位信号至第M比特位信号CAD<3:M>生成第二内部命令/地址信号的第三比特位信号至第M比特位信号ICAB<3:M>。尽管第四同步电路2134被示出为单个电路，但是第四同步电路2134可以使用数目与延迟输入命令/地址信号的第三比特位信号至第M比特位信号CAD<3:M>的数目相同的电路来实现。与非门NAND14可以接收电源电压VDD。
图6是示出掩蔽信号生成电路220的示例的配置的框图。如图6中所示，掩蔽信号生成电路220可以包括检测电路221和掩蔽控制电路222。
检测电路221可以生成在第一内部芯片选择信号ICSA以及第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>具有预定逻辑电平组合时被使能的使能信号EN。检测电路221可以生成在第一内部芯片选择信号ICSA以及第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>具有预定逻辑电平组合时被使能的掩蔽信号MSKB。检测电路221可以生成在延迟使能信号END被输入时被使能的掩蔽信号MSKB。
掩蔽控制电路222可以在延迟芯片选择信号CSD被使能时使使能信号EN延迟以生成延迟使能信号END。掩蔽控制电路222可以在延迟芯片选择信号CSD被禁止(disable)时接收使能信号EN。当延迟芯片选择信号CSD被禁止时，掩蔽控制电路222可以使先前输入的使能信号EN延迟以生成延迟使能信号END。
图7是示出检测电路221的配置的框图。如图7中所示，检测电路221可以包括检测信号生成电路2210和掩蔽信号输出电路2220。
检测信号生成电路2210可以生成在第一内部芯片选择信号ICSA以及第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>具有预定逻辑电平组合时被使能的第一检测信号DET1。检测信号生成电路2210可以生成在第二内部芯片选择信号ICSB以及第二内部命令/地址信号的第一比特位信号和第二比特位信号ICAB<1:2>具有预定逻辑电平组合时被使能的第二检测信号DET2。
掩蔽信号输出电路2220可以生成在第一检测信号DET1和第二检测信号DET2中的任一个被使能时被使能的使能信号EN。掩蔽信号输出电路2220可以生成在第一检测信号DET1和第二检测信号DET2中的任一个被使能时被使能的掩蔽信号MSKB。掩蔽信号输出电路2220可以生成在延迟使能信号END被使能时被使能的掩蔽信号MSKB。
图8是示出检测信号生成电路2210的示例的配置的电路图。如图8中所示，检测信号生成电路2210可以包括第一检测信号生成电路2211和第二检测信号生成电路2212。
第一检测信号生成电路2211可以使用反相器IV21和与非门NAND21实现。第一检测信号生成电路2211可以生成在第一内部芯片选择信号ICSA以及第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>具有预定逻辑电平组合时被使能的第一检测信号DET1。第一检测信号生成电路2211可以生成在第一内部芯片选择信号ICSA具有逻辑“高”电平、第一内部命令/地址信号的第一比特位信号ICAA<1>具有逻辑“高”电平、并且第一内部命令/地址信号的第二比特位信号ICAA<2>具有逻辑“低”电平时被使能为具有逻辑“低”电平的第一检测信号DET1。第一内部芯片选择信号ICSA以及第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>的预定逻辑电平组合意指第一内部芯片选择信号ICSA具有逻辑“高”电平、第一内部命令/地址信号的第一比特位信号ICAA<1>具有逻辑“高”电平、并且第一内部命令/地址信号的第二比特位信号ICAA<2>具有逻辑“低”电平。
第二检测信号生成电路2212可以使用反相器IV22和与非门NAND22实现。第二检测信号生成电路2212可以生成在第二内部芯片选择信号ICSB以及第二内部命令/地址信号的第一比特位信号和第二比特位信号ICAB<1:2>具有预定逻辑电平组合时被使能的第二检测信号DET2。第二检测信号生成电路2212可以生成在第二内部芯片选择信号ICSB具有逻辑“高”电平、第二内部命令/地址信号的第一比特位信号ICAB<1>具有逻辑“高”电平、并且第二内部命令/地址信号的第二比特位信号ICAB<2>具有逻辑“低”电平时被使能为具有逻辑“低”电平的第二检测信号DET2。第二内部芯片选择信号ICSB以及第二内部命令/地址信号的第一比特位信号和第二比特位信号ICAB<1:2>的预定逻辑电平组合意指第二内部芯片选择信号ICSB具有逻辑“高”电平、第二内部命令/地址信号的第一比特位信号ICAB<1>具有逻辑“高”电平、并且第二内部命令/地址信号的第二比特位信号ICAB<2>具有逻辑“低”电平。
图9是示出掩蔽信号输出电路2220的示例的配置的电路图。如图9中所示，掩蔽信号输出电路2220可以包括驱动电路2221和逻辑电路2222。
驱动电路2221可以使用如下部件实现：反相器IV31，其反相缓冲第一检测信号DET1以输出第一检测信号DET1的反相缓冲信号；反相器IV32，其反相缓冲第二检测信号DET2以输出第二检测信号DET2的反相缓冲信号；反相器IV33，其反相缓冲第二检测信号DET2以输出第二检测信号DET2的反相缓冲信号；反相器IV34，其反相缓冲第一检测信号DET1以输出第一检测信号DET1的反相缓冲信号；PMOS晶体管P31和P32，其并联耦接在电源电压VDD端子和内部节点nd31之间以使用输入到PMOS晶体管P31和P32的各自相应的栅极的第一检测信号DET1和第二检测信号DET2作为输入信号进行操作；NMOS晶体管N31，其耦接在内部节点nd31和内部节点nd32之间以使用输入到NMOS晶体管N31的栅极的反相器IV31的输出信号作为输入信号进行操作；NMOS晶体管N32，其耦接在内部节点nd32和地电压VSS端子之间以使用输入到NMOS晶体管N32的栅极的反相器IV32的输出信号作为输入信号进行操作；NMOS晶体管N33，其耦接在内部节点nd31和内部节点nd33之间以使用输入到NMOS晶体管N33的栅极的反相器IV33的输出信号作为输入信号进行操作；以及NMOS晶体管N34，其耦接在内部节点nd33和地电压VSS端子之间以使用输入到NMOS晶体管N34的栅极的反相器IV34的输出信号作为输入信号进行操作。
驱动电路2221可以根据第一检测信号DET1和第二检测信号DET2的逻辑电平驱动内部节点nd31来生成使能信号EN。驱动电路2221可以在第一检测信号DET1和第二检测信号DET2中的任一个被使能为具有逻辑“低”电平时将内部节点nd31上拉到电源电压VDD以生成具有逻辑“高”电平的使能信号EN。驱动电路2221可以在第一检测信号DET1和第二检测信号DET2二者被使能为具有逻辑“低”电平时将内部节点nd31下拉到地电压VSS以生成具有逻辑“低”电平的使能信号EN。
逻辑电路2222可以使用或非(NOR)门NOR31实现。逻辑电路2222可以在使能信号EN和延迟使能信号END中的任一个被使能为具有逻辑“高”电平时生成被使能为具有逻辑“低”电平的掩蔽信号MSKB。
图10是示出掩蔽控制电路222的示例的配置的电路图。如图10中所示，掩蔽控制电路222可以包括传输控制信号生成电路2230和信号传输电路2240。
传输控制信号生成电路2230可以使用反相器IV41、IV42和IV43实现。传输控制信号生成电路2230可以使延迟芯片选择信号CSD延迟以生成第一传输控制信号TCON1。传输控制信号生成电路2230可以反相缓冲第一传输控制信号TCON1以生成第二传输控制信号TCON2。
信号传输电路2240可以使用反相器IV44、IV45、IV46和IV47以及与非门NAND41实现。信号传输电路2240可以在第一传输控制信号TCON1具有逻辑“低”电平并且第二传输控制信号TCON2具有逻辑“高”电平时接收使能信号EN。当第一传输控制信号TCON1具有逻辑“高”电平并且第二传输控制信号TCON2具有逻辑“低”电平时，信号传输电路2240可以锁存先前输入的使能信号EN。当第一传输控制信号TCON具有逻辑“高”电平并且第二传输控制信号TCON2具有逻辑“低”电平时，信号传输电路2240可以使使能信号EN的锁存信号延迟以生成延迟使能信号END。
图11是示出内部命令生成电路300的示例的配置的框图。如图11中所示，内部命令生成电路300可以包括第一内部命令生成电路310和第二内部命令生成电路320。
第一内部命令生成电路310可以生成通过重置信号RST初始化的第一激活命令ACT1和第二激活命令ACT2。第一内部命令生成电路310可以生成在第一内部芯片选择信号ICSA以及第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>具有预定逻辑电平组合时被顺次使能的第一激活命令ACT1和第二激活命令ACT2。重置信号RST可被设定为包括在半导体系统1的操作开始时执行的初始化操作期间创建的具有逻辑“低”电平的脉冲的信号。
第二内部命令生成电路320可以生成通过重置信号RST初始化的第三激活命令ACT3和第四激活命令ACT4。第二内部命令生成电路320可以生成在第二内部芯片选择信号ICSB以及第二内部命令/地址信号的第一比特位信号和第二比特位信号ICAB<1:2>具有预定逻辑电平组合时被顺次使能的第三激活命令ACT3和第四激活命令ACT4。
图12是示出第一内部命令生成电路310的示例的配置的电路图。如图12中所示，第一内部命令生成电路310可以包括第一激活命令生成电路311和第二激活命令生成电路312。
第一激活命令生成电路311可以使用反相器IV51和IV52、与非门NAND51和或非门NOR51实现。
第一激活命令生成电路311可以生成在第一内部芯片选择信号ICSA以及第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>具有预定逻辑电平组合时被使能的第一激活命令ACT1。第一激活命令生成电路311可以生成在第一内部芯片选择信号ICSA具有逻辑“高”电平、第一内部命令/地址信号的第一比特位信号ICAA<1>具有逻辑“高”电平并且第一内部命令/地址信号的第二比特位信号ICAA<2>具有逻辑“低”电平时被使能为具有逻辑“高”电平的第一激活命令ACT1。
第二激活命令生成电路312可以使用反相器IV55、IV56、IV57、IV58、IV59、IV60、IV61、IV62、IV63和IV64，与非门NAND52和NAND53，PMOS晶体管P51和P52，NMOS晶体管N51和N52，以及传输门T51和T52实现。
第二激活命令生成电路312可以通过在半导体系统1操作时被生成为包括具有逻辑“低”电平的脉冲的重置信号RST将内部节点nd51上拉到电源电压VDD。第二激活命令生成电路312可以在第一内部时钟信号ODD具有逻辑“高”电平、第一内部芯片选择信号ICSA具有逻辑“高”电平、第一内部命令/地址信号的第一比特位信号ICAA<1>具有逻辑“高”电平并且第一内部命令/地址信号的第二比特位信号ICAA<2>具有逻辑“低”电平时将内部节点nd51下拉到地电压VSS。当第一内部时钟信号ODD被生成为具有逻辑“低”电平时，第二激活命令生成电路312可以反相缓冲被下拉到地电压VSS的内部节点nd51的信号以生成被使能为具有逻辑“高”电平的第二激活命令ACT2。第二激活命令生成电路312可以在第一内部时钟信号ODD被生成为具有逻辑“高”电平之后被生成为具有逻辑“低”电平时将内部节点nd51上拉到电源电压VDD。
图13是示出第二内部命令生成电路320的示例的配置的电路图。如图13中所示，第二内部命令生成电路320可以包括第三激活命令生成电路321和第四激活命令生成电路322。
第三激活命令生成电路321可以使用反相器IV71和IV72、与非门NAND71和或非门NOR71实现。
第三激活命令生成电路321可以生成在第二内部芯片选择信号ICSB以及第二内部命令/地址信号的第一比特位信号和第二比特位信号ICAB<1:2>具有预定逻辑电平组合时被使能的第三激活命令ACT3。第三激活命令生成电路321可以生成在第二内部芯片选择信号ICSB具有逻辑“高”电平、第二内部命令/地址信号的第一比特位信号ICAB<1>具有逻辑“高”电平并且第二内部命令/地址信号的第二比特位信号ICAB<2>具有逻辑“低”电平时被使能为具有逻辑“高”电平的第三激活命令ACT3。
第四激活命令生成电路322可以使用反相器IV75、IV76、IV77、IV78、IV79、IV80、IV81、IV82、IV83和IV84，与非门NAND72和NAND73，PMOS晶体管P71和P72，NMOS晶体管N71和N72，以及传输门T71和T72实现。
第四激活命令生成电路322可以通过在半导体系统1操作时被生成为包括具有逻辑“低”电平的脉冲的重置信号RST将内部节点nd71上拉到电源电压VDD。第四激活命令生成电路322可以在第二内部时钟信号EVEN具有逻辑“高”电平、第二内部芯片选择信号ICSB具有逻辑“高”电平、第二内部命令/地址信号的第一比特位信号ICAB<1>具有逻辑“高”电平并且第二内部命令/地址信号的第二比特位信号ICAB<2>具有逻辑“低”电平时将内部节点nd71下拉到地电压VSS。当第二内部时钟信号EVEN被生成为具有逻辑“低”电平时，第四激活命令生成电路322可以反相缓冲被下拉到地电压VSS的内部节点nd71的信号以生成被使能为具有逻辑“高”电平的第四激活命令ACT4。第四激活命令生成电路322可以在第二内部时钟信号EVEN被生成为具有逻辑“高”电平之后被生成为具有逻辑“低”电平时将内部节点nd71上拉到电源电压VDD。
下文将结合芯片选择信号CS和命令/地址信号CA<1:M>与时钟信号CLK的奇脉冲同步地被输入的情况参照图14描述根据本公开内容的半导体系统1的操作。
在时间点“T1”处，控制器10可以输出具有逻辑“高”电平的芯片选择信号CS和命令/地址信号CA<1:M>以执行激活操作。
在时间点“T2”处，内部时钟生成电路100可以与时钟信号CLK的奇(第一)脉冲同步以生成被使能为具有逻辑“高”电平的第一内部时钟信号ODD。
输入控制电路200可以与第一内部时钟信号ODD的第一脉冲同步以从芯片选择信号CS生成具有逻辑“高”电平的第一内部芯片选择信号ICSA。输入控制电路200可以与第一内部时钟信号ODD的第一脉冲同步以从命令/地址信号CA<1:M>的第一比特位信号CA<1>生成第一内部命令/地址信号的具有逻辑“高”电平的第一比特位信号ICAA<1>。输入控制电路200可以与第一内部时钟信号ODD的第一脉冲同步以从命令/地址信号CA<1:M>的第二比特位信号CA<2>生成第一内部命令/地址信号的具有逻辑“低”电平的第二比特位信号ICAA<2>。输入控制电路200可以与第一内部时钟信号ODD的第一脉冲同步以从命令/地址信号CA<1:M>的第三比特位信号至第M比特位信号CA<3:M>生成第一内部命令/地址信号的第三比特位信号至第M比特位信号ICAA<3:M>。
第一检测信号生成电路2211可以接收具有逻辑“高”电平的第一内部芯片选择信号ICSA、第一内部命令/地址信号的具有逻辑“高”电平的第一比特位信号ICAA<1>和第一内部命令/地址信号的具有逻辑“低”电平的第二比特位信号ICAA<2>以生成被使能为具有逻辑“低”电平的第一检测信号DET1。在该情况下，第二检测信号生成电路2212可以生成具有逻辑“高”电平的第二检测信号DET2，这是因为第二内部芯片选择信号ICSB以及第二内部命令/地址信号的第一比特位信号和第二比特位信号ICAB<1:2>尚未生成。
在时间点“T3”处，控制器10可以输出具有逻辑“低”电平的芯片选择信号CS和命令/地址信号CA<1:M>。
第一激活命令生成电路311可以接收在时间点“T2”处生成的具有逻辑“高”电平的第一内部芯片选择信号ICSA、第一内部命令/地址信号的具有逻辑“高”电平的第一比特位信号ICAA<1>和第一内部命令/地址信号的具有逻辑“低”电平的第二比特位信号ICAA<2>以生成被使能为具有逻辑“高”电平的第一激活命令ACT1。
内部地址生成电路400可以对在时间点“T2”处生成的第一内部命令/地址信号的第三比特位信号至第M比特位信号ICAA<3:M>解码以生成内部地址IADD<1:N>。
核心电路500可以基于具有逻辑“高”电平的第一激活命令ACT1和内部地址IADD<1:N>执行激活操作。在该情况下，激活操作可以是用于存储数据DATA的写入操作、用于输出数据DATA的读取操作和刷新操作中的一个。
掩蔽信号输出电路2220可以接收具有逻辑“低”电平的第一检测信号DET1以生成被使能为具有逻辑“高”电平的使能信号EN。掩蔽信号输出电路2220可以接收具有逻辑“低”电平的第一检测信号DET1以生成被使能为具有逻辑“低”电平的掩蔽信号MSKB。
在时间点“T4”处，内部时钟生成电路100可以与时钟信号CLK的偶(第二)脉冲同步以生成被使能为具有逻辑“高”电平的第二内部时钟信号EVEN。
输入控制电路200可以与第二内部时钟信号EVEN同步以从命令/地址信号CA<1:M>的第三比特位信号至第M比特位信号CA<3:M>生成第二内部命令/地址信号的第三比特位信号至第M比特位信号ICAB<3:M>。
在时间点“T5”处，第二激活命令生成电路312可以接收第一内部时钟信号ODD以生成被使能为具有逻辑“高”电平的第二激活命令ACT2。
内部地址生成电路400可以对在时间点“T4”处生成的第二内部命令/地址信号的第三比特位信号至第M比特位信号ICAB<3:M>解码以生成内部地址IADD<1:N>。
核心电路500可以基于具有逻辑“高”电平的第二激活命令ACT2和内部地址IADD<1:N>执行激活操作。在该情况下，激活操作可以是用于存储数据DATA的写入操作、用于输出数据DATA的读取操作和刷新操作中的一个。
控制器10可以输出具有逻辑“高”电平的芯片选择信号CS和命令/地址信号CA<1:M>以执行激活操作。
在时间点“T6”处，内部时钟生成电路100可以与时钟信号CLK的奇(第三)脉冲同步以生成被使能为具有逻辑“高”电平的第一内部时钟信号ODD。
输入控制电路200可以与第一内部时钟信号ODD的第二脉冲同步以基于具有逻辑“低”电平的掩蔽信号MSKB禁止生成第一内部芯片选择信号ICSA。输入控制电路200可以与第一内部时钟信号ODD的第二脉冲同步以从命令/地址信号CA<1:M>的第一比特位信号CA<1>生成第一内部命令/地址信号的具有逻辑“低”电平的第一比特位信号ICAA<1>。输入控制电路200可以与第一内部时钟信号ODD的第二脉冲同步以从命令/地址信号CA<1:M>的第二比特位信号CA<2>生成第一内部命令/地址信号的具有逻辑“高”电平的第二比特位信号ICAA<2>。输入控制电路200可以与第一内部时钟信号ODD的第二脉冲同步以从命令/地址信号CA<1:M>的第三比特位信号至第M比特位信号CA<3:M>生成第一内部命令/地址信号的第三比特位信号至第M比特位信号ICAA<3:M>。
第一检测信号生成电路2211可以接收具有逻辑“低”电平的第一内部芯片选择信号ICSA、第一内部命令/地址信号的具有逻辑“低”电平的第一比特位信号ICAA<1>和第一内部命令/地址信号的具有逻辑“高”电平的第二比特位信号ICAA<2>以生成被禁止为具有逻辑“高”电平的第一检测信号DET1。在该情况下，第二检测信号生成电路2212可以生成具有逻辑“高”电平的第二检测信号DET2，这是因为第二内部芯片选择信号ICSB以及第二内部命令/地址信号的第一比特位信号和第二比特位信号ICAB<1:2>尚未生成。
掩蔽控制电路222可以使在时间点“T3”处生成的使能信号EN延迟以生成延迟使能信号END。
在时间点“T7”处，内部地址生成电路400可以对在时间点“T6”处生成的第一内部命令/地址信号的第三比特位信号至第M比特位信号ICAA<3:M>解码以生成内部地址IADD<1:N>。
核心电路500可以基于具有逻辑“高”电平的第二激活命令ACT2和内部地址IADD<1:N>执行激活操作。在该情况下，激活操作可以是用于存储数据DATA的写入操作、用于输出数据DATA的读取操作和刷新操作中的一个。
在时间点“T8”处，掩蔽控制电路222可以使使能信号EN延迟以生成被禁止为具有逻辑“低”电平的延迟使能信号END。
掩蔽信号输出电路2220可以接收具有逻辑“高”电平的第一检测信号DET1、具有逻辑“高”电平的第二检测信号DET2和具有逻辑“低”电平的延迟使能信号END以生成被禁止为具有逻辑“高”电平的掩蔽信号MSKB。
随后，半导体器件20可以基于芯片选择信号CS和命令/地址信号CA<1:M>生成第一激活命令ACT1和第二激活命令ACT2以执行激活操作。
下文将结合芯片选择信号CS和命令/地址信号CA<1:M>与时钟信号CLK的偶脉冲同步地被输入的情况参照图15描述根据本公开内容的半导体系统1的另一操作。
在时间点“T11”处，控制器10可以输出具有逻辑“高”电平的芯片选择信号CS和命令/地址信号CA<1:M>以执行激活操作。
在时间点“T12”处，内部时钟生成电路100可以与时钟信号CLK的偶(第二)脉冲同步以生成被使能为具有逻辑“高”电平的第二内部时钟信号EVEN。
输入控制电路200可以与第二内部时钟信号EVEN的第一脉冲同步以从芯片选择信号CS生成具有逻辑“高”电平的第二内部芯片选择信号ICSB。输入控制电路200可以与第二内部时钟信号EVEN的第一脉冲同步以从命令/地址信号CA<1:M>的第一比特位信号CA<1>生成第二内部命令/地址信号的具有逻辑“高”电平的第一比特位信号ICAB<1>。输入控制电路200可以与第二内部时钟信号EVEN的第一脉冲同步以从命令/地址信号CA<1:M>的第二比特位信号CA<2>生成第二内部命令/地址信号的具有逻辑“低”电平的第二比特位信号ICAB<2>。输入控制电路200可以与第二内部时钟信号EVEN的第一脉冲同步以从命令/地址信号CA<1:M>的第三比特位信号至第M比特位信号CA<3:M>生成第二内部命令/地址信号的第三比特位信号至第M比特位信号ICAB<3:M>。
第二检测信号生成电路2212可以接收具有逻辑“高”电平的第二内部芯片选择信号ICSB、第二内部命令/地址信号的具有逻辑“高”电平的第一比特位信号ICAB<1>和第二内部命令/地址信号的具有逻辑“低”电平的第二比特位信号ICAB<2>以生成被使能为具有逻辑“低”电平的第二检测信号DET2。在该情况下，第一检测信号生成电路2211可以生成具有逻辑“高”电平的第一检测信号DET1，这是因为第一内部芯片选择信号ICSA以及第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>尚未生成。
在时间点“T13”处，控制器10可以输出具有逻辑“低”电平的芯片选择信号CS和命令/地址信号CA<1:M>。
第三激活命令生成电路321可以接收在时间点“T12”处生成的具有逻辑“高”电平的第二内部芯片选择信号ICSB、第二内部命令/地址信号的具有逻辑“高”电平的第一比特位信号ICAB<1>和第二内部命令/地址信号的具有逻辑“低”电平的第二比特位信号ICAB<2>以生成被使能为具有逻辑“高”电平的第三激活命令ACT3。
内部地址生成电路400可以对在时间点“T12”处生成的第二内部命令/地址信号的第三比特位信号至第M比特位信号ICAB<3:M>解码以生成内部地址IADD<1:N>。
核心电路500可以基于具有逻辑“高”电平的第三激活命令ACT3和内部地址IADD<1:N>执行激活操作。在该情况下，激活操作可以是用于存储数据DATA的写入操作、用于输出数据DATA的读取操作和刷新操作中的一个。
掩蔽信号输出电路2220可以接收具有逻辑“低”电平的第二检测信号DET2以生成被使能为具有逻辑“高”电平的使能信号EN。掩蔽信号输出电路2220可以接收具有逻辑“低”电平的第二检测信号DET2以生成被使能为具有逻辑“低”电平的掩蔽信号MSKB。
在时间点“T14”处，内部时钟生成电路100可以与时钟信号CLK的奇(第三)脉冲同步以生成被使能为具有逻辑“高”电平的第一内部时钟信号ODD。
输入控制电路200可以与第一内部时钟信号ODD同步以从命令/地址信号CA<1:M>的第三比特位信号至第M比特位信号CA<3:M>生成第一内部命令/地址信号的第三比特位信号至第M比特位信号ICAA<3:M>。
在时间点“T15”处，第四激活命令生成电路322可以接收第二内部时钟信号EVEN以生成被使能为具有逻辑“高”电平的第四激活命令ACT4。
内部地址生成电路400可以对在时间点“T14”处生成的第一内部命令/地址信号的第三比特位信号至第M比特位信号ICAA<3:M>解码以生成内部地址IADD<1:N>。
核心电路500可以基于具有逻辑“高”电平的第四激活命令ACT4和内部地址IADD<1:N>执行激活操作。在该情况下，激活操作可以是用于存储数据DATA的写入操作、用于输出数据DATA的读取操作和刷新操作中的一个。
控制器10可以输出具有逻辑“高”电平的芯片选择信号CS和命令/地址信号CA<1:M>以执行激活操作。
在时间点“T16”处，内部时钟生成电路100可以与时钟信号CLK的偶(第四)脉冲同步以生成被使能为具有逻辑“高”电平的第二内部时钟信号EVEN。
输入控制电路200可以与第二内部时钟信号EVEN的第二脉冲同步以基于具有逻辑“低”电平的掩蔽信号MSKB禁止生成第二内部芯片选择信号ICSB。输入控制电路200可以与第二内部时钟信号EVEN的第二脉冲同步以从命令/地址信号CA<1:M>的第一比特位信号CA<1>生成第二内部命令/地址信号的具有逻辑“低”电平的第一比特位信号ICAB<1>。输入控制电路200可以与第二内部时钟信号EVEN的第二脉冲同步以从命令/地址信号CA<1:M>的第二比特位信号CA<2>生成第二内部命令/地址信号的具有逻辑“高”电平的第二比特位信号ICAB<2>。输入控制电路200可以与第二内部时钟信号EVEN的第二脉冲同步以从命令/地址信号CA<1:M>的第三比特位信号至第M比特位信号CA<3:M>生成第二内部命令/地址信号的第三比特位信号至第M比特位信号ICAB<3:M>。
第二检测信号生成电路2212可以接收具有逻辑“低”电平的第二内部芯片选择信号ICSB、第二内部命令/地址信号的具有逻辑“低”电平的第一比特位信号ICAB<1>和第二内部命令/地址信号的具有逻辑“高”电平的第二比特位信号ICAB<2>以生成被禁止为具有逻辑“高”电平的第二检测信号DET2。在该情况下，第一检测信号生成电路2211可以生成具有逻辑“高”电平的第一检测信号DET1，这是因为第一内部芯片选择信号ICSA以及第一内部命令/地址信号的第一比特位信号和第二比特位信号ICAA<1:2>尚未生成。
掩蔽控制电路222可以使在时间点“T13”处生成的使能信号EN延迟以生成延迟使能信号END。
在时间点“T17”处，内部地址生成电路400可以对在时间点“T16”处生成的第二内部命令/地址信号的第三比特位信号至第M比特位信号ICAB<3:M>解码以生成内部地址IADD<1:N>。
核心电路500可以基于具有逻辑“高”电平的第四激活命令ACT4和内部地址IADD<1:N>执行激活操作。在该情况下，激活操作可以是用于存储数据DATA的写入操作、用于输出数据DATA的读取操作和刷新操作中的一个。
在时间点“T18”处，掩蔽控制电路222可以使使能信号EN延迟以生成被禁止为具有逻辑“低”电平的延迟使能信号END。
掩蔽信号输出电路2220可以接收具有逻辑“高”电平的第一检测信号DET1、具有逻辑“高”电平的第二检测信号DET2和具有逻辑“低”电平的延迟使能信号END以生成被禁止为具有逻辑“高”电平的掩蔽信号MSKB。
随后，半导体器件20可以基于芯片选择信号CS和命令/地址信号CA<1:M>生成第三激活命令ACT1和第四激活命令ACT2以执行激活操作。
如上文所述，根据一实施方式的半导体系统可以在与时钟信号同步地被交替输入的芯片选择信号和命令/地址信号具有用于执行激活操作的逻辑电平组合时中断用于生成激活命令的内部芯片选择信号的生成。因此，可以防止生成不必要的激活命令。此外，半导体系统可以基于与时钟信号同步地被交替输入的芯片选择信号和命令/地址信号执行第一激活操作并且可以中断用于执行第二激活操作的内部芯片选择信号的生成以防止生成不必要的激活命令。因此，可以提高激活操作的可靠性。
图16是示出根据本公开内容的一实施方式的电子系统1000的配置的框图。如图16中所示，电子系统1000可以包括主机1100和半导体系统1200。
主机1100和半导体系统1200可以使用接口协议向彼此传送信号。用于主机1100和半导体系统1200之间的通信的接口协议可以包括各种接口协议中的任一者，诸如多媒体卡(MMC)、增强小型器件接口(ESDI)、集成驱动电子器件(IDE)、外围部件快速互连(PCI-E)、增强技术附连(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附连SCSI(SAS)和通用串行总线(USB)。
半导体系统1200可以包括控制器1300和半导体器件1400(K:1)。控制器1300可以控制半导体器件1400(K:1)，使得半导体器件1400(K:1)执行激活操作。半导体器件1400(K:1)中的每个可以在与时钟信号同步地被连续输入的芯片选择信号和命令/地址信号具有用于执行激活操作的逻辑电平组合时中断用于生成激活命令的内部芯片选择信号的生成。因此，可以防止生成不必要的激活命令。此外，半导体器件1400(K:1)中的每个可以基于与时钟信号同步地被连续输入的芯片选择信号和命令/地址信号执行第一激活操作并且可以中断用于执行第二激活操作的内部芯片选择信号的生成以防止生成不必要的激活命令。因此，可以提高激活操作的可靠性。
控制器1300可以使用图1中所示的控制器10来实现。半导体器件1400(K:1)中的每个可以使用图1中所示的半导体器件20来实现。在一些实施方式中，半导体器件20可以使用动态随机存取存储器(DRAM)、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、磁随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)中的一者来实现。

Claims (30)

1.一种半导体器件，包括：
输入控制电路，被配置成与内部时钟信号的第一脉冲同步地生成内部芯片选择信号，所述内部芯片选择信号从芯片选择信号生成；被配置成与所述内部时钟信号的所述第一脉冲同步地生成第一内部命令/地址信号，所述第一内部命令/地址信号从命令/地址信号生成；以及被配置成与所述内部时钟信号的第二脉冲同步地禁止生成所述内部芯片选择信号；以及
内部命令生成电路，被配置成生成第一激活命令和第二激活命令，当所述内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时所述第一激活命令和所述第二激活命令被顺次使能。
2.如权利要求1所述的半导体器件，其中，所述芯片选择信号和所述命令/地址信号同步于外部装置提供的时钟信号的奇脉冲或偶脉冲而被连续输入到所述半导体器件。
3.如权利要求1所述的半导体器件，
其中，在所述芯片选择信号具有第一逻辑电平时输入的所述命令/地址信号被设定为用于生成所述第一激活命令和所述第二激活命令的信号；以及
其中，在所述芯片选择信号具有第二逻辑电平时输入的所述命令/地址信号被设定为用于生成内部地址的信号。
4.如权利要求1所述的半导体器件，其中，所述内部时钟信号是同步于外部装置提供的时钟信号中包括的奇脉冲或偶脉冲而生成的信号。
5.如权利要求1所述的半导体器件，其中，当与所述内部时钟信号的第二脉冲同步地输入的所述芯片选择信号和所述命令/地址信号具有预定逻辑电平组合时，所述输入控制电路禁止生成所述内部芯片选择信号。
6.如权利要求1所述的半导体器件，其中，所述输入控制电路包括：
输入缓冲电路，被配置成将所述芯片选择信号与参考电压进行比较以及与所述内部时钟信号同步地生成所述内部芯片选择信号，被配置成将所述命令/地址信号与所述参考电压进行比较以及与所述内部时钟信号同步地生成所述第一内部命令/地址信号，以及被配置成当掩蔽信号被使能时禁止生成所述内部芯片选择信号；以及
掩蔽信号生成电路，被配置成接收延迟芯片选择信号以生成所述掩蔽信号，当所述内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时所述掩蔽信号被使能。
7.如权利要求6所述的半导体器件，其中，所述输入缓冲电路包括：
缓冲电路，被配置成将所述芯片选择信号与所述参考电压进行比较以生成输入芯片选择信号，以及被配置成将所述命令/地址信号与所述参考电压进行比较以生成输入命令/地址信号；
延迟电路，被配置成使所述输入芯片选择信号延迟以生成所述延迟芯片选择信号，以及被配置成使所述输入命令/地址信号延迟以生成延迟输入命令/地址信号；以及
内部命令/地址生成电路，被配置成与所述内部时钟信号同步地生成所述内部芯片选择信号，所述内部芯片选择信号根据所述掩蔽信号而从所述延迟芯片选择信号生成；以及被配置成与所述内部时钟信号同步地生成所述第一内部命令/地址信号，所述第一内部命令/地址信号从所述延迟输入命令/地址信号生成。
8.如权利要求7所述的半导体器件，其中，所述内部命令/地址生成电路被配置成在所述掩蔽信号被使能时禁止所述延迟芯片选择信号被用于生成所述内部芯片选择信号。
9.如权利要求6所述的半导体器件，其中，所述掩蔽信号生成电路包括：
检测电路，被配置成当所述内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时生成被使能的使能信号和所述掩蔽信号，以及被配置成当延迟使能信号被输入时生成被使能的所述掩蔽信号；以及
掩蔽控制电路，被配置成当所述延迟芯片选择信号被使能时使所述使能信号延迟以生成所述延迟使能信号。
10.如权利要求9所述的半导体器件，其中，所述检测电路包括：
检测信号生成电路，被配置成生成检测信号，当所述内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时所述检测信号被使能；以及
掩蔽信号输出电路，被配置成当所述检测信号被使能时使能所述使能信号和所述掩蔽信号，以及被配置成当所述延迟使能信号被使能时使能所述掩蔽信号。
11.如权利要求10所述的半导体器件，其中，所述掩蔽信号输出电路包括：
驱动电路，被配置成根据所述检测信号的逻辑电平驱动内部节点以生成所述使能信号；以及
逻辑电路，被配置成生成当所述使能信号和所述延迟使能信号中的任一个被使能时被使能的所述掩蔽信号。
12.如权利要求9所述的半导体器件，其中，所述掩蔽控制电路包括：
传输控制信号生成电路，被配置成使所述延迟芯片选择信号延迟以生成第一传输控制信号，以及被配置成反相缓冲所述第一传输控制信号以生成第二传输控制信号；以及
信号传输电路，被配置成根据所述第一传输控制信号的逻辑电平和所述第二传输控制信号的逻辑电平使所述使能信号延迟以生成所述延迟使能信号。
13.如权利要求1所述的半导体器件，其中，所述内部命令生成电路包括：
第一内部命令生成电路，被配置成生成当所述内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时被使能的所述第一激活命令；以及
第二内部命令生成电路，被配置成通过重置信号被初始化，以及被配置成与所述内部时钟信号同步地生成所述第二激活命令，所述第二激活命令是在所述内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时生成的。
14.如权利要求1所述的半导体器件，其中，所述输入控制电路被配置成从与所述内部时钟信号的第一脉冲和第二脉冲同步地被输入的所述命令/地址信号生成第二内部命令/地址信号。
15.如权利要求14所述的半导体器件，还包括：
内部地址生成电路，被配置成对所述第二内部命令/地址信号解码以生成内部地址；以及
核心电路，被配置成基于所述第一激活命令和所述第二激活命令以及所述内部地址执行用于接收或输出数据的激活操作。
16.一种半导体器件，包括：
输入控制电路，被配置成与第一内部时钟信号的第一脉冲同步地生成第一内部芯片选择信号；被配置成与所述第一内部时钟信号的第一脉冲同步地生成第一内部命令/地址信号，所述第一内部命令/地址信号是从芯片选择信号和命令/地址信号生成的；被配置成与第二内部时钟信号的第一脉冲同步地生成第二内部芯片选择信号；被配置成与所述第二内部时钟信号的第一脉冲同步地生成第二内部命令/地址信号，所述第二内部命令/地址信号是从所述芯片选择信号和所述命令/地址信号生成的；以及被配置成与所述第一内部时钟信号的第二脉冲和所述第二内部时钟信号的第二脉冲同步地禁止生成所述第一内部芯片选择信号和所述第二内部芯片选择信号；以及
内部命令生成电路，被配置成生成第一激活命令和第二激活命令，当所述第一内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时所述第一激活命令和所述第二激活命令被顺次使能；以及被配置成生成第三激活命令和第四激活命令，当所述第二内部芯片选择信号和所述第二内部命令/地址信号具有预定逻辑电平组合时所述第三激活命令和所述第四激活命令被顺次使能。
17.如权利要求16所述的半导体器件，其中，所述芯片选择信号和所述命令/地址信号同步于所述第一内部时钟信号的第一脉冲而被连续输入并且随后同步于所述第一内部时钟信号的第二脉冲而被连续输入，以及同步于所述第二内部时钟信号的第一脉冲而被连续输入并且随后同步于所述第二内部时钟信号的第二脉冲而被连续输入。
18.如权利要求16所述的半导体器件，
其中，所述第一内部时钟信号的第一脉冲和第二脉冲同步于外部装置提供的时钟信号中包括的奇脉冲而被使能；以及
其中，所述第二内部时钟信号的第一脉冲和第二脉冲同步于所述时钟信号中包括的偶脉冲而被使能。
19.如权利要求16所述的半导体器件，其中，所述输入控制电路被配置成当同步于所述第一内部时钟信号第二脉冲和所述第二内部时钟信号的第二脉冲而被输入的所述芯片选择信号和所述命令/地址信号具有预定逻辑电平组合时禁止生成所述第一内部芯片选择信号和所述第二内部芯片选择信号。
20.如权利要求16所述的半导体器件，其中，所述输入控制电路包括：
输入缓冲电路，被配置成将所述芯片选择信号与参考电压进行比较以及与所述第一内部时钟信号和所述第二内部时钟信号同步地生成所述第一内部芯片选择信号和所述第二内部芯片选择信号，被配置成将所述命令/地址信号与所述参考电压进行比较以及与所述第一内部时钟信号和所述第二内部时钟信号同步地生成所述第一内部命令/地址信号和所述第二内部命令/地址信号，以及被配置成当掩蔽信号被使能时禁止生成所述第一内部芯片选择信号和所述第二内部芯片选择信号；以及
掩蔽信号生成电路，被配置成接收延迟芯片选择信号以生成所述掩蔽信号，当所述第一内部芯片选择信号和所述第二内部芯片选择信号以及所述第一内部命令/地址信号和所述第二内部命令/地址信号具有预定逻辑电平组合时所述掩蔽信号被使能。
21.如权利要求20所述的半导体器件，其中，所述输入缓冲电路包括：
缓冲电路，被配置成将所述芯片选择信号与所述参考电压进行比较以生成输入芯片选择信号，以及被配置成将所述命令/地址信号与所述参考电压进行比较以生成输入命令/地址信号；
延迟电路，被配置成使所述输入芯片选择信号延迟以生成所述延迟芯片选择信号，以及被配置成使所述输入命令/地址信号延迟以生成延迟输入命令/地址信号；以及
内部命令/地址生成电路，被配置成与所述第一内部时钟信号和所述第二内部时钟信号同步地生成所述第一内部芯片选择信号和所述第二内部芯片选择信号，所述第一内部芯片选择信号和所述第二内部芯片选择信号根据所述掩蔽信号而从所述延迟芯片选择信号生成；以及被配置成与所述第一内部时钟信号和所述第二内部时钟信号同步地生成所述第一内部命令/地址信号和所述第二内部命令/地址信号，所述第一内部命令/地址信号和所述第二内部命令/地址信号从所述延迟输入命令/地址信号生成。
22.如权利要求21所述的半导体器件，其中，所述内部命令/地址生成电路被配置成在所述掩蔽信号被使能时禁止所述延迟芯片选择信号被输入。
23.如权利要求20所述的半导体器件，其中，所述掩蔽信号生成电路包括：
检测电路，被配置成当所述第一内部芯片选择信号和所述第二内部芯片选择信号以及所述第一内部命令/地址信号和所述第二内部命令/地址信号具有预定逻辑电平组合时生成被使能的使能信号和所述掩蔽信号，以及被配置成当延迟使能信号被输入时生成被使能的所述掩蔽信号；以及
掩蔽控制电路，被配置成当所述延迟芯片选择信号被使能时使所述使能信号延迟以生成所述延迟使能信号。
24.如权利要求23所述的半导体器件，其中，所述检测电路包括：
检测信号生成电路，被配置成生成第一检测信号，当所述第一内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时所述第一检测信号被使能；以及被配置成生成第二检测信号，当所述第二内部芯片选择信号和所述第二内部命令/地址信号具有预定逻辑电平组合时所述第二检测信号被使能；以及
掩蔽信号输出电路，被配置成当所述第一检测信号和所述第二检测信号中的任一个被使能时生成所述使能信号和所述掩蔽信号，以及被配置成生成通过所述延迟使能信号被使能的所述掩蔽信号。
25.如权利要求24所述的半导体器件，其中，所述检测信号生成电路包括：
第一检测信号生成电路，被配置成生成当所述第一内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时被使能的所述第一检测信号；以及
第二检测信号生成电路，被配置成生成当所述第二内部芯片选择信号和所述第二内部命令/地址信号具有预定逻辑电平组合时被使能的所述第二检测信号。
26.如权利要求24所述的半导体器件，其中，所述掩蔽信号输出电路包括：
驱动电路，被配置成根据所述第一检测信号的逻辑电平和所述第二检测信号的逻辑电平驱动内部节点以生成所述使能信号；以及
逻辑电路，被配置成生成所述掩蔽信号，当所述使能信号和所述延迟使能信号中的任一个被使能时所述掩蔽信号被使能。
27.如权利要求23所述的半导体器件，其中，所述掩蔽控制电路包括：
传输控制信号生成电路，被配置成使所述延迟芯片选择信号延迟以生成第一传输控制信号，以及被配置成反相缓冲所述第一传输控制信号以生成第二传输控制信号；以及
信号传输电路，被配置成根据所述第一传输控制信号的逻辑电平和所述第二传输控制信号的逻辑电平使所述使能信号延迟以生成所述延迟使能信号。
28.如权利要求16所述的半导体器件，其中，所述内部命令生成电路包括：
第一内部命令生成电路，被配置成通过重置信号被初始化，以及被配置成生成当所述第一内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时被使能的所述第一激活命令和所述第二激活命令；以及
第二内部命令生成电路，被配置成通过所述重置信号被初始化，以及被配置成生成当所述第二内部芯片选择信号和所述第二内部命令/地址信号具有预定逻辑电平组合时被使能的所述第三激活命令和所述第四激活命令。
29.如权利要求28所述的半导体器件，其中，所述第一内部命令生成电路包括：
第一激活命令生成电路，被配置成生成当所述第一内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时被使能的所述第一激活命令；以及
第二激活命令生成电路，被配置成通过所述重置信号被初始化，以及被配置成当所述第一内部芯片选择信号和所述第一内部命令/地址信号具有预定逻辑电平组合时同步于所述第一内部时钟信号而生成所述第二激活命令。
30.如权利要求28所述的半导体器件，其中，所述第一内部命令生成电路包括：
第三激活命令生成电路，被配置成生成当所述第二内部芯片选择信号和所述第二内部命令/地址信号具有预定逻辑电平组合时被使能的所述第三激活命令；以及
第四激活命令生成电路，被配置成通过所述重置信号被初始化，以及被配置成当所述第二内部芯片选择信号和所述第二内部命令/地址信号具有预定逻辑电平组合时同步于所述第二内部时钟信号而生成所述第四激活命令。
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