CN113257299A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括内部列控制信号生成电路、存储体地址传输电路和第一存储体控制电路。内部列控制信号生成电路生成列控制信号以输出内部列控制信号。存储体地址传输电路接收存储体地址以生成反相存储体地址以及输出存储体地址和反相存储体地址。第一存储体控制电路基于存储体地址和反相存储体地址中的至少一个来生成第一存储体激活信号以及基于内部列控制信号来锁存第一存储体激活信号以生成第一存储体列控制信号。

Description

半导体器件
相关申请的交叉引用
本申请要求于2020年2月12日提交的申请号为10-2020-0016800的韩国专利申请的优先权，其整体内容通过引用合并于此。
技术领域
本公开内容的各实施方式涉及被配置用于控制列操作的半导体器件。
背景技术
通常，诸如动态随机存取存储(DRAM)器件的半导体器件中的每个可以包括多个存储体，所述存储体包括被分配有地址的存储单元。每个半导体器件可以同时输出在多个存储体中所包括的存储单元之中的、具有相同地址的存储单元中所储存的数据。为了同时输出在具有相同地址的存储单元中储存的数据，列路径电路可以执行列操作，其对列地址进行解码以选择性地使能多个输出使能信号中的一个并且同时将加载在由被使能的输出使能信号选择的存储体中的位线上的数据传送到输入/输出(I/O)线。
发明内容
根据一个实施方式，一种半导体器件可以包括内部列控制信号生成电路、存储体地址传输电路和第一存储体控制电路。内部列控制信号生成电路可以被配置成生成列控制信号以输出内部列控制信号。存储体地址传输电路可以被配置成接收存储体地址以生成反相存储体地址以及可以被配置成输出存储体地址和反相存储体地址。第一存储体控制电路可以被配置成基于存储体地址和反相存储体地址中的至少一个来生成第一存储体激活信号以及可以被配置成基于内部列控制信号来锁存第一存储体激活信号以生成第一存储体列控制信号。
根据另一实施方式，一种半导体器件可以包括脉宽调整电路、选择输出电路和第一存储体控制电路。脉宽调整电路可以被配置成调整列控制信号中所包括的脉冲的脉宽以生成经调整的脉冲信号。选择输出电路可以被配置成基于经调整的脉冲信号以及基于经调整的脉冲信号而生成的选择信号来生成第一内部列控制信号和第二内部列控制信号。第一存储体控制电路可以被配置成基于存储体地址和反相存储体地址中的至少一个来生成第一存储体激活信号以及可以被配置成基于第一内部列控制信号和第二内部列控制信号来锁存第一存储体激活信号以生成第一存储体列控制信号。
根据又一实施方式，一种半导体器件可以包括内部列控制信号生成电路、第一存储体控制电路和第二存储体控制电路。内部列控制信号生成电路可以被配置成生成列控制信号以输出第一内部列控制信号和第二内部列控制信号。第一存储体控制电路可以被配置成基于第一存储体地址和第二存储体地址的第一逻辑电平组合来生成第一存储体激活信号以及可以被配置成基于第一内部列控制信号和第二内部列控制信号来锁存第一存储体激活信号以生成用于控制针对第一存储体的列操作的第一存储体列控制信号。第二存储体控制电路可以被配置成基于第一存储体地址和第二存储体地址的第二逻辑电平组合来生成第二存储体激活信号以及可以被配置成基于第一内部列控制信号和第二内部列控制信号来锁存第二存储体激活信号以生成用于控制针对第二存储体的列操作的第二存储体列控制信号。
附图说明
图1是示出根据本公开的一个实施方式的半导体器件的配置的框图。
图2是示出在图1中所示的半导体器件中所包括的内部列控制信号生成电路的配置的框图。
图3是示出在图2中所示的内部列控制信号生成电路中所包括的脉宽调整电路的示例的电路图。
图4是示出在图2中所示的内部列控制信号生成电路中所包括的选择信号生成电路的示例的电路图。
图5是示出在图2中所示的内部列控制信号生成电路中所包括的选择输出电路的示例的电路图。
图6是示出在图2至5中所示的内部列控制信号生成电路的操作的时序图。
图7是示出在图1中所示的半导体器件中所包括的存储体地址传输电路的示例的电路图。
图8是示出在图1中所示的半导体器件中所包括的第一存储体控制电路的配置的框图。
图9是示出在图8中所示的第一存储体控制电路中所包括的存储体激活信号生成电路的示例的电路图。
图10是示出在图8中所示的第一存储体控制电路中所包括的存储体列控制信号生成电路的示例的电路图。
图11是示出根据本公开的另一实施方式的半导体器件的配置的框图。
图12是示出采用图1和图11中所示的半导体器件中的至少一种的电子系统的配置的框图。
具体实施方式
在下面的实施方式的描述中，当参数被称为是“预定的”时，旨在意指在处理或算法中使用参数时该参数的值是预先确定的。参数值可以在处理或算法开始时被设定或者可以在执行处理或算法的时段期间被设定。
将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于使一个元件区别于另一元件。因此，在不偏离本公开的教导的情况下，在一些实施方式中的第一元件在其他实施方式中可以被称为第二元件。
此外，还将理解，当一个元件被称为“连接”或“耦接”到另一元件时，其可以直接地连接或耦接到该另一元件，或者可以存在居间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，不存在居间的元件。
逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以区别于具有逻辑“低”电平的信号。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施方式中，逻辑“高”电平的电压电平可以被设定为高于逻辑“低”电平的电压电平。此外，信号的逻辑电平可以根据不同的实施方式而被设定为不同或相反。例如，在一个实施方式中具有逻辑“高”电平的特定信号可以在另一实施方式中被设定为具有逻辑“低”电平
在下文中将参照附图详细描述本公开的各实施方式。然而，本文中所描述的实施方式仅用于说明性目的而非旨在限制本公开的范围。
图1是示出根据本公开的一个实施方式的半导体器件10的配置的框图。如图1中所示，半导体器件10可以包括内部列控制信号生成电路100、地址生成电路110、存储体地址传输电路120、第一存储体控制电路131、第二存储体控制电路133、第三存储体控制电路135和第四存储体控制电路137。
内部列控制信号生成电路100可以基于控制信号CA来生成第一内部列控制信号ICASP1和第二内部列控制信号ICASP2。控制信号CA可以包括命令和地址并且可以由控制器(图12的1300)提供。内部列控制信号生成电路100可以对控制信号CA中所包括的命令进行解码以生成用于执行列操作的列控制信号(图2的CASP)，可以调整列控制信号CASP中所包括的脉冲的脉宽，并且可以将列控制信号CASP的经调整的脉冲分配给第一内部列控制信号ICASP1和第二内部列控制信号ICASP2，以输出包括经调整的脉冲的第一内部列控制信号ICASP1和第二内部列控制信号ICASP2。在第一内部列控制信号ICASP1和第二内部列控制信号ICASP2中的每个中所包括的脉冲可以出现为其周期为列控制信号CASP中所包括的脉冲的周期的两倍。列操作可以包括写入操作、读取操作和测试操作。
地址生成电路110可以对控制信号CA中所包括的地址进行解码以生成第一存储体地址BA<1>和第二存储体地址BA<2>。第一存储体地址和第二存储体地址BA<1:2>的逻辑电平组合可被设定为选择第一存储体至第四存储体(未示出)中的一个。例如，当第一存储体地址和第二存储体地址BA<1:2>二者均具有逻辑“低”电平时，可以选择第一存储体，当第一存储体地址BA<1>具有逻辑“高”电平并且第二存储体地址BA<2>具有逻辑“低”电平时，可以选择第二存储体，当第一存储体地址BA<1>具有逻辑“低”电平并且第二存储体地址BA<2>具有逻辑“高”电平时，可以选择第三存储体，以及当第一存储体地址和第二存储体地址BA<1:2>二者均具有逻辑“高”电平时，可以选择第四存储体。
存储体地址传输电路120可以从第一存储体地址和第二存储体地址BA<1:2>生成第一反相存储体地址BAB<1>和第二反相存储体地址BAB<2>。存储体地址传输电路120可以将第一反相存储体地址BAB<1>和第二反相存储体地址BAB<2>输出到第一存储体控制电路131。存储体地址传输电路120可以将第一存储体地址BA<1>和第二反相存储体地址BAB<2>输出到第二存储体控制电路133。存储体地址传输电路120可以将第一反相存储体地址BAB<1>和第二存储体地址BA<2>输出到第三存储体控制电路135。存储体地址传输电路120可以将第一存储体地址BA<1>和第二存储体地址BA<2>输出到第四存储体控制电路137。
第一存储体控制电路131可以接收第一反相存储体地址BAB<1>和第二反相存储体地址BAB<2>以生成第一存储体激活信号(图8的BACT<1>)。第一存储体控制电路131可以基于第一内部列控制信号ICASP1和第二内部列控制信号ICASP2来锁存第一存储体激活信号BACT<1>，以生成用于控制针对第一存储体的列操作的第一存储体列控制信号BCASP1。
第二存储体控制电路133可以接收第一存储体地址BA<1>和第二反相存储体地址BAB<2>以生成第二存储体激活信号(未示出)。第二存储体控制电路133可以基于第一内部列控制信号ICASP1和第二内部列控制信号ICASP2来锁存第二存储体激活信号，以生成用于控制针对第二存储体的列操作的第二存储体列控制信号BCASP2。
第三存储体控制电路135可以接收第一反相存储体地址BAB<1>和第二存储体地址BA<2>以生成第三存储体激活信号(未示出)。第三存储体控制电路135可以基于第一内部列控制信号ICASP1和第二内部列控制信号ICASP2来锁存第三存储体激活信号，以生成用于控制针对第三存储体的列操作的第三存储体列控制信号BCASP3。
第四存储体控制电路137可以接收第一存储体地址BA<1>和第二存储体地址BA<2>以生成第四存储体激活信号(未示出)。第四存储体控制电路137可以基于第一内部列控制信号ICASP1和第二内部列控制信号ICASP2来锁存第四存储体激活信号，以生成用于控制针对第四存储体的列操作的第四存储体列控制信号BCASP4。
根据上述半导体器件10，在第一内部列控制信号ICASP1和第二内部列控制信号ICASP2中的每个中所包括的脉冲的出现周期可以被设定为大于列控制信号CASP中所包括的脉冲的出现周期。因此，半导体器件10即使在高操作速度下也可以稳定地锁存第一存储体激活信号至第四存储体激活信号(包括图8的第一存储体激活信号BACT<1>)，以生成用于执行针对第一存储体至第四存储体的列操作的第一存储体列控制信号BCASP1、第二存储体列控制信号BCASP2、第三存储体列控制信号BCASP3和第四存储体列控制信号BCASP4。
根据上述半导体器件10，在第一内部列控制信号ICASP1和第二内部列控制信号ICASP2中的每个中所包括的脉冲的脉宽可以被设定为大于列控制信号CASP中所包括的脉冲的脉宽。因此，半导体器件10即使在高操作速度下也可以稳定地锁存第一存储体激活信号至第四存储体激活信号(包括图8的第一存储体激活信号BACT<1>)，以生成用于执行针对第一存储体至第四存储体的列操作的第一存储体列控制信号BCASP1、第二存储体列控制信号BCASP2、第三存储体列控制信号BCASP3和第四存储体列控制信号BCASP4。
图2是示出内部列控制信号生成电路100的配置的框图。如图2中所示，内部列控制信号生成电路100可以包括命令解码器21、脉宽调整电路23、选择信号生成电路25和选择输出电路27。
命令解码器21可以对控制信号CA中所包括的命令进行解码以生成用于列操作的列控制信号CASP。控制信号CA可以包括多个比特位以执行列操作中所包括的各种操作。
脉宽调整电路23可以调整列控制信号CASP中所包括的脉冲的脉宽以生成经调整的脉冲信号CPUL。尽管本实施方式描述了增大列控制信号CASP中所包括的脉冲的脉宽以生成经调整的脉冲信号CPUL，但是本公开不限于此。
选择信号生成电路25可以基于重置信号RST和经调整的脉冲信号CPUL来生成选择信号SEL。选择信号生成电路25可以基于重置信号RST来将选择信号SEL初始化到预定的逻辑电平。在本实施方式中，预定的逻辑电平可以被设定为第一逻辑电平。选择信号生成电路25可以生成具有在经调整的脉冲信号CPUL的逻辑电平从逻辑“高”电平改变为逻辑“低”电平的时间点(以下称为“下降沿”)处发生的逻辑电平转变的选择信号SEL。选择信号生成电路25可以与经调整的脉冲信号CPUL的下降沿同步，以生成具有从第一逻辑电平改变为第二逻辑电平或者从第二逻辑电平改变为第一逻辑电平的逻辑电平的选择信号SEL。在本实施方式中，第一逻辑电平可以被设定为逻辑“低”电平，而第二逻辑电平可以被设定为逻辑“高”电平。然而，在一些其他实施方式中，第一逻辑电平和第二逻辑电平可以与本实施方式不同地设定。
选择输出电路27可以基于选择信号SEL而输出经调整的脉冲信号CPUL作为第一内部列控制信号ICASP1或第二内部列控制信号ICASP2。当选择信号SEL具有第一逻辑电平时，选择输出电路27可以输出经调整的脉冲信号CPUL作为第一内部列控制信号ICASP1，并且当选择信号SEL具有第二逻辑电平时，选择输出电路27可以输出经调整的脉冲信号CPUL作为第二内部列控制信号ICASP2。
图3是示出脉宽调整电路23的示例的电路图。如图3中所示，脉宽调整电路23可以包括彼此电连接的延迟电路231和或(OR)门OR23。延迟电路231可以将列控制信号CASP延迟预定的时段以输出列控制信号CASP的延迟信号。OR门OR23可以接收列控制信号CASP和延迟电路231的输出信号，并且可以执行列控制信号CASP和延迟电路231的输出信号的逻辑或运算以生成经调整的脉冲信号CPUL。脉宽调整电路23可以将列控制信号CASP中所包括的脉冲的脉宽增大延迟电路231的延迟时段，以输出具有增大的脉宽的输出脉冲作为经调整的脉冲信号CPUL。
图4是示出选择信号生成电路25的示例的电路图。如图4中所示，选择信号生成电路25可以包括T触发器。当重置信号RST被生成以执行初始化操作时，T触发器可以将选择信号SEL初始化至逻辑“低”电平。当经调整的脉冲信号CPUL的第一个下降沿出现时，T触发器可以将选择信号SEL的逻辑电平从逻辑“低”电平改变为逻辑“高”电平。当经调整的脉冲信号CPUL的第二个下降沿出现时，T触发器可以将选择信号SEL的逻辑电平从逻辑“高”电平改变为逻辑“低”电平。当经调整的脉冲信号CPUL的第三个下降沿出现时，T触发器可以将选择信号SEL的逻辑电平从逻辑“低”电平改变为逻辑“高”电平。
图5是示出选择输出电路27的示例的电路图。如图5中所示，选择输出电路27可以包括彼此电连接的反相器IV31和与(AND)门AND31和AND33。反相器IV31可以反相缓冲选择信号SEL以输出选择信号SEL的反相缓冲信号。与门AND31可以接收反相器IV31的输出信号和经调整的脉冲信号CPUL，并且可以执行反相器IV31的输出信号和经调整的脉冲信号CPUL的逻辑与运算以生成第一内部列控制信号ICASP1。与门AND31可以接收选择信号SEL和经调整的脉冲信号CPUL，并且可以执行选择信号SEL和经调整的脉冲信号CPUL的逻辑与运算以生成第二内部列控制信号ICASP2。当选择信号SEL具有逻辑“低”电平时，选择输出电路27可以输出经调整的脉冲信号CPUL作为第一内部列控制信号ICASP1，而当选择信号SEL具有逻辑“高”电平时，选择输出电路27可以输出经调整的脉冲信号CPUL作为第二内部列控制信号ICASP2。
图6是示出内部列控制信号生成电路100的操作的时序图。如图6中所示，可以通过对用于列操作的控制信号CA中所包括的命令进行解码来生成列控制信号CASP。在列控制信号CASP中所包括的脉冲的第一脉宽PW1可以被调整为提供经调整的脉冲信号CPUL。在经调整的脉冲信号CPUL中所包括的脉冲的第二脉宽PW2可以被设定为比第一脉宽PW1大时段“td1”。当经调整的脉冲信号CPUL的第一个下降沿出现时，选择信号SEL的逻辑电平可以从逻辑“低”电平改变为逻辑“高”电平，当经调整的脉冲信号CPUL的第二个下降沿出现时，选择信号SEL的逻辑电平可以从逻辑“高”电平改变为逻辑“低”电平，当经调整的脉冲信号CPUL的第三个下降沿出现时，选择信号SEL的逻辑电平可以从逻辑“低”电平改变为逻辑“高”电平，以及当经调整的脉冲信号CPUL的第四个下降沿出现时，选择信号SEL的逻辑电平可以从逻辑“高”电平改变为逻辑“低”电平。当选择信号SEL具有逻辑“低”电平时，可以输出经调整的脉冲信号CPUL作为第一内部列控制信号ICASP1，而当选择信号SEL具有逻辑“高”电平时，可以输出经调整的脉冲信号CPUL作为第二内部列控制信号ICASP2。
图7是示出存储体地址传输电路120的示例的电路图。如图7中所示，存储体地址传输电路120可以包括反相器IV41和IV42。反相器IV41可以反相缓冲第一存储体地址BA<1>以生成第一反相存储体地址BAB<1>。反相器IV42可以反相缓冲第二存储体地址BA<2>以生成第二反相存储体地址BAB<2>。存储体地址传输电路120可以输出第一存储体地址BA<1>、第二存储体地址BA<2>、第一反相存储体地址BAB<1>和第二反相存储体地址BAB<2>。
图8是示出第一存储体控制电路131的配置的框图。如图8中所示，第一存储体控制电路131可以包括存储体激活信号生成电路51和存储体列控制信号生成电路53。
存储体激活信号生成电路51可以基于第一反相存储体地址BAB<1>和第二反相存储体地址BAB<2>来生成第一存储体激活信号BACT<1>。当第一反相存储体地址BAB<1>和第二反相存储体地址BAB<2>被生成为具有预定的逻辑电平时，存储体激活信号生成电路51可以生成第一存储体激活信号BACT<1>。第一反相存储体地址BAB<1>和第二反相存储体地址BAB<2>的预定的逻辑电平可以根据实施方式而被设定为不同。
存储体列控制信号生成电路53可以基于第一内部列控制信号ICASP1和第二内部列控制信号ICASP2来锁存第一存储体激活信号BACT<1>，以生成用于控制第一存储体的列操作的第一存储体列控制信号BCASP1。当第一内部列控制信号ICASP1或第二内部列控制信号ICASP2的脉冲出现时，存储体列控制信号生成电路53可以锁存通过第一反相存储体地址BAB<1>和第二反相存储体地址BAB<2>生成的第一存储体激活信号BACT<1>，以生成第一存储体列控制信号BCASP1。由于第一内部列控制信号ICASP1和第二内部列控制信号ICASP2的每个中所包括的脉冲的出现周期被设定为大于列控制信号CASP中所包括的脉冲的出现周期，因此即使在高操作速度下也可以稳定地锁存第一存储体激活信号BACT<1>，以生成用于执行针对第一存储体的列操作的第一存储体列控制信号BCASP1。
图9是示出存储体激活信号生成电路51的示例的电路图。如图9中所示，存储体激活信号生成电路51可以包括与门AND51。与门AND51可以接收第一反相存储体地址BAB<1>和第二反相存储体地址BAB<2>，并且可以执行第一反相存储体地址BAB<1>和第二反相存储体地址BAB<2>的逻辑与运算，以生成第一存储体激活信号BACT<1>。当第一反相存储体地址BAB<1>和第二反相存储体地址BAB<2>二者均具有逻辑“高”电平时，与门AND51可以生成具有逻辑“高”电平的第一存储体激活信号BACT<1>。
图10是示出存储体列控制信号生成电路53的示例的电路图。如图10中所示，存储体列控制信号生成电路53可以包括第一锁存激活信号生成电路531、第二锁存激活信号生成电路533、第一存储体脉冲生成电路535、第二存储体脉冲生成电路537和存储体合成电路539。
第一锁存激活信号生成电路531可以基于第一内部列控制信号ICASP1和第一存储体激活信号BACT<1>来生成第一锁存激活信号LA1。当第一内部列控制信号ICASP1的脉冲出现时，第一锁存激活信号生成电路531可以锁存第一存储体激活信号BACT<1>以生成第一锁存激活信号LA1。
第二锁存激活信号生成电路533可以基于第二内部列控制信号ICASP2和第一存储体激活信号BACT<1>来生成第二锁存激活信号LA2。当第二内部列控制信号ICASP2的脉冲出现时，第二锁存激活信号生成电路533可以锁存第一存储体激活信号BACT<1>以生成第二锁存激活信号LA2。
第一存储体脉冲生成电路535可以包括串联耦接的反相器IV51和IV53，并且可以缓冲第一内部列控制信号ICASP1以生成第一存储体脉冲BP1。第二存储体脉冲生成电路537可以包括串联耦接的一对反相器，并且可以缓冲第二内部列控制信号ICASP2以生成第二存储体脉冲BP2。
存储体合成电路539可以包括与非(NAND)门NAND51、NAND53和NAND55。与非门NAND51可以接收第一锁存激活信号LA1和第一存储体脉冲BP1以执行第一锁存激活信号LA1和第一存储体脉冲BP1的逻辑与非运算。与非门NAND53可以接收第二锁存激活信号LA2和第二存储体脉冲BP2以执行第二锁存激活信号LA2和第二存储体脉冲BP2的逻辑与非运算。与非门NAND55可以接收与非门NAND51的输出信号和与非门NAND53的输出信号，并且可以执行与非门NAND51的输出信号和与非门NAND53的输出信号的逻辑与非运算以生成第一存储体列控制信号BCASP1。
图11是示出根据本公开的另一实施方式的半导体器件60的配置的框图。如图11中所示，半导体器件60可以包括内部列控制信号生成电路600、地址生成电路610、存储体地址传输电路620、第一存储体控制电路631、第二存储体控制电路633、第三存储体控制电路635、第四存储体控制电路637、第一存储体651、第二存储体653、第三存储体655和第四存储体657。
内部列控制信号生成电路600可以基于基于控制信号CA来生成第一内部列控制信号ICASP1和第二内部列控制信号ICASP2。控制信号CA可以包括命令和地址。内部列控制信号生成电路100可以对控制信号CA中所包括的命令进行解码以生成用于执行列操作的列控制信号(图2的CASP)，可以调整列控制信号CASP中所包括的脉冲的脉宽，以及可以将列控制信号CASP的经调整的脉冲分配给第一内部列控制信号ICASP1和第二内部列控制信号ICASP2，以输出包括经调整的脉冲的第一内部列控制信号ICASP1和第二内部列控制信号ICASP2。在第一内部列控制信号ICASP1和第二内部列控制信号ICASP2的每个中所包括的脉冲可以出现为其周期为列控制信号CASP中所包括的脉冲的周期的两倍。列操作可以包括写入操作、读取操作和测试操作。尽管本实施方式描述了其中内部列控制信号生成电路600被设置成由第一存储体651、第二存储体653、第三存储体655和第四存储体657包围的示例，但是本公开不限于此。
地址生成电路610可以对控制信号CA中所包括的地址进行解码以生成第一存储体地址BA<1>和第二存储体地址BA<2>。第一存储体地址和第二存储体地址BA<1:2>的逻辑电平组合可以被设定为选择第一存储体至第四存储体651、653、655和657中的一个。尽管本实施方式描述了其中地址生成电路610被设置成由第一存储体651、第二存储体653、第三存储体655和第四存储体657包围的示例，但是本公开不限于此。
存储体地址传输电路620可以包括彼此电耦接的反相器IV61、IV63和IV65。反相器IV61可以反相缓冲第一存储体地址BA<1>以生成第一反相存储体地址BAB<1>并且可以将第一反相存储体地址BAB<1>输出到第一存储体控制电路631。反相器IV63可以反相缓冲第二存储体地址BA<2>以生成第二反相存储体地址BAB<2>并且可以将第二反相存储体地址BAB<2>输出到第一存储体控制电路631和第二存储体控制电路633。反相器IV65可以反相缓冲第一存储体地址BA<1>以生成第一反相存储体地址BAB<1>并且可以将第一反相存储体地址BAB<1>输出到第三存储体控制电路635。反相器IV61、IV63和IV65可以用作中继器。存储体地址传输电路620可以经由反相器IV61将第一反相存储体地址BAB<1>输出到第一存储体控制电路631，并且可以经由反相器IV63将第二反相存储体地址BAB<2>输出到第一存储体控制电路631。存储体地址传输电路620可以将第一存储体地址BA<1>传输到第二存储体控制电路633，并且可以经由反相器IV63将第二反相存储体地址BAB<2>输出到第二存储体控制电路633。存储体地址传输电路620可以经由反相器IV65将第一反相存储体地址BAB<1>输出到第三存储体控制电路635，并且可以将第二存储体地址BA<2>传输到第三存储体控制电路635。存储体地址传输电路620可以将第一存储体地址BA<1>传输到第四存储体控制电路637，并且可以将第二存储体地址BA<2>传输到第四存储体控制电路637。
第一存储体控制电路631可以接收第一反相存储体地址BAB<1>和第二反相存储体地址BAB<2>以生成第一存储体激活信号(未示出)。第一存储体控制电路631可以基于第一内部列控制信号ICASP1和第二内部列控制信号ICASP2来锁存第一存储体激活信号，以生成用于控制针对第一存储体651的列操作的第一存储体列控制信号BCASP1。
第二存储体控制电路633可以接收第一存储体地址BA<1>和第二反相存储体地址BAB<2>以生成第二存储体激活信号(未示出)。第二存储体控制电路633可以基于第一内部列控制信号ICASP1和第二内部列控制信号ICASP2来锁存第二存储体激活信号，以生成用于控制针对第二存储体653的列操作的第二存储体列控制信号BCASP2。
第三存储体控制电路635可以接收第一反相存储体地址BAB<1>和第二存储体地址BA<2>以生成第三存储体激活信号(未示出)。第三存储体控制电路635可以基于第一内部列控制信号ICASP1和第二内部列控制信号ICASP2来锁存第三存储体激活信号，以生成用于控制针对第三存储体655的列操作的第三存储体列控制信号BCASP3。
第四存储体控制电路637可以接收第一存储体地址BA<1>和第二存储体地址BA<2>以生成第四存储体激活信号(未示出)。第四存储体控制电路637可以基于第一内部列控制信号ICASP1和第二内部列控制信号ICASP2来锁存第四存储体激活信号，以生成用于控制针对第四存储体657的列操作的第四存储体列控制信号BCASP4。
在本实施方式中，第一存储体控制电路631和第一存储体651可以位于半导体器件60的第一边沿处，第二存储体控制电路633和第二存储体653可以位于半导体器件60的第二边沿处，第三存储体控制电路635和第三存储体655可以位于半导体器件60的第三边沿处，并且第四存储体控制电路637和第四存储体657可以位于半导体器件60的第四边沿处。尽管本实施方式描述了其中第一边沿对应于半导体器件60的左上角，第二边沿对应于半导体器件60的右上角，第三边沿对应于半导体器件60的左下角，并且第四边沿对应于半导体器件60的右下角的示例，但是本公开不限于此。在一个实施方式中，内部列控制信号生成电路可以位于第一存储体651与第二存储体653之间。
根据上述半导体器件60，在第一内部列控制信号ICASP1和第二内部列控制信号ICASP2的每个中所包括的脉冲的出现周期可以被设定为大于在内部列控制信号生成电路600中生成的列控制信号中所包括的脉冲的出现周期。因此，半导体器件60即使在高操作速度下也可以稳定地锁存在第一存储体控制电路至第四存储体控制电路631、633、635和637中生成的第一存储体激活信号至第四存储体激活信号，以生成用于执行针对第一存储体至第四存储体651、653、655和657的列操作的第一存储体列控制信号BCASP1、第二存储体列控制信号BCASP2、第三存储体列控制信号BCASP3和第四存储体列控制信号BCASP4。
根据上述半导体器件60，在第一内部列控制信号ICASP1和第二内部列控制信号ICASP2的每个中所包括的脉冲的脉宽可以被设定为大于在列控制信号中所包括的脉冲的脉宽。因此，半导体器件60即使在高操作速度下也可以稳定地锁存在第一存储体控制电路至第四存储体控制电路631、633、635和637中生成的第一存储体激活信号至第四存储体激活信号，以生成用于执行针对第一存储体至第四存储体651、653、655和657的列操作的第一存储体列控制信号BCASP1、第二存储体列控制信号BCASP2、第三存储体列控制信号BCASP3和第四存储体列控制信号BCASP4。
根据上述半导体器件60，第一存储体地址BA<1>、第二存储体地址BA<2>、第一反相存储体地址BAB<1>和第二反相存储体地址BAB<2>可以被传送到第一存储体控制电路至第四存储体控制电路631、633、635和637，并且可以由第一存储体控制电路至第四存储体控制电路631、633、635和637进行解码。因此，可以使籍其传送存储体地址的传送线路的数目最小化，以减少半导体器件60的布局面积和功耗。
图12是示出采用图1和与11中所示的半导体器件10和60中的至少一种的电子系统1000的配置的框图。如图12中所示，电子系统1000可以包括主机1100和半导体系统1200。
主机1100和半导体系统1200可以使用接口协议彼此传送信号。用于主机1100与半导体系统1200之间的通信的接口协议可以包括诸如以下各种接口协议中的任意一种：多媒体卡(MMC)、增强型小器件接口(ESDI)、集成驱动电子器件(IDE)、外围组件快速互连(PCI-E)、增强型技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接SCSI(SAS)和通用串行总线(USB)。
半导体系统1200可以包括控制器1300和半导体器件1400(K:1)。控制器1300可以控制半导体器件1400(K:1)以使用通过分配列控制信号CASP中所包括的脉冲而生成的第一内部列控制信号ICASP1和第二内部列控制信号ICASP2来生成用于控制针对每个存储体的列操作的存储体列控制信号。即便列控制信号CASP的脉冲的周期和脉宽在高操作速度下减小，半导体器件1400(K:1)中的每个也可以稳定地执行列操作。
半导体器件1400(K:1)中的每个可以使用图1中所示的半导体器件10或者图11中所示的半导体器件60来实现。在一些实施方式中，半导体器件1400(K:1)中的每个可以使用动态随机存取存储器(DRAM)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)中的任意一种来实现。
结合如上文所述的一些实施方式公开了本发明的构思。本领域技术人员将意识到：在不偏离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，不应从限制性的观点而是应从说明性的观点来考虑本说明书中所公开的实施方式。构思的范围不限于以上描述，而是由所附权利要求限定，并且等效范围内的所有独特特征应被解释为涵盖在这些构思内。

Claims (21)

1.一种半导体器件，包括：
内部列控制信号生成电路，被配置成生成列控制信号以输出内部列控制信号；
存储体地址传输电路，被配置成接收存储体地址以生成反相存储体地址以及被配置成输出所述存储体地址和所述反相存储体地址；以及
第一存储体控制电路，被配置成基于所述存储体地址和所述反相存储体地址中的至少一个来生成第一存储体激活信号以及被配置成基于所述内部列控制信号来锁存所述第一存储体激活信号以生成第一存储体列控制信号。
2.如权利要求1所述的半导体器件，其中，通过对控制信号中所包括的命令进行解码来生成所述列控制信号，以便执行列操作。
3.如权利要求2所述的半导体器件，其中，所述列操作包括写入操作、读取操作和测试操作中的至少一种。
4.如权利要求1所述的半导体器件，其中，所述内部列控制信号生成电路被配置成调整所述列控制信号中所包括的脉冲的脉宽以生成经调整的脉冲信号以及被配置成从所述经调整的脉冲信号中所包括的脉冲生成所述内部列控制信号。
5.如权利要求4所述的半导体器件，
其中，所述内部列控制信号包括第一内部列控制信号和第二内部列控制信号；以及
其中，所述内部列控制信号生成电路将所述经调整的脉冲信号中所包括的脉冲分配到所述第一内部列控制信号和所述第二内部列控制信号，以输出所述第一内部列控制信号和所述第二内部列控制信号。
6.如权利要求1所述的半导体器件，
其中，所述内部列控制信号包括第一内部列控制信号和第二内部列控制信号；以及
其中，所述内部列控制信号生成电路包括：
脉宽调整电路，被配置成调整所述列控制信号中所包括的脉冲的脉宽以生成经调整的脉冲信号；以及
选择输出电路，被配置成基于所述经调整的脉冲信号以及基于所述经调整的脉冲信号而生成的选择信号来生成所述第一内部列控制信号和所述第二内部列控制信号。
7.如权利要求6所述的半导体器件，其中，在所述经调整的脉冲信号中所包括的脉冲的脉宽被设定为大于在所述列控制信号中所包括的脉冲的脉宽。
8.如权利要求6所述的半导体器件，
其中，所述选择信号的逻辑电平转变基于所述经调整的脉冲信号而发生；以及
其中，所述经调整的脉冲信号根据所述选择信号的逻辑电平而被输出作为所述第一内部列控制信号和所述第二内部列控制信号中的一个。
9.如权利要求8所述的半导体器件，
其中，当所述选择信号具有第一逻辑电平时，所述经调整的脉冲信号被输出作为所述第一内部列控制信号，以及
其中，当所述选择信号具有第二逻辑电平时，所述经调整的脉冲信号被输出作为所述第二内部列控制信号，所述第二逻辑电平不同于所述第一逻辑电平。
10.如权利要求1所述的半导体器件，
其中，所述内部列控制信号包括第一内部列控制信号和第二内部列控制信号；
其中，所述存储体地址包括第一存储体地址和第二存储体地址；
其中，所述反相存储体地址包括第一反相存储体地址和第二反相存储体地址；以及
其中，所述存储体地址传输电路将所述第一反相存储体地址和所述第二反相存储体地址传输到所述第一存储体控制电路。
11.如权利要求10所述的半导体器件，
其中，所述第一存储体控制电路被配置成基于所述第一反相存储体地址和所述第二反相存储体地址来生成所述第一存储体激活信号以及被配置成基于所述第一内部列控制信号和所述第二内部列控制信号来锁存所述第一存储体激活信号以生成所述第一存储体列控制信号。
12.如权利要求10所述的半导体器件，还包括第二存储体控制电路，其被配置成基于所述第一存储体地址和所述第二反相存储体地址来生成第二存储体激活信号以及被配置成基于所述第一内部列控制信号和所述第二内部列控制信号来锁存所述第二存储体激活信号以生成第二存储体列控制信号。
13.如权利要求12所述的半导体器件，其中，所述存储体地址传输电路将所述第一存储体地址和所述第二反相存储体地址传输到所述第二存储体控制电路。
14.一种半导体器件，包括：
脉宽调整电路，被配置成调整列控制信号中所包括的脉冲的脉宽以生成经调整的脉冲信号；
选择输出电路，被配置成基于所述经调整的脉冲信号以及基于所述经调整的脉冲信号而生成的选择信号来生成第一内部列控制信号和第二内部列控制信号；以及
第一存储体控制电路，被配置成基于存储体地址和反相存储体地址中的至少一个来生成第一存储体激活信号以及被配置成基于所述第一内部列控制信号和所述第二内部列控制信号来锁存所述第一存储体激活信号以生成第一存储体列控制信号。
15.如权利要求14所述的半导体器件，其中，通过对控制信号中所包括的命令进行解码来生成所述列控制信号，以便执行列操作，所述列操作包括写入操作、读取操作和测试操作中的至少一种。
16.如权利要求14所述的半导体器件，其中，在所述经调整的脉冲信号中所包括的脉冲的脉宽被设定为大于在所述列控制信号中所包括的脉冲的脉宽。
17.如权利要求14所述的半导体器件，
其中，所述选择信号的逻辑电平转变基于所述经调整的脉冲信号而发生；以及
其中，所述经调整的脉冲信号根据所述选择信号的逻辑电平而被输出作为所述第一内部列控制信号和所述第二内部列控制信号中的一个。
18.如权利要求14所述的半导体器件，
其中，所述存储体地址包括第一存储体地址和第二存储体地址；
其中，所述反相存储体地址包括第一反相存储体地址和第二反相存储体地址；以及
其中，所述半导体器件还包括存储体地址传输电路，其被配置成将所述第一反相存储体地址和所述第二反相存储体地址输出到所述第一存储体控制电路。
19.如权利要求14所述的半导体器件，
其中，所述存储体地址包括第一存储体地址和第二存储体地址；
其中，所述反相存储体地址包括第一反相存储体地址和第二反相存储体地址；以及
其中，所述半导体器件还包括第二存储体控制电路，其被配置成基于所述第一存储体地址和所述第二反相存储体地址来生成第二存储体激活信号以及被配置成基于所述第一内部列控制信号和所述第二内部列控制信号来锁存所述第二存储体激活信号以生成第二存储体列控制信号。
20.一种半导体器件，包括：
内部列控制信号生成电路，被配置成生成列控制信号以输出第一内部列控制信号和第二内部列控制信号；
第一存储体控制电路，被配置成基于第一存储体地址和第二存储体地址的第一逻辑电平组合来生成第一存储体激活信号以及被配置成基于所述第一内部列控制信号和所述第二内部列控制信号来锁存所述第一存储体激活信号以生成用于控制针对第一存储体的列操作的第一存储体列控制信号；以及
第二存储体控制电路，被配置成基于所述第一存储体地址和所述第二存储体地址的第二逻辑电平组合来生成第二存储体激活信号以及被配置成基于所述第一内部列控制信号和所述第二内部列控制信号来锁存所述第二存储体激活信号以生成用于控制针对第二存储体的列操作的第二存储体列控制信号。
21.如权利要求20所述的半导体器件，
其中，所述第一存储体和所述第一存储体控制电路位于所述半导体器件的第一边沿处；
其中，所述第二存储体和所述第二存储体控制电路位于所述半导体器件的第二边沿处；以及
其中，所述内部列控制信号生成电路位于所述第一存储体与所述第二存储体之间。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1166841A (ja) * 1997-08-22 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置
JP3831309B2 (ja) * 2002-01-29 2006-10-11 株式会社東芝 同期型半導体記憶装置及びその動作方法
KR100616199B1 (ko) * 2004-12-06 2006-08-25 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 발생 제어회로 및 방법
KR20100030510A (ko) 2008-09-10 2010-03-18 주식회사 하이닉스반도체 멀티 비트 테스트 장치 및 멀티 비트 테스트 방법
KR102108845B1 (ko) * 2013-10-07 2020-05-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US20150310904A1 (en) 2014-04-28 2015-10-29 Qualcomm Incorporated System and method of concurrent read/write magneto-resistive memory
KR102466965B1 (ko) * 2018-04-23 2022-11-14 에스케이하이닉스 주식회사 반도체장치
KR102468291B1 (ko) * 2018-04-30 2022-11-21 에스케이하이닉스 주식회사 반도체 장치

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