KR20220085989A - 오토프리차지동작을 수행하는 반도체장치 및 반도체시스템 - Google Patents

오토프리차지동작을 수행하는 반도체장치 및 반도체시스템 Download PDF

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Abstract

반도체시스템은 클럭, 커맨드 및 어드레스를 출력하는 컨트롤러 및 상기 커맨드에 의해 라이트오토프리차지동작 시 상기 클럭에 동기 되어 입력되는 상기 커맨드의 입력 시점을 감지하여 플래그신호를 생성하고, 상기 어드레스를 직렬화한 이후 상기 플래그신호와 직렬화된 상기 어드레스를 병렬화하여 상기 라이트오토프리차지동작을 수행하기 위한 내부어드레스를 생성하는 반도체장치를 포함한다.

Description

오토프리차지동작을 수행하는 반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM PERFORMING AUTO PRE-CHARGE}
본 발명은 커맨드의 입력 시점에 따라 어드레스를 직렬화하고 이를 병렬화하여 생성되는 내부어드레스를 통해 오토프리차지동작을 수행하는 반도체장치 및 반도체시스템에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체장치는 외부 칩 셋(chip set)으로부터 입력되는 커맨드에 따라 데이터의 읽기 및 쓰기 동작을 수행한다. 반도체장치가 이러한 읽기 및 쓰기 동작을 수행하기 위해서는 액티브동작을 수행하여야 한다. 반도체장치는 커맨드어드레스핀을 통해 입력되는 커맨드 및 어드레스에 의해 액티브동작을 수행하기 위한 액티브커맨드와 내부어드레스를 생성하는데, 칩선택신호(chip selection signal)를 사용하여 연속적으로 입력되는 커맨드와 어드레스를 구분하고 있다.
한편, 반도체장치는 라이트동작 및 리드동작 이후 프리차지동작을 자동으로 수행하는 라이트오토프리차지동작 및 리드오토프리차지동작을 지원하고 있다.
본 발명은 커맨드 및 커맨드어드레스의 입력 시점에 따라 어드레스를 직렬화한 이후 병렬화하여 내부어드레스를 생성함으로써 라이트오토프리차지동작 및 리드오토프리차지동작을 수행하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 라이트오토프리차지동작 시 커맨드의 입력 시점에 따라 선택적으로 발생하는 제1 라이트커맨드 및 제2 라이트커맨드를 시프팅하여 제1 내지 제4 시프팅라이징클럭 및 제1 내지 제3 시프팅폴링클럭을 생성하는 제어회로 및 상기 제1 내지 제4 시프팅라이징클럭 및 상기 제1 내지 제3 시프팅폴링클럭에 동기 되어 제1 및 제2 뱅크그룹어드레스, 제1 및 제2 뱅크어드레스 및 제1 및 제2 컬럼어드레스를 직렬화한 이후 병렬화하여 상기 라이트오토프리차지동작을 수행하기 위한 제1 및 제2 내부뱅크그룹어드레스, 제1 및 제2 내부뱅크어드레스 및 제1 및 제2 내부컬럼어드레스를 생성하는 내부어드레스생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 클럭, 커맨드 및 어드레스를 출력하는 컨트롤러 및 상기 커맨드에 의해 라이트오토프리차지동작 시 상기 클럭에 동기 되어 입력되는 상기 커맨드의 입력 시점을 감지하여 플래그신호를 생성하고, 상기 어드레스를 직렬화한 이후 상기 플래그신호와 직렬화된 상기 어드레스를 병렬화하여 상기 라이트오토프리차지동작을 수행하기 위한 내부어드레스를 생성하는 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 클럭, 칩선택신호 및 커맨드어드레스를 출력하는 컨트롤러 및 상기 칩선택신호가 제1 로직레벨인 구간 동안 입력되는 상기 커맨드어드레스가 라이트오토프리차지동작을 수행하기 위한 로직레벨조합인 경우 상기 칩선택신호가 제1 로직레벨인 구간 동안 입력되는 상기 커맨드어드레스로부터 제1 및 제2 뱅크그룹어드레스와 제1 및 제2 뱅크어드레스를 생성하고, 상기 칩선택신호가 제2 로직레벨인 구간 동안 입력되는 상기 커맨드어드레스로부터 제1 및 제2 컬럼어드레스를 생성하며, 상기 제1 및 제2 뱅크그룹어드레스, 상기 제1 및 제2 뱅크어드레스 및 제1 및 제2 컬럼어드레스를 직렬화한 이후 병렬화하여 제1 및 제2 내부뱅크그룹어드레스, 제1 및 제2 내부뱅크어드레스 및 제1 및 제2 내부컬럼어드레스를 생성하는 반도체장치를 포함하는 반도체시스템을 제공한다.
본 발명에 의하면 커맨드 및 커맨드어드레스의 입력 시점에 따라 어드레스를 직렬화한 이후 병렬화하여 내부어드레스를 생성함으로써 라이트오토프리차지동작 및 리드오토프리차지동작을 수행할 수 있다.
또한, 본 발명에 의하면 병렬로 입력되는 어드레스를 직렬화한 이후 병렬화하여 내부어드레스를 생성함으로써 어드레스를 래치 및 시프팅하기 위한 플립플롭의 수를 줄여 면적을 감소할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 반도체장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체장치에 포함된 내부클럭생성회로의 동작을 설명하기 위한 도면이다.
도 4는 도 2에 도시된 반도체장치에 포함된 플래그신호생성회로의 구성을 도시한 회로도이다.
도 5는 도 2에 도시된 반도체장치에 포함된 제어회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 제어회로에 포함된 시프팅클럭생성회로의 구성을 도시한 블럭도이다.
도 7은 도 6에 도시된 시프팅클럭생성회로에 포함된 제1 시프트회로의 구성을 도시한 도면이다.
도 8은 도 6에 도시된 시프팅클럭생성회로에 포함된 제2 시프트회로의 구성을 도시한 도면이다.
도 9는 도 5에 도시된 제어회로에 포함된 제어신호생성회로의 구성을 도시한 회로도이다.
도 10은 도 2에 도시된 반도체장치에 포함된 내부어드레스생성회로의 구성을 도시한 블럭도이다.
도 11은 도 10에 도시된 내부어드레스생성회로에 포함된 시리얼라이저의 구성을 도시한 블럭도이다.
도 12는 도 11에 도시된 시리얼라이저에 포함된 제1 시리얼라이저의 구성을 도시한 도면이다.
도 13은 도 11에 도시된 시리얼라이저에 포함된 제2 시리얼라이저의 구성을 도시한 도면이다.
도 14는 도 10에 도시된 내부어드레스생성회로에 포함된 디시리얼라이저의 구성을 도시한 블럭도이다.
도 15는 도 14에 도시된 디시리얼라이저에 포함된 지연클럭생성회로의 구성을 도시한 도면이다.
도 16은 도 14에 도시된 디시리얼라이저에 포함된 정렬회로의 구성을 도시한 도면이다.
도 17 내지 도 19는 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 20은 본 발명의 다른 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 21은 도 20에 도시된 반도체시스템에 포함된 반도체장치의 구성을 도시한 블럭도이다.
도 22는 도 20에 도시된 반도체시스템의 동작을 제어하기 위한 칩선택신호 및 커맨드어드레스를 설명하기 위한 표이다.
도 23은 도 1 내지 도 22에 도시된 반도체시스템이 적용된 전자시스템의 다른 실시예에 따른 구성을 도시한 도면이다.
"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체시스템(100)은 컨트롤러(110) 및 반도체장치(120)를 포함할 수 있다. 반도체장치(120)는 플래그신호생성회로(240), 제어회로(250), 내부어드레스생성회로(260) 및 코어회로(270)를 포함할 수 있다.
컨트롤러(110)는 제1 컨트롤핀(11), 제2 컨트롤핀(31), 제3 컨트롤핀(51) 및 제4 컨트롤핀(71)을 포함할 수 있다. 반도체장치(120)는 제1 반도체핀(21), 제2 반도체핀(41), 제3 반도체핀(61) 및 제4 반도체핀(81)을 포함할 수 있다. 제1 전송라인(L11)은 제1 컨트롤핀(11) 및 제1 반도체핀(21) 사이에 연결될 수 있다. 제2 전송라인(L31)은 제2 컨트롤핀(31) 및 제2 반도체핀(41) 사이에 연결될 수 있다. 제3 전송라인(L51)은 제3 컨트롤핀(51) 및 제3 반도체핀(61) 사이에 연결될 수 있다. 제4 전송라인(L71)은 제4 컨트롤핀(71) 및 제4 반도체핀(81) 사이에 연결될 수 있다. 컨트롤러(110)는 반도체장치(120)를 제어하기 위해 클럭(CLK)을 제1 전송라인(L11)을 통해 반도체장치(120)에 전송할 수 있다. 컨트롤러(110)는 반도체장치(120)를 제어하기 위해 커맨드(CMD)를 제2 전송라인(L31)을 통해 반도체장치(120)에 전송할 수 있다. 컨트롤러(110)는 반도체장치(120)를 제어하기 위해 어드레스(ADD)를 제3 전송라인(L51)을 통해 반도체장치(120)에 전송할 수 있다. 컨트롤러(110)와 반도체장치(120)는 제4 전송라인(L71)을 통해 데이터(DATA)를 전송 및 수신할 수 있다.
컨트롤러(110)는 라이트오토프리차지동작을 수행하기 위한 클럭(CLK), 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 반도체장치(120)로 출력할 수 있다. 라이트오토프리차지동작은 반도체장치(120)의 라이트동작 이후 프리차지동작을 자동으로 수행하는 동작으로 설정될 수 있다.
플래그신호생성회로(240)는 커맨드(CMD)의 입력 시점 정보를 포함하는 플래그신호(도 2의 FLAG)를 생성할 수 있다. 플래그신호생성회로(240)는 커맨드(CMD)가 클럭(CLK)의 라이징에지에 동기 되어 입력되는 경우 디스에이블되는 플래그신호(도 2의 FLAG)를 생성할 수 있다. 플래그신호생성회로(240)는 커맨드(CMD)가 클럭(CLK)의 폴링에지에 동기 되어 입력되는 경우 인에이블되는 플래그신호(도 2의 FLAG)를 생성할 수 있다.
제어회로(250)는 커맨드(CMD)에 의해 생성되는 제1 라이트커맨드(도 2의 WTA) 및 제2 라이트커맨드(도 2의 WTB)를 시프팅하여 제1 내지 제4 시프팅라이징클럭(도 2의 SCKR<1:4>) 및 제1 내지 제3 시프팅폴링클럭(도 2의 SCKF<1:3>)을 생성할 수 있다.
내부어드레스생성회로(260)는 제1 내지 제4 시프팅라이징클럭(도 2의 SCKR<1:4>) 및 제1 내지 제3 시프팅폴링클럭(도 2의 SCKF<1:3>)에 의해 어드레스(ADD)를 직렬화할 수 있다. 내부어드레스생성회로(260)는 플래그신호(도 2의 FLAG)와 직렬화된 어드레스(ADD)를 병렬화하여 제1 및 제2 내부뱅크그룹어드레스(도 2의 IBG<1:2>), 제1 및 제2 내부뱅크어드레스(도 2의 IBK<1:2>) 및 제1 및 제2 내부컬럼어드레스(도 2의 ICOL<1:2>)를 생성할 수 있다.
코어회로(270)는 라이트동작 이후 제1 및 제2 내부뱅크그룹어드레스(도 2의 IBG<1:2>), 제1 및 제2 내부뱅크어드레스(도 2의 IBK<1:2>) 및 제1 및 제2 내부컬럼어드레스(도 2의 ICOL<1:2>)에 의해 라이트오토프리차지동작을 수행할 수 있다.
도 2는 반도체장치(120)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 2에 도시된 바와 같이, 반도체장치(120)는 내부클럭생성회로(210), 커맨드디코더(220), 어드레스입력회로(230), 플래그신호생성회로(240), 제어회로(250), 내부어드레스생성회로(260) 및 코어회로(270)를 포함할 수 있다.
내부클럭생성회로(210)는 클럭(CLK)을 수신하여 내부클럭(ICLK) 및 반전내부클럭(ICLKB)을 생성할 수 있다. 내부클럭생성회로(210)는 클럭(CLK)과 동일한 위상을 갖는 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(210)는 클럭(CLK)과 반대 위상을 갖는 반전내부클럭(ICLKB)을 생성할 수 있다. 내부클럭생성회로(210)에서 클럭(CLK)을 수신하여 내부클럭(ICLK) 및 반전내부클럭(ICLKB)을 생성하는 동작은 후술하는 도 3을 통해 구체적으로 설명하도록 한다.
커맨드디코더(220)는 커맨드(CMD)를 수신하여 라이트오토프리차지동작을 수행하기 위한 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB)를 생성할 수 있다. 커맨드디코더(220)는 커맨드(CMD)가 내부클럭(ICLK)의 라이징에지에 동기 되어 입력되는 경우 인에이블되는 제1 라이트커맨드(WTA) 및 오토프리차지신호(APCG)를 생성할 수 있다. 커맨드디코더(220)는 커맨드(CMD)가 반전내부클럭(ICLKB)의 라이징에지에 동기 되어 입력되는 경우 인에이블되는 제2 라이트커맨드(WTB) 및 오토프리차지신호(APCG)를 생성할 수 있다. 커맨드(CMD)는 하나의 신호로 도시되어 있지만 다수의 비트를 포함하도록 설정될 수 있다.
어드레스입력회로(230)는 제1 내지 제6 어드레스(ADD<1:6>)를 수신하여 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 생성할 수 있다. 어드레스입력회로(230)는 제1 및 제2 어드레스(ADD<1:2>)로부터 제1 및 제2 뱅크그룹어드레스(BG<1:2>)를 생성할 수 있다. 어드레스입력회로(230)는 제3 및 제4 어드레스(ADD<3:4>)로부터 제1 및 제2 뱅크어드레스(BA<1:2>)를 생성할 수 있다. 어드레스입력회로(230)는 제5 및 제6 어드레스(ADD<5:6>)로부터 제1 및 제2 컬럼어드레스(COL<1:2>)를 생성할 수 있다. 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 생성하기 위한 제1 내지 제6 어드레스(ADD<1:6>)의 비트들은 실시예에 따라 다양하게 설정될 수 있다. 예를 들어, 어드레스입력회로(230)는 제1 및 제2 어드레스(ADD<1:2>)로부터 제1 및 제2 뱅크어드레스(BA<1:2>) 또는 제1 및 제2 컬럼어드레스(COL<1:2>)를 생성하도록 구현될 수 있다.
플래그신호생성회로(240)는 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB)의 생성 시점을 감지하여 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성회로(240)는 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB)를 토대로 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성회로(240)는 제1 라이트커맨드(WTA)가 입력되는 경우 디스에이블되는 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성회로(240)는 제2 라이트커맨드(WTB)가 입력되는 경우 인에이블되는 플래그신호(FLAG)를 생성할 수 있다.
제어회로(250)는 내부클럭(ICLK)에 동기 되어 제1 라이트커맨드(WTA), 제2 라이트커맨드(WTB)를 시프팅하여 제1 내지 제4 시프팅라이징클럭(SCKR<1:4>) 및 제1 내지 제3 시프팅폴링클럭(SCKF<1:3>)을 생성할 수 있다. 제어회로(250)는 제1 라이트커맨드(WTA), 제2 라이트커맨드(WTB) 및 오토프리차지신호(APCG)를 토대로 라이트오토프리차지동작을 수행하기 위한 내부라이트커맨드(IWT) 및 라이트오토프리차지신호(WPCG)를 생성할 수 있다.
내부어드레스생성회로(260)는 제1 내지 제4 시프팅라이징클럭(SCKR<1:4>) 및 제1 내지 제3 시프팅폴링클럭(SCKF<1:3>)에 동기 되어 플래그신호(FLAG)와 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 직렬화할 수 있다. 내부어드레스생성회로(260)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 직렬화된 플래그신호(FLAG), 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 병렬화하여 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>), 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)를 생성할 수 있다.
코어회로(270)는 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4)을 포함할 수 있다. 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4)은 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)의 로직레벨조합에 따라 선택적으로 활성화될 수 있다. 예를 들어, 제1 내부뱅크그룹어드레스(IBG<1>)가 로직로우레벨이고, 제2 내부뱅크그룹어드레스(IBG<2>)가 로직로우레벨인 경우 제1 뱅크그룹(BG1)이 활성화될 수 있다.
제1 뱅크그룹(BG1)은 내부라이트커맨드(IWT) 및 라이트오토프리차지신호(WPCG)가 입력되고, 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)에 의해 활성화되는 경우 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)에 의해 선택되는 메모리셀(미도시)에 데이터(DATA)를 저장하는 라이트동작을 수행한 이후 프리차지동작을 수행할 수 있다.
제2 뱅크그룹(BG2)은 내부라이트커맨드(IWT) 및 라이트오토프리차지신호(WPCG)가 입력되고, 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)에 의해 활성화되는 경우 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)에 의해 선택되는 메모리셀(미도시)에 데이터(DATA)를 저장하는 라이트동작을 수행한 이후 프리차지동작을 수행할 수 있다.
제3 뱅크그룹(BG3)은 내부라이트커맨드(IWT) 및 라이트오토프리차지신호(WPCG)가 입력되고, 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)에 의해 활성화되는 경우 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)에 의해 선택되는 메모리셀(미도시)에 데이터(DATA)를 저장하는 라이트동작을 수행한 이후 프리차지동작을 수행할 수 있다.
제4 뱅크그룹(BG4)은 내부라이트커맨드(IWT) 및 라이트오토프리차지신호(WPCG)가 입력되고, 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)에 의해 활성화되는 경우 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)에 의해 선택되는 메모리셀(미도시)에 데이터(DATA)를 저장하는 라이트동작을 수행한 이후 프리차지동작을 수행할 수 있다.
도 3은 내부클럭생성회로의 동작을 설명하기 위한 도면이다.
T1 시점에, 내부클럭생성회로(210)는 클럭(CLK)의 라이징에지에 동기 되어 발생하는 펄스를 포함하는 내부클럭(ICLK)을 생성한다. 내부클럭생성회로(210)는 클럭(CLK)과 동일한 위상을 갖는 내부클럭(ICLK)을 생성한다.
T2 시점에, 내부클럭생성회로(210)는 클럭(CLK)의 폴링에지에 동기 되어 발생하는 펄스를 포함하는 반전내부클럭(ICLKB)을 생성한다. 내부클럭생성회로(210)는 클럭(CLK)과 반대 위상을 갖는 내부클럭(ICLK)을 생성한다.
즉, 내부클럭생성회로(210)는 클럭(CLK)과 동일한 위상을 갖는 내부클럭(ICLK)을 생성하고, 클럭(CLK)과 반대 위상을 갖는 내부클럭(ICLK)을 생성한다.
도 4는 플래그신호생성회로(240)의 일 실시예에 따른 구성을 도시한 회로도이다. 도 4에 도시된 바와 같이, 플래그신호생성회로(240)는 노어게이트들(241<1>,241<2>)로 구현될 수 있다.
노어게이트(241<1>)는 제1 라이트커맨드(WTA)와 노어게이트(241<2>)의 출력 신호를 부정 논리합 연산을 수행하여 출력할 수 있다. 노어게이트(241<2>)는 제2 라이트커맨드(WTB)와 노어게이트(241<1>)의 출력 신호를 부정 논리합 연산을 수행하여 출력할 수 있다.
플래그신호생성회로(240)는 제1 라이트커맨드(WTA)가 로직하이레벨로 입력되는 경우 로직로우레벨로 디스에이블되는 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성회로(240)는 제2 라이트커맨드(WTB)가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 플래그신호(FLAG)를 생성할 수 있다.
도 5는 제어회로(250)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 5에 도시된 바와 같이, 제어회로(250)는 시프팅클럭생성회로(251) 및 제어신호생성회로(252)를 포함할 수 있다.
시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB)를 시프팅하여 제1 내지 제4 시프팅라이징클럭(SCKR<1:4>) 및 제1 내지 제3 시프팅폴링클럭(SCKF<1:3>)을 생성할 수 있다. 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제4 시프팅라이징클럭(SCKR<4>)을 시프팅하여 라이트시프팅신호(WTS)를 생성할 수 있다.
제어신호생성회로(252)는 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB)합성하여 라이트오토프리차지동작을 수행하기 위한 내부라이트커맨드(IWT)를 생성할 수 있다. 제어신호생성회로(252)는 오토프리차지신호(APCG)가 인에이블되고 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB) 중 어느 하나가 입력되는 경우 라이트오토프리차지동작을 수행하기 위한 라이트오토프리차지신호(WPCG)를 생성할 수 있다.
도 6은 시프팅클럭생성회로(251)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 6에 도시된 바와 같이, 시프팅클럭생성회로(251)는 제1 시프트회로(251_1) 및 제2 시프트회로(251_2)를 포함할 수 있다.
제1 시프트회로(251_1)는 내부클럭(ICLK)에 동기 되어 제1 라이트커맨드(WTA)를 토대로 제1 시프팅라이징클럭(SCKR<1>)을 생성할 수 있다. 제1 시프트회로(251_1)는 내부클럭(ICLK)에 동기 되어 제2 라이트커맨드(WTB)를 토대로 제1 시프팅라이징클럭(SCKR<1>)을 생성할 수 있다.
제2 시프트회로(251_2)는 내부클럭(ICLK)에 동기 되어 제1 시프팅라이징클럭(SCKR<1>)을 시프팅하여 순차적으로 발생하는 제2 내지 제4 시프팅라이징클럭(SCKR<2:4>)을 생성할 수 있다. 제2 시프트회로(251_2)는 내부클럭(ICLK)에 동기 되어 제1 시프팅라이징클럭(SCKR<1>)을 시프팅하여 순차적으로 발생하는 제1 내지 제3 시프팅폴링클럭(SCKF<1:3>)을 생성할 수 있다. 제2 시프트회로(251_2)는 내부클럭(ICLK)에 동기 되어 제4 시프팅라이징클럭(SCKR<4>)을 시프팅하여 라이트시프팅신호(WTS)를 생성할 수 있다.
도 7은 제1 시프트회로(251_1)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 7에 도시된 바와 같이, 제1 시프트회로(251_1)는 플립플롭(251<1>), 노어게이트(251<2>) 및 인버터(251<3>)로 구현될 수 있다.
플립플롭(251<1>)은 내부클럭(ICLK)의 라이징에지에 동기 되어 제2 라이트커맨드(WTB)를 래치하고, 래치된 제2 라이트커맨드(WTB)를 출력할 수 있다.
노어게이트(251<2>)는 제1 라이트커맨드(WTA) 및 플립플롭(251<1>)의 출력신호를 부정 논리합 연산을 수행하여 출력할 수 있다.
인버터(251<3>)는 노어게이트(251<2>)의 출력신호를 반전 버퍼링하여 제1 시프팅라이징클럭(SCKR<1>)을 생성할 수 있다.
제1 시프트회로(251_1)는 제1 라이트커맨드(WTA)가 로직하이레벨로 입력되는 경우 로직하이레벨의 제1 시프팅라이징클럭(SCKR<1>)을 생성할 수 있다. 제1 시프트회로(251_1)는 제2 라이트커맨드(WTB)가 로직하이레벨로 입력되는 경우 내부클럭(ICLK)에 동기 되어 로직하이레벨의 제1 시프팅라이징클럭(SCKR<1>)을 생성할 수 있다. 제1 시프트회로(251_1)는 내부클럭(ICLK)에 동기 되어 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨의 제1 시프팅라이징클럭(SCKR<1>)을 생성할 수 있다.
도 8은 제2 시프트회로(251_2)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 8에 도시된 바와 같이, 제2 시프트회로(251_2)는 다수의 플립플롭들(251<1>,251<2>,251<3>,251<4>)로 구현될 수 있다.
플립플롭(252<1>)은 제1 시프팅라이징클럭(SCKR<1>)을 내부클럭(ICLK)의 반주기만큼 시프팅하여 제1 시프팅폴링클럭(SCKF<1>)을 생성할 수 있다. 플립플롭(251<1>)은 제1 시프팅폴링클럭(SCKF<1>)을 내부클럭(ICLK)의 반주기만큼 시프팅하여 제2 시프팅라이징클럭(SCKR<2>)을 생성할 수 있다.
플립플롭(252<2>)은 제2 시프팅라이징클럭(SCKR<2>)을 내부클럭(ICLK)의 반주기만큼 시프팅하여 제2 시프팅폴링클럭(SCKF<2>)을 생성할 수 있다. 플립플롭(251<2>)은 제2 시프팅폴링클럭(SCKF<2>)을 내부클럭(ICLK)의 반주기만큼 시프팅하여 제3 시프팅라이징클럭(SCKR<3>)을 생성할 수 있다.
플립플롭(252<3>)은 제3 시프팅라이징클럭(SCKR<3>)을 내부클럭(ICLK)의 반주기만큼 시프팅하여 제3 시프팅폴링클럭(SCKF<3>)을 생성할 수 있다. 플립플롭(251<3>)은 제3 시프팅폴링클럭(SCKF<3>)을 내부클럭(ICLK)의 반주기만큼 시프팅하여 제4 시프팅라이징클럭(SCKR<4>)을 생성할 수 있다.
플립플롭(252<4>)은 제4 시프팅라이징클럭(SCKR<4>)을 내부클럭(ICLK)의 반주기만큼 시프팅하여 라이트시프팅신호(WTS)를 생성할 수 있다.
제2 시프트회로(251_2)는 내부클럭(ICLK)에 동기 되어 제1 시프팅라이징클럭(SCKR<1>)을 시프팅하여 순차적으로 발생하는 제2 내지 제4 시프팅라이징클럭(SCKR<2:4>)을 생성할 수 있다. 제2 시프트회로(251_2)는 내부클럭(ICLK)에 동기 되어 제1 시프팅라이징클럭(SCKR<1>)을 시프팅하여 순차적으로 발생하는 제1 내지 제3 시프팅폴링클럭(SCKF<1:3>)을 생성할 수 있다. 제2 시프트회로(251_2)는 내부클럭(ICLK)에 동기 되어 제4 시프팅라이징클럭(SCKR<4>)을 시프팅하여 라이트시프팅신호(WTS)를 생성할 수 있다.
도 9는 제어신호생성회로(252)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 9에 도시된 바와 같이, 제어신호생성회로(252)는 제1 논리회로(252_1) 및 제2 논리회로(252_2)를 포함할 수 있다.
제1 논리회로(252_1)는 노어게이트(253<1>) 및 인버터(253<2>)로 구현될 수 있다. 제1 논리회로(252_1)는 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB)를 논리합 연산을 수행하여 내부라이트커맨드(IWT)를 생성할 수 있다. 제1 논리회로(252_1)는 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 내부라이트커맨드(IWT)를 생성할 수 있다. 제1 논리회로(252_1)는 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB)합성하여 라이트오토프리차지동작을 수행하기 위한 내부라이트커맨드(IWT)를 생성할 수 있다.
제2 논리회로(252_2)는 노어게이트(253<3>), 인버터(253<4>), 낸드게이트(253<5>) 및 인버터(253<6>)로 구현될 수 있다. 제2 논리회로(252_2)는 오토프리차지신호(APCG)가 로직하이레벨로 인에이블되고 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 라이트오토프리차지신호(WPCG)를 생성할 수 있다. 제2 논리회로(252_2)는 오토프리차지신호(APCG)가 인에이블되고 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB)를 토대로 라이트오토프리차지동작을 수행하기 위한 라이트오토프리차지신호(WPCG)를 생성할 수 있다.
도 10은 내부어드레스생성회로(260)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 10에 도시된 바와 같이, 내부어드레스생성회로(260)는 시리얼라이저(261) 및 디시리얼라이저(262)를 포함할 수 있다.
시리얼라이저(261)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 제1 내지 제4 시프팅라이징클럭(SCKR<1:4>)에 의해 플래그신호(FLAG), 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 직렬화할 수 있다. 시리얼라이저(261)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 직렬화된 플래그신호(FLAG), 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 시프팅하여 라이징어드레스(RAD) 및 폴링어드레스(FAD)를 생성할 수 있다.
디시리얼라이저(262)는 내부클럭(ICLK)에 동기 되어 라이트시프팅신호(WTS)에 의해 라이징어드레스(RAD) 및 폴링어드레스(FAD)를 병렬화하여 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>), 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)를 생성할 수 있다.
도 11은 시리얼라이저(261)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 11에 도시된 바와 같이, 시리얼라이저(261)는 제1 시리얼라이저(261_1) 및 제2 시리얼라이저(261_2)를 포함할 수 있다.
제1 시리얼라이저(261_1)는 내부클럭(ICLK)에 동기 되어 제1 내지 제4 시프팅라이징클럭(SCKR<1:4>)에 의해 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 플래그신호(FLAG) 및 제1 뱅크어드레스(BA<1>)를 직렬화하여 라이징어드레스(RAD)를 생성할 수 있다.
제2 시리얼라이저(261_2)는 반전내부클럭(ICLKB)에 동기 되어 제1 내지 제3 시프팅폴링클럭(SCKF<1:3>)에 의해 제2 뱅크어드레스(BA<2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 직렬화하여 폴링어드레스(FAD)를 생성할 수 있다.
도 12는 제1 시리얼라이저(261_1)의 일 실시예에 따른 구성을 도시한 도면이다. 도 12에 도시된 바와 같이, 제1 시리얼라이저(261_1)는 전치라이징어드레스생성회로(261_11) 및 라이징어드레스생성회로(261_12)를 포함할 수 있다.
전치라이징어드레스생성회(261_11)는 전달게이트들(261<1>,261<2>,261<3>,261<4>) 및 인버터들(261<5>,261<6>,261<7>)로 구현될 수 있다.
전달게이트(261<1>)는 제1 시프팅라이징클럭(SCKR<1>)이 로직하이레벨인 구간 동안 제1 뱅크그룹어드레스(BG<1>)를 노드(nd261)로 출력할 수 있다. 전달게이트(261<2>)는 제2 시프팅라이징클럭(SCKR<2>)이 로직하이레벨인 구간 동안 제2 뱅크그룹어드레스(BG<2>)를 노드(nd261)로 출력할 수 있다. 전달게이트(261<3>)는 제3 시프팅라이징클럭(SCKR<3>)이 로직하이레벨인 구간 동안 플래그신호(FLAG)를 노드(nd261)로 출력할 수 있다. 전달게이트(261<4>)는 제4 시프팅라이징클럭(SCKR<4>)이 로직하이레벨인 구간 동안 제1 뱅크어드레스(BA<1>)를 노드(nd261)로 출력할 수 있다. 인버터들(261<5>,261<6>,261<7>)은 노드(nd261)의 신호를 래치하고, 래치된 노드(nd261)의 신호를 버퍼링하여 전치라이징어드레스(RAD_PRE)를 생성할 수 있다.
전치라이징어드레스생성회(261_11)는 제1 내지 제4 시프팅라이징클럭(SCKR<1:4>)에 의해 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 플래그신호(FLAG) 및 제1 뱅크어드레스(BA<1>)를 직렬화하여 전치라이징어드레스(RAD_PRE)를 생성할 수 있다.
라이징어드레스생성회로(261_12)는 플립플롭들(261<8>,261<9>,261<10>)로 구현될 수 있다.
플립플롭(261<8>)은 전치라이징어드레스(RAD_PRE)를 내부클럭(ICLK)의 한 주기만큼 시프팅하여 출력할 수 있다. 플립플롭(261<9>)은 플립플롭(261<8>)의 출력신호를 내부클럭(ICLK)의 한 주기만큼 시프팅하여 출력할 수 있다. 플립플롭(261<10>)은 플립플롭(261<9>)의 출력신호를 내부클럭(ICLK)의 한 주기만큼 시프팅하여 라이징어드레스(RAD)를 생성할 수 있다.
라이징어드레스생성회로(261_12)는 내부클럭(ICLK)에 동기 되어 전치라이징어드레스(RAD_PRE)를 시프팅하여 라이징어드레스(RAD)를 생성할 수 있다. 라이징어드레스생성회로(261_12)는 3개의 플립플롭들(261<8>,261<9>,261<10>)로 구현되어 있지만 실시예에 따라 다양한 수의 플립플롭으로 구현되어 시프팅량이 조절될 수 있다.
도 13은 제2 시리얼라이저(261_2)의 일 실시예에 따른 구성을 도시한 도면이다. 도 13에 도시된 바와 같이, 제2 시리얼라이저(261_2)는 전치폴링어드레스생성회로(261_21) 및 폴링어드레스생성회로(261_22)를 포함할 수 있다.
전치폴링어드레스생성회(261_21)는 전달게이트들(262<1>,262<2>,262<3>) 및 인버터들(262<4>,262<5>,262<6>)로 구현될 수 있다.
전달게이트(262<1>)는 제1 시프팅폴링클럭(SCKF<1>)이 로직하이레벨인 구간 동안 제2 뱅크어드레스(BA<2>)를 노드(nd262)로 출력할 수 있다. 전달게이트(262<2>)는 제2 시프팅폴링클럭(SCKF<2>)이 로직하이레벨인 구간 동안 제1 컬럼어드레스(COL<1>)를 노드(nd262)로 출력할 수 있다. 전달게이트(262<3>)는 제3 시프팅폴링클럭(SCKF<3>)이 로직하이레벨인 구간 동안 제2 컬럼어드레스(COL<1>)를 노드(nd262)로 출력할 수 있다. 인버터들(262<4>,262<5>,262<6>)은 노드(nd262)의 신호를 래치하고, 래치된 노드(nd262)의 신호를 버퍼링하여 전치폴링어드레스(FAD_PRE)를 생성할 수 있다.
전치라이징어드레스생성회(261_21)는 제1 내지 제3 시프팅폴링클럭(SCKF<1:3>)에 의해 제2 뱅크어드레스(BA<2>), 제1 및 제2 컬럼어드레스(COL<1:2>)를 직렬화하여 전치폴링어드레스(FAD_PRE)를 생성할 수 있다.
폴링어드레스생성회로(261_22)는 플립플롭들(262<7>,262<8>,262<9>)로 구현될 수 있다.
플립플롭(262<7>)은 전치폴링어드레스(FAD_PRE)를 반전내부클럭(ICLKB)의 한 주기만큼 시프팅하여 출력할 수 있다. 플립플롭(262<8>)은 플립플롭(262<7>)의 출력신호를 반전내부클럭(ICLKB)의 한 주기만큼 시프팅하여 출력할 수 있다. 플립플롭(262<9>)은 플립플롭(262<8>)의 출력신호를 반전내부클럭(ICLKB)의 한 주기만큼 시프팅하여 폴링어드레스(FAD)를 생성할 수 있다.
폴링어드레스생성회로(261_22)는 반전내부클럭(ICLKB)에 동기 되어 전치폴링어드레스(FAD_PRE)를 시프팅하여 폴링어드레스(FAD)를 생성할 수 있다. 폴링어드레스생성회로(261_22)는 3개의 플립플롭들(262<7>,262<8>,262<9>)로 구현되어 있지만 실시예에 따라 다양한 수의 플립플롭으로 구현되어 시프팅량이 조절될 수 있다.
도 14는 디시리얼라이저(262)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 14에 도시된 바와 같이, 디시리얼라이저(262)는 지연클럭생성회로(262_1) 및 정렬회로(262_2)를 포함할 수 있다.
지연클럭생성회로(262_1)는 모드설정신호(TWR)가 인에이블되는 경우 내부클럭(ICLK)에 동기 되어 라이트시프팅신호(WTS)를 시프팅하여 제1 내지 제4 라이징지연클럭(DRCK<1:4>) 및 제1 내지 제3 폴링지연클럭(DFCK<1:3>)을 생성할 수 있다. 지연클럭생성회로(262_1)는 지연플래그신호(FLAGD)에 의해 제4 라이징지연클럭(DRCK<4>) 및 제3 폴링지연클럭(DFCK<3>) 중 어느 하나를 출력제어신호(OUT_CON)로 출력할 수 있다. 모드설정신호(TWR)는 라이트오토프리차지동작 시 인에이블되는 신호로 설정될 수 있다. 모드설정신호(TWR)는 반도체장치(120) 내부에 구비되는 모드레지스터셋(MRS: Mode Register Set)에서 생성되는 신호로 설정될 수 있다.
정렬회로(262_2)는 모드설정신호(TWR)가 인에이블되는 경우 제1 내지 제4 라이징지연클럭(DRCK<1:4>) 및 제1 내지 제3 폴링지연클럭(DFCK<1:3>)에 동기 되어 라이징어드레스(RAD) 및 폴링어드레스(FAD)를 병렬화할 수 있다. 정렬회로(262_2)는 출력제어신호(OUT_CON)에 의해 병렬화된 라이징어드레스(RAD) 및 폴링어드레스(FAD)를 토대로 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>), 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)를 생성할 수 있다.
도 15는 지연클럭생성회로(262_1)의 일 실시예에 따른 구성을 도시한 도면이다. 도 15에 도시된 바와 같이, 지연클럭생성회로(262_1)는 입력라이트신호생성회로(262_11), 내부시프팅회로(262_12) 및 선택출력회로(262_13)를 포함할 수 있다.
입력라이트신호생성회로(262_11)는 앤드게이트(263<1>)로 구현될 수 있다. 입력라이트신호생성회로(262_11)는 모드설정신호(TWR)가 로직하이레벨로 인에이블되는 경우 라이트시프팅신호(WTS)를 버퍼링하여 입력라이트신호(IN_WT)를 생성할 수 있다. 입력라이트신호생성회로(262_11)는 모드설정신호(TWR)가 로직로우레벨로 디스에이블되는 경우 라이트시프팅신호(WTS)의 입력을 차단할 수 있다.
내부시프팅회로(262_12)는 다수의 플립플롭들(263<2>,263<3>,263<4>,263<5>,263<6>,263<7>)로 구현될 수 있다.
플립플롭(263<2>)은 내부클럭(ICLK)에 동기 되어 라이트시프팅신호(WTS)를 제1 라이징지연클럭(DRCK<1>)으로 출력할 수 있다. 플립플롭(263<2>)은 제1 라이징지연클럭(DRCK<1>)을 내부클럭(ICLK)의 반주기만큼 시프팅하여 제1 폴링지연클럭(DFCK<1>)을 생성할 수 있다.
플립플롭(263<3>)은 제1 라이징지연클럭(DRCK<1>)을 내부클럭(ICLK)의 한주기 만큼 시프팅하여 제2 라이징지연클럭(DRCK<2>)을 생성할 수 있다. 플립플롭(263<3>)은 제2 라이징지연클럭(DRCK<2>)을 내부클럭(ICLK)의 반주기만큼 시프팅하여 제2 폴링지연클럭(DFCK<2>)을 생성할 수 있다.
플립플롭(263<4>)은 제2 라이징지연클럭(DRCK<2>)을 내부클럭(ICLK)의 한주기 만큼 시프팅하여 제3 라이징지연클럭(DRCK<3>)을 생성할 수 있다. 플립플롭(263<4>)은 제3 라이징지연클럭(DRCK<3>)을 내부클럭(ICLK)의 반주기만큼 시프팅하여 제3 폴링지연클럭(DFCK<3>)을 생성할 수 있다.
플립플롭(263<5>)은 제3 라이징지연클럭(DRCK<3>)을 내부클럭(ICLK)의 한주기 만큼 시프팅하여 제4 라이징지연클럭(DRCK<4>)을 생성할 수 있다.
플립플롭(263<6>)은 제4 라이징지연클럭(DRCK<4>)을 내부클럭(ICLK)의 한주기 만큼 시프팅하여 제5 라이징지연클럭(DRCK<5>)을 생성할 수 있다.
플립플롭(263<7>)은 제5 라이징지연클럭(DRCK<5>)을 내부클럭(ICLK)의 반주기만큼 시프팅하여 제4 폴링지연클럭(DFCK<4>)을 생성할 수 있다. 플립플롭(263<7>)은 제5 라이징지연클럭(DRCK<5>)을 내부클럭(ICLK)의 한주기 만큼 시프팅하여 제6 라이징지연클럭(DRCK<6>)을 생성할 수 있다.
선택출력회로(262_13)는 멀티플렉서(263<8>)로 구현될 수 있다.
멀티플렉서(263<8>)는 지연플래그신호(FLAGD)가 디스에이블되는 경우 제6 라이징지연클럭(DRCK<6>)을 출력제어신호(OUT_CON)로 출력할 수 있다. 멀티플렉서(263<8>)는 지연플래그신호(FLAGD)가 인에이블되는 경우 제4 폴링지연클럭(DFCK<4>)을 출력제어신호(OUT_CON)로 출력할 수 있다.
도 16은 정렬회로(262_2)의 일 실시예에 따른 구성을 도시한 도면이다. 도 16에 도시된 바와 같이, 정렬회로(262_2)는 라이징어드레스입력회로(262_21), 폴링어드레스입력회로(262_22), 전치내부어드레스생성회로(262_23) 및 어드레스출력회로(262_24)를 포함할 수 있다.
라이징어드레스입력회로(262_21)는 앤드게이트(264<1>)로 구현될 수 있다. 라이징어드레스입력회로(262_21)는 모드설정신호(TWR)가 로직하이레벨로 인에이블되는 경우 라이징어드레스(RAD)를 버퍼링하여 입력라이징어드레스(IN_RAD)를 생성할 수 있다. 라이징어드레스입력회로(262_21)는 모드설정신호(TWR)가 로직로우레벨로 디스에이블되는 경우 라이징어드레스(RAD)의 입력을 차단할 수 있다.
폴링어드레스입력회로(262_22)는 앤드게이트(264<2>)로 구현될 수 있다. 폴링어드레스입력회로(262_22)는 모드설정신호(TWR)가 로직하이레벨로 인에이블되는 경우 폴링어드레스(FAD)를 버퍼링하여 입력폴링어드레스(IN_FAD)를 생성할 수 있다. 폴링어드레스입력회로(262_22)는 모드설정신호(TWR)가 로직로우레벨로 디스에이블되는 경우 폴링어드레스(FAD)의 입력을 차단할 수 있다.
전치내부어드레스생성회로(262_23)는 다수의 플립플롭들(264<3>,264<4>,264<5>,264<6>,264<7>,264<8>,264<9>,264<10>,264<11>)로 구현될 수 있다.
플립플롭(264<3>)은 제1 지연라이징클럭(DRCK<1>)이 로직하이레벨인 구간 동안 입력라이징어드레스(IN_RAD)를 수신하여 출력할 수 있다. 플립플롭(264<4>)은 제2 지연라이징클럭(DRCK<2>)이 로직하이레벨인 구간 동안 입력라이징어드레스(IN_RAD)를 수신하여 출력할 수 있다. 플립플롭(264<5>)은 제3 지연라이징클럭(DRCK<3>)이 로직하이레벨인 구간 동안 입력라이징어드레스(IN_RAD)를 수신하여 지연플래그신호(FLAGD)를 생성할 수 있다. 플립플롭(264<6>)은 제4 지연라이징클럭(DRCK<4>)이 로직하이레벨인 구간 동안 입력라이징어드레스(IN_RAD)를 수신하여 제1 전치내부뱅크어드레스(IBA_PRE<1>)를 생성할 수 있다. 플립플롭(264<7>)은 제1 지연폴링클럭(DFCK<1>)이 로직하이레벨인 구간 동안 입력폴링어드레스(IN_FAD)를 수신하여 제2 전치내부뱅크어드레스(IBA_PRE<2>)를 생성할 수 있다. 플립플롭(264<8>)은 제2 지연폴링클럭(DFCK<2>)이 로직하이레벨인 구간 동안 입력폴링어드레스(IN_FAD)를 수신하여 제1 전치내부컬럼어드레스(ICOL_PRE<1>)를 생성할 수 있다. 플립플롭(264<9>)은 제3 지연폴링클럭(DFCK<3>)이 로직하이레벨인 구간 동안 입력폴링어드레스(IN_FAD)를 수신하여 제2 전치내부컬럼어드레스(ICOL_PRE<2>)를 생성할 수 있다. 플립플롭(264<10>)은 제3 지연라이징클럭(DRCK<3>)이 로직하이레벨인 구간 동안 플립플롭(264<3>)의 출력신호를 수신하여 제1 전치내부뱅크그룹어드레스(IBG_PRE<1>)를 생성할 수 있다. 플립플롭(264<11>)은 제3 지연폴링클럭(DFCK<3>)이 로직하이레벨인 구간 동안 플립플롭(264<4>)의 출력신호를 수신하여 제2 전치내부뱅크그룹어드레스(IBG_PRE<2>)를 생성할 수 있다.
어드레스출력회로(262_24)는 다수의 플립플롭들(264<12>,264<13>,264<14>,264<15>,264<16>,264<17>)로 구현될 수 있다.
플립플롭(264<12>)은 출력제어신호(OUT_CON)가 로직하이레벨인 구간 동안 제1 전치내부뱅크그룹어드레스(IBG_PRE<1>)를 수신하여 제1 내부뱅크그룹어드레스(IBG<1>)를 생성할 수 있다. 플립플롭(264<13>)은 출력제어신호(OUT_CON)가 로직하이레벨인 구간 동안 제2 전치내부뱅크그룹어드레스(IBG_PRE<2>)를 수신하여 제2 내부뱅크그룹어드레스(IBG<2>)를 생성할 수 있다. 플립플롭(264<14>)은 출력제어신호(OUT_CON)가 로직하이레벨인 구간 동안 제1 전치내부뱅크어드레스(IBA_PRE<1>)를 수신하여 제1 내부뱅크그룹어드레스(IBA<1>)를 생성할 수 있다. 플립플롭(264<15>)은 출력제어신호(OUT_CON)가 로직하이레벨인 구간 동안 제2 전치내부뱅크어드레스(IBA_PRE<2>)를 수신하여 제2 내부뱅크그룹어드레스(IBA<2>)를 생성할 수 있다. 플립플롭(264<16>)은 출력제어신호(OUT_CON)가 로직하이레벨인 구간 동안 제1 전치내부컬럼어드레스(ICOL_PRE<1>)를 수신하여 제1 내부컬럼어드레스(ICOL<1>)를 생성할 수 있다. 플립플롭(264<17>)은 출력제어신호(OUT_CON)가 로직하이레벨인 구간 동안 제2 전치내부컬럼어드레스(ICOL_PRE<2>)를 수신하여 제2 내부컬럼어드레스(ICOL<2>)를 생성할 수 있다.
도 17을 참고하여 본 발명 따른 반도체시스템(10)의 라이트오토프리차지동작 시 병렬로 입력되는 어드레스를 직렬화하는 동작을 설명하면 다음과 같다.
우선, 컨트롤러(110)에서 클럭(CLK)의 라이징에지에 동기 되어 라이트오토프리차지동작을 수행하기 위한 커맨드(CMD) 및 어드레스(ADD)를 출력하는 경우를 예를 들어 설명하면 다음과 같다.
T11 시점에, 커맨드디코더(220)는 커맨드(CMD)를 수신하여 라이트오토프리차지동작을 수행하기 위한 제1 라이트커맨드(WTA)를 생성한다.
어드레스입력회로(230)는 제1 내지 제6 어드레스(ADD<1:6>)를 수신하여 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 생성한다.
플래그신호생성회로(240)는 제1 라이트커맨드(WTA)가 입력되어 로직로우레벨로 디스에이블되는 플래그신호(FLAG)를 생성한다.
시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제1 라이트커맨드(WTA)로부터 로직하이레벨로 발생하는 제1 시프팅라이징클럭(SCKR<1>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제1 시프팅라이징클럭(SCKR<1>)에 의해 제1 뱅크그룹어드레스(BG<1>)로부터 라이징어드레스(RAD)를 생성한다. 이때, 라이징어드레스(RAD)는 제1 뱅크그룹어드레스(BG<1>)와 동일한 로직레벨로 생성된다. 또한, 설명의 편의를 위해 시리얼라이저(261)에서 직렬화된 전치라이징어드레스(RAD_PRE) 및 전치폴링어드레스(FAD_PRE)를 시프팅하기 위한 내부 시프팅량은 없는것으로 간주한다.
T12 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제1 시프팅라이징클럭(SCKR<1>)를 시프팅하여 로직하이레벨로 발생하는 제1 시프팅폴링클럭(SCKF<1>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제1 시프팅폴링클럭(SCKF<1>)에 의해 제2 뱅크어드레스(BA<2>)로부터 폴링어드레스(FAD)를 생성한다. 이때, 폴링어드레스(FAD)는 제2 뱅크어드레스(BA<2>)와 동일한 로직레벨로 생성된다.
T13 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제1 시프팅라이징클럭(SCKR<1>)로부터 로직하이레벨로 발생하는 제2 시프팅라이징클럭(SCKR<2>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제2 시프팅라이징클럭(SCKR<2>)에 의해 제2 뱅크그룹어드레스(BG<2>)로부터 라이징어드레스(RAD)를 생성한다. 이때, 라이징어드레스(RAD)는 제2 뱅크그룹어드레스(BG<2>)와 동일한 로직레벨로 생성된다.
T14 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제2 시프팅라이징클럭(SCKR<2>)를 시프팅하여 로직하이레벨로 발생하는 제2 시프팅폴링클럭(SCKF<2>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제2 시프팅폴링클럭(SCKF<2>)에 의해 제1 컬럼어드레스(COL<1>)로부터 폴링어드레스(FAD)를 생성한다. 이때, 폴링어드레스(FAD)는 제1 컬럼어드레스(COL<1>)와 동일한 로직레벨로 생성된다.
T15 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제2 시프팅라이징클럭(SCKR<2>)로부터 로직하이레벨로 발생하는 제3 시프팅라이징클럭(SCKR<3>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제3 시프팅라이징클럭(SCKR<3>)에 의해 플래그신호(FLAG)로부터 라이징어드레스(RAD)를 생성한다. 이때, 라이징어드레스(RAD)는 플래그신호(FLAG)와 동일하게 로직로우레벨로 생성된다.
T16 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제3 시프팅라이징클럭(SCKR<3>)를 시프팅하여 로직하이레벨로 발생하는 제3 시프팅폴링클럭(SCKF<3>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제3 시프팅폴링클럭(SCKF<3>)에 의해 제2 컬럼어드레스(COL<2>)로부터 폴링어드레스(FAD)를 생성한다. 이때, 폴링어드레스(FAD)는 제2 컬럼어드레스(COL<2>)와 동일한 로직레벨로 생성된다.
T17 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제3 시프팅라이징클럭(SCKR<3>)로부터 로직하이레벨로 발생하는 제4 시프팅라이징클럭(SCKR<4>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제4 시프팅라이징클럭(SCKR<4>)에 의해 제1 뱅크어드레스(BA<1>)로부터 라이징어드레스(RAD)를 생성한다. 이때, 라이징어드레스(RAD)는 제1 뱅크어드레스(BA<1>)와 동일한 로직레벨로 생성된다.
T18 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제4 시프팅라이징클럭(SCKR<4>)로부터 로직하이레벨로 발생하는 라이트시프팅신호(WTS)를 생성한다.
이와 같은, 반도체장치(120)는 커맨드(CMD)가 클럭(CLK)의 라이징에지에 동기 되어 입력되는 경우 디스에이블되는 플래그신호(FLGA)와 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>), 제1 및 제2 컬럼어드레스(COL<1:2>)를 직렬화하여 라이징어드레스(RAD) 및 폴링어드레스(FAD)를 생성할 수 있다.
다음으로, 컨트롤러(110)에서 클럭(CLK)의 폴링에지에 동기 되어 라이트오토프리차지동작을 수행하기 위한 커맨드(CMD) 및 어드레스(ADD)를 출력하는 경우를 예를 들어 설명하면 다음과 같다.
T19 시점에, 커맨드디코더(220)는 커맨드(CMD)를 수신하여 라이트오토프리차지동작을 수행하기 위한 제2 라이트커맨드(WTB)를 생성한다.
어드레스입력회로(230)는 제1 내지 제6 어드레스(ADD<1:6>)를 수신하여 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 생성한다.
플래그신호생성회로(240)는 제2 라이트커맨드(WTB)가 입력되어 로직하이레벨로 인에이블되는 플래그신호(FLAG)를 생성한다.
T20 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제2 라이트커맨드(WTB)로부터 로직하이레벨로 발생하는 제1 시프팅라이징클럭(SCKR<1>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제1 시프팅라이징클럭(SCKR<1>)에 의해 제1 뱅크그룹어드레스(BG<1>)로부터 라이징어드레스(RAD)를 생성한다. 이때, 라이징어드레스(RAD)는 제1 뱅크그룹어드레스(BG<1>)와 동일한 로직레벨로 생성된다.
T21 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제1 시프팅라이징클럭(SCKR<1>)를 시프팅하여 로직하이레벨로 발생하는 제1 시프팅폴링클럭(SCKF<1>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제1 시프팅폴링클럭(SCKF<1>)에 의해 제2 뱅크어드레스(BA<2>)로부터 폴링어드레스(FAD)를 생성한다. 이때, 폴링어드레스(FAD)는 제2 뱅크어드레스(BA<2>)와 동일한 로직레벨로 생성된다.
T22 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제1 시프팅라이징클럭(SCKR<1>)로부터 로직하이레벨로 발생하는 제2 시프팅라이징클럭(SCKR<2>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제2 시프팅라이징클럭(SCKR<2>)에 의해 제2 뱅크그룹어드레스(BG<2>)로부터 라이징어드레스(RAD)를 생성한다. 이때, 라이징어드레스(RAD)는 제2 뱅크그룹어드레스(BG<2>)와 동일한 로직레벨로 생성된다.
T23 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제2 시프팅라이징클럭(SCKR<2>)를 시프팅하여 로직하이레벨로 발생하는 제2 시프팅폴링클럭(SCKF<2>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제2 시프팅폴링클럭(SCKF<2>)에 의해 제1 컬럼어드레스(COL<1>)로부터 폴링어드레스(FAD)를 생성한다. 이때, 폴링어드레스(FAD)는 제1 컬럼어드레스(COL<1>)와 동일한 로직레벨로 생성된다.
T24 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제2 시프팅라이징클럭(SCKR<2>)로부터 로직하이레벨로 발생하는 제3 시프팅라이징클럭(SCKR<3>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제3 시프팅라이징클럭(SCKR<3>)에 의해 플래그신호(FLAG)로부터 라이징어드레스(RAD)를 생성한다. 이때, 라이징어드레스(RAD)는 플래그신호(FLAG)와 동일하게 로직하이레벨로 생성된다.
T25 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제3 시프팅라이징클럭(SCKR<3>)를 시프팅하여 로직하이레벨로 발생하는 제3 시프팅폴링클럭(SCKF<3>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제3 시프팅폴링클럭(SCKF<3>)에 의해 제2 컬럼어드레스(COL<2>)로부터 폴링어드레스(FAD)를 생성한다. 이때, 폴링어드레스(FAD)는 제2 컬럼어드레스(COL<2>)와 동일한 로직레벨로 생성된다.
T26 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제3 시프팅라이징클럭(SCKR<3>)로부터 로직하이레벨로 발생하는 제4 시프팅라이징클럭(SCKR<4>)을 생성한다.
시리얼라이저(261)는 내부클럭(ICLK)에 동기 되어 제4 시프팅라이징클럭(SCKR<4>)에 의해 제1 뱅크어드레스(BA<1>)로부터 라이징어드레스(RAD)를 생성한다. 이때, 라이징어드레스(RAD)는 제1 뱅크어드레스(BA<1>)와 동일한 로직레벨로 생성된다.
T27 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제4 시프팅라이징클럭(SCKR<4>)로부터 로직하이레벨로 발생하는 라이트시프팅신호(WTS)를 생성한다.
이와 같은, 반도체장치(120)는 커맨드(CMD)가 클럭(CLK)의 폴링에지에 동기 되어 입력되는 경우 인에이블되는 플래그신호(FLGA)와 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>), 제1 및 제2 컬럼어드레스(COL<1:2>)를 직렬화하여 라이징어드레스(RAD) 및 폴링어드레스(FAD)를 생성할 수 있다.
도 18을 참고하여 본 발명 따른 반도체시스템(100)의 라이트오토프리차지동작 시 병렬로 생성된 라이징어드레스 및 폴링어드레스를 병렬화하는 동작을 설명하되, 커맨드(CMD) 및 어드레스(ADD)가 클럭(CLK)의 라이징에지에 입력되는 경우를 설명하면 다음과 같다.
설명에 앞서 T31 시점은 도 17에서 설명한 T18 시점과 동일한 시점으로 설정된다.
T31 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제4 시프팅라이징클럭(SCKR<4>)로부터 로직하이레벨로 발생하는 라이트시프팅신호(WTS)를 생성한다.
지연클럭생성회로(262_1)는 라이트시프팅신호(WTS)로부터 로직하이레벨로 발생하는 제1 라이징지연클럭(DRCK<1>)을 생성한다.
T32 시점에, 지연클럭생성회로(262_1)는 제1 라이징지연클럭(DRCK<1>)로부터 로직하이레벨로 발생하는 제1 폴링지연클럭(DFCK<1>)을 생성한다.
정렬회로(262_2)의 전치내부어드레스생성회로(262_23)는 제1 폴링지연클럭(DFCK<1>)에 의해 입력폴링어드레스(IN_FAD)로부터 제2 전치내부뱅크어드레스(IBA_PRE<2>)를 생성한다. 이때, 제2 전치내부뱅크어드레스(IBA_PRE<2>)는 제2 뱅크어드레스(BA<2>)와 동일한 로직레벨로 생성된다.
T33 시점에, 지연클럭생성회로(262_1)는 제1 라이징지연클럭(DRCK<1>)로부터 로직하이레벨로 발생하는 제2 라이징지연클럭(DRCK<2>)을 생성한다.
T34 시점에, 지연클럭생성회로(262_1)는 제2 라이징지연클럭(DRCK<2>)로부터 로직하이레벨로 발생하는 제2 폴링지연클럭(DFCK<2>)을 생성한다.
정렬회로(262_2)의 전치내부어드레스생성회로(262_23)는 제2 폴링지연클럭(DFCK<2>)에 의해 입력폴링어드레스(IN_FAD)로부터 제1 전치내부컬럼어드레스(ICOL_PRE<1>)를 생성한다. 이때, 제1 전치내부컬럼어드레스(ICOL_PRE<1>)는 제1 컬럼어드레스(COL<1>)와 동일한 로직레벨로 생성된다.
T35 시점에, 지연클럭생성회로(262_1)는 제2 라이징지연클럭(DRCK<2>)로부터 로직하이레벨로 발생하는 제3 라이징지연클럭(DRCK<3>)을 생성한다.
정렬회로(262_2)의 전치내부어드레스생성회로(262_23)는 제3 라이징지연클럭(DFCK<3>)에 의해 입력라이징어드레스(IN_RAD)로부터 제1 전치내부뱅크그룹어드레스(IBG_PRE<1>)를 생성한다. 이때, 제1 전치내부뱅크그룹어드레스(IBG_PRE<1>)는 제1 뱅크그룹어드레스(BG<1>)와 동일한 로직레벨로 생성된다.
T36 시점에, 지연클럭생성회로(262_1)는 제3 라이징지연클럭(DRCK<3>)로부터 로직하이레벨로 발생하는 제3 폴링지연클럭(DFCK<3>)을 생성한다.
정렬회로(262_2)의 전치내부어드레스생성회로(262_23)는 제3 폴링지연클럭(DFCK<3>)에 의해 입력라이징어드레스(IN_RAD)로부터 제2 전치내부뱅크그룹어드레스(IBG_PRE<2>)를 생성한다. 이때, 제2 전치내부뱅크그룹어드레스(IBG_PRE<2>)는 제2 뱅크그룹어드레스(BG<2>)와 동일한 로직레벨로 생성된다.
정렬회로(262_2)의 전치내부어드레스생성회로(262_23)는 제3 폴링지연클럭(DFCK<3>)에 의해 입력폴링어드레스(IN_FAD)로부터 제2 전치내부컬럼어드레스(ICOL_PRE<2>)를 생성한다. 이때, 제2 전치내부컬럼어드레스(ICOL_PRE<2>)는 제2 컬럼어드레스(COL<2>)와 동일한 로직레벨로 생성된다.
T37 시점에, 지연클럭생성회로(262_1)는 제3 라이징지연클럭(DRCK<3>)로부터 로직하이레벨로 발생하는 제4 라이징지연클럭(DRCK<4>)을 생성한다.
정렬회로(262_2)의 전치내부어드레스생성회로(262_23)는 제4 라이징지연클럭(DFCK<4>)에 의해 입력라이징어드레스(IN_RAD)로부터 제1 전치내부뱅크어드레스(IBA_PRE<1>)를 생성한다. 이때, 제1 전치내부뱅크어드레스(IBA_PRE<1>)는 제1 뱅크어드레스(BA<1>)와 동일한 로직레벨로 생성된다.
T38 시점에, 지연클럭생성회로(262_1)는 제4 라이징지연클럭(DRCK<4>)로부터 로직하이레벨로 발생하는 제5 라이징지연클럭(DRCK<5>)을 생성한다.
T39 시점에, 지연클럭생성회로(262_1)는 제4 라이징지연클럭(DRCK<4>)로부터 로직하이레벨로 발생하는 제4 폴링지연클럭(DFCK<4>)을 생성한다.
T40 시점에, 지연클럭생성회로(262_1)는 제5 라이징지연클럭(DRCK<5>)로부터 로직하이레벨로 발생하는 제6 라이징지연클럭(DRCK<6>)을 생성한다.
지연클럭생성회로(262_1)의 선택출력회로(262_13)는 로직로우레벨의 지연플래그신호(FLAGD)에 의해 제6 라이징지연클럭(DRCK<6>)을 출력제어신호(OUT_CON)로 출력한다.
정렬회로(262_2)의 어드레스출력회로(262_24)는 로직하이레벨의 출력제어신호(OUT_CON)에 의해 제1 및 제2 전치내부뱅크그룹어드레스(IBG_PRE<1:2>), 제1 및 제2 전치내부뱅크어드레스(IBA_PRE<1:2>) 및 제1 및 제2 전치내부컬럼어드레스(ICOL_PRE<1:2>)를 토대로 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>), 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)를 생성한다.
코어회로(270)의 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4)은 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>), 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)의 로직레벨조합에 따라 선택적으로 활성화되어 라이트오토프리차지동작을 수행한다.
이와 같은, 반도체장치(120)는 직렬화된 플래그신호(FLGA)와 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>), 제1 및 제2 컬럼어드레스(COL<1:2>)를 커맨드(CMD)의 입력 시점에 따라 병렬화 시점을 조절하여 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>), 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)를 생성할 수 있다. 반도체장치(120)는 병렬화된 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>), 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)의 로직레벨조합에 따라 제1 내지 제4 뱅크그룹(BG1 ~ BG4) 중 어느 하나가 활성화되어 라이트오토프리차지동작을 수행할 수 있다.
도 19를 참고하여 본 발명 따른 반도체시스템(100)의 라이트오토프리차지동작 시 병렬로 생성된 라이징어드레스 및 폴링어드레스를 병렬화하는 동작을 설명하되, 커맨드(CMD) 및 어드레스(ADD)가 클럭(CLK)의 폴링에지에 입력되는 경우를 설명하면 다음과 같다.
설명에 앞서 T51 시점은 도 17에서 설명한 T27 시점과 동일한 시점으로 설정된다.
T51 시점에, 시프팅클럭생성회로(251)는 내부클럭(ICLK)에 동기 되어 제4 시프팅라이징클럭(SCKR<4>)로부터 로직하이레벨로 발생하는 라이트시프팅신호(WTS)를 생성한다.
지연클럭생성회로(262_1)는 라이트시프팅신호(WTS)로부터 로직하이레벨로 발생하는 제1 라이징지연클럭(DRCK<1>)을 생성한다.
T52 시점에, 지연클럭생성회로(262_1)는 제1 라이징지연클럭(DRCK<1>)로부터 로직하이레벨로 발생하는 제1 폴링지연클럭(DFCK<1>)을 생성한다.
정렬회로(262_2)의 전치내부어드레스생성회로(262_23)는 제1 폴링지연클럭(DFCK<1>)에 의해 입력폴링어드레스(IN_FAD)로부터 제2 전치내부뱅크어드레스(IBA_PRE<2>)를 생성한다. 이때, 제2 전치내부뱅크어드레스(IBA_PRE<2>)는 제2 뱅크어드레스(BA<2>)와 동일한 로직레벨로 생성된다.
T53 시점에, 지연클럭생성회로(262_1)는 제1 라이징지연클럭(DRCK<1>)로부터 로직하이레벨로 발생하는 제2 라이징지연클럭(DRCK<2>)을 생성한다.
T54 시점에, 지연클럭생성회로(262_1)는 제2 라이징지연클럭(DRCK<2>)로부터 로직하이레벨로 발생하는 제2 폴링지연클럭(DFCK<2>)을 생성한다.
정렬회로(262_2)의 전치내부어드레스생성회로(262_23)는 제2 폴링지연클럭(DFCK<2>)에 의해 입력폴링어드레스(IN_FAD)로부터 제1 전치내부컬럼어드레스(ICOL_PRE<1>)를 생성한다. 이때, 제1 전치내부컬럼어드레스(ICOL_PRE<1>)는 제1 컬럼어드레스(COL<1>)와 동일한 로직레벨로 생성된다.
T55 시점에, 지연클럭생성회로(262_1)는 제2 라이징지연클럭(DRCK<2>)로부터 로직하이레벨로 발생하는 제3 라이징지연클럭(DRCK<3>)을 생성한다.
정렬회로(262_2)의 전치내부어드레스생성회로(262_23)는 제3 라이징지연클럭(DFCK<3>)에 의해 입력라이징어드레스(IN_RAD)로부터 제1 전치내부뱅크그룹어드레스(IBG_PRE<1>)를 생성한다. 이때, 제1 전치내부뱅크그룹어드레스(IBG_PRE<1>)는 제1 뱅크그룹어드레스(BG<1>)와 동일한 로직레벨로 생성된다.
T56 시점에, 지연클럭생성회로(262_1)는 제3 라이징지연클럭(DRCK<3>)로부터 로직하이레벨로 발생하는 제3 폴링지연클럭(DFCK<3>)을 생성한다.
정렬회로(262_2)의 전치내부어드레스생성회로(262_23)는 제3 폴링지연클럭(DFCK<3>)에 의해 입력라이징어드레스(IN_RAD)로부터 제2 전치내부뱅크그룹어드레스(IBG_PRE<2>)를 생성한다. 이때, 제2 전치내부뱅크그룹어드레스(IBG_PRE<2>)는 제2 뱅크그룹어드레스(BG<2>)와 동일한 로직레벨로 생성된다.
정렬회로(262_2)의 전치내부어드레스생성회로(262_23)는 제3 폴링지연클럭(DFCK<3>)에 의해 입력폴링어드레스(IN_FAD)로부터 제2 전치내부컬럼어드레스(ICOL_PRE<2>)를 생성한다. 이때, 제2 전치내부컬럼어드레스(ICOL_PRE<2>)는 제2 컬럼어드레스(COL<2>)와 동일한 로직레벨로 생성된다.
T57 시점에, 지연클럭생성회로(262_1)는 제3 라이징지연클럭(DRCK<3>)로부터 로직하이레벨로 발생하는 제4 라이징지연클럭(DRCK<4>)을 생성한다.
정렬회로(262_2)의 전치내부어드레스생성회로(262_23)는 제4 라이징지연클럭(DFCK<4>)에 의해 입력라이징어드레스(IN_RAD)로부터 제1 전치내부뱅크어드레스(IBA_PRE<1>)를 생성한다. 이때, 제1 전치내부뱅크어드레스(IBA_PRE<1>)는 제1 뱅크어드레스(BA<1>)와 동일한 로직레벨로 생성된다.
T58 시점에, 지연클럭생성회로(262_1)는 제4 라이징지연클럭(DRCK<4>)로부터 로직하이레벨로 발생하는 제5 라이징지연클럭(DRCK<5>)을 생성한다.
T59 시점에, 지연클럭생성회로(262_1)는 제4 라이징지연클럭(DRCK<4>)로부터 로직하이레벨로 발생하는 제4 폴링지연클럭(DFCK<4>)을 생성한다.
지연클럭생성회로(262_1)의 선택출력회로(262_13)는 로직하이레벨의 지연플래그신호(FLAGD)에 의해 제4 폴링지연클럭(DFCK<4>)을 출력제어신호(OUT_CON)로 출력한다.
정렬회로(262_2)의 어드레스출력회로(262_24)는 로직하이레벨의 출력제어신호(OUT_CON)에 의해 제1 및 제2 전치내부뱅크그룹어드레스(IBG_PRE<1:2>), 제1 및 제2 전치내부뱅크어드레스(IBA_PRE<1:2>) 및 제1 및 제2 전치내부컬럼어드레스(ICOL_PRE<1:2>)를 토대로 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>), 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)를 생성한다.
코어회로(270)의 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4)은 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>), 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)의 로직레벨조합에 따라 선택적으로 활성화되어 라이트오토프리차지동작을 수행한다.
T60 시점에, 지연클럭생성회로(262_1)는 제5 라이징지연클럭(DRCK<5>)로부터 로직하이레벨로 발생하는 제6 라이징지연클럭(DRCK<6>)을 생성한다.
이와 같은, 반도체장치(120)는 직렬화된 플래그신호(FLGA)와 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>), 제1 및 제2 컬럼어드레스(COL<1:2>)를 커맨드(CMD)의 입력 시점에 따라 병렬화 시점을 조절하여 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>), 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)를 생성할 수 있다. 반도체장치(120)는 병렬화된 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>), 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)의 로직레벨조합에 따라 제1 내지 제4 뱅크그룹(BG1 ~ BG4) 중 어느 하나가 활성화되어 라이트오토프리차지동작을 수행할 수 있다.
본 발명의 일 실시예에 따른 반도체시스템(100)은 커맨드(CMD)의 입력 시점에 따라 어드레스를 직렬화한 이후 병렬화하여 내부어드레스를 생성함으로써 라이트오토프리차지동작 및 리드오토프리차지동작을 수행할 수 있다. 또한, 반도체시스템(100)은 병렬로 입력되는 어드레스를 직렬화한 이후 병렬화하여 내부어드레스를 생성함으로써 어드레스를 래치 및 시프팅하기 위한 플립플롭의 수를 줄여 면적을 감소할 수 있다.
도 20에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 반도체시스템(300)은 컨트롤러(310) 및 반도체장치(320)를 포함할 수 있다. 반도체장치(320)는 커맨드디코더(420), 플래그신호생성회로(440), 제어회로(450), 내부어드레스생성회로(460) 및 코어회로(470)를 포함할 수 있다.
컨트롤러(310)는 제1 컨트롤핀(12), 제2 컨트롤핀(32), 제3 컨트롤핀(52) 및 제4 컨트롤핀(72)을 포함할 수 있다. 반도체장치(420)는 제1 반도체핀(22), 제2 반도체핀(42), 제3 반도체핀(62) 및 제4 반도체핀(82)을 포함할 수 있다. 제1 전송라인(L12)은 제1 컨트롤핀(12) 및 제1 반도체핀(22) 사이에 연결될 수 있다. 제2 전송라인(L32)은 제2 컨트롤핀(32) 및 제2 반도체핀(42) 사이에 연결될 수 있다. 제3 전송라인(L52)은 제3 컨트롤핀(52) 및 제3 반도체핀(62) 사이에 연결될 수 있다. 제4 전송라인(L72)은 제4 컨트롤핀(72) 및 제4 반도체핀(82) 사이에 연결될 수 있다. 컨트롤러(310)는 반도체장치(320)를 제어하기 위해 클럭(CLK)을 제1 전송라인(L12)을 통해 반도체장치(320)에 전송할 수 있다. 컨트롤러(310)는 반도체장치(320)를 제어하기 위해 칩선택신호(CS)를 제2 전송라인(L32)을 통해 반도체장치(320)에 전송할 수 있다. 컨트롤러(310)는 반도체장치(320)를 제어하기 위해 커맨드어드레스(CA)를 제3 전송라인(L52)을 통해 반도체장치(320)에 전송할 수 있다. 컨트롤러(310)와 반도체장치(320)는 제4 전송라인(L72)을 통해 데이터(DATA)를 전송 및 수신할 수 있다.
컨트롤러(310)는 라이트오토프리차지동작 및 리드오토프리차지동작을 수행하기 위한 클럭(CLK), 칩선택신호(CS), 커맨드어드레스(CA) 및 데이터(DATA)를 반도체장치(320)로 출력할 수 있다. 라이트오토프리차지동작은 반도체장치(320)의 라이트동작 이후 프리차지동작을 자동으로 수행하는 동작으로 설정될 수 있다. 리드오토프리차지동작은 반도체장치(320)의 리드동작 이후 프리차지동작을 자동으로 수행하는 동작으로 설정될 수 있다.
커맨드디코더(420)는 칩선택신호(CS)와 커맨드어드레스(CA)의 로직레벨조합이 라이트오토프리차지동작을 수행하기 위한 로직레벨 조합인 경우 발생하는 제1 및 제2 라이트커맨드(도 21의 WAT,WTB)를 생성할 수 있다. 커맨드디코더(420)는 칩선택신호(CS)와 커맨드어드레스(CA)의 로직레벨조합이 리드오토프리차지동작을 수행하기 위한 로직레벨 조합인 경우 발생하는 제1 및 제2 리드커맨드(도 21의 RDA,RDB)를 생성할 수 있다.
플래그신호생성회로(440)는 커맨드어드레스(CA)의 입력 시점 정보를 포함하는 플래그신호(도 21의 FLAG)를 생성할 수 있다. 플래그신호생성회로(440)는 커맨드어드레스(CA)가 클럭(CLK)의 라이징에지에 동기 되어 입력되는 경우 디스에이블되는 플래그신호(도 21의 FLAG)를 생성할 수 있다. 플래그신호생성회로(40)는 커맨드어드레스(CA)가 클럭(CLK)의 폴링에지에 동기 되어 입력되는 경우 인에이블되는 플래그신호(도 21의 FLAG)를 생성할 수 있다.
제어회로(450)는 커맨드어드레스(CA)에 의해 생성되는 제1 및 제2 라이트커맨드(도 21의 WAT,WTB)를 시프팅하여 제1 내지 제4 시프팅라이징클럭(도 21의 SCKR<1:4>) 및 제1 내지 제3 시프팅폴링클럭(도 21의 SCKF<1:3>)을 생성할 수 있다. 제어회로(450)는 커맨드어드레스(CA)에 의해 생성되는 제1 및 제2 리드커맨드(도 21의 RDA,RDB)를 시프팅하여 제1 내지 제4 시프팅라이징클럭(도 21의 SCKR<1:4>) 및 제1 내지 제3 시프팅폴링클럭(도 21의 SCKF<1:3>)을 생성할 수 있다.
내부어드레스생성회로(460)는 제1 내지 제4 시프팅라이징클럭(도 21의 SCKR<1:4>) 및 제1 내지 제3 시프팅폴링클럭(도 21의 SCKF<1:3>)에 의해 커맨드어드레스(CA)로부터 생성되는 제1 및 제2 뱅크그룹어드레스(도 21의 BG<1:2>), 뱅크어드레스(도 21의 BA<1:2>) 및 제1 및 제2 컬럼어드레스(도 21의 COL<1:2>)를 직렬화할 수 있다. 내부어드레스생성회로(460)는 플래그신호(도 21의 FLAG)와 직렬화된 제1 및 제2 뱅크그룹어드레스(도 21의 BG<1:2>), 뱅크어드레스(도 21의 BA<1:2>) 및 제1 및 제2 컬럼어드레스(도 21의 COL<1:2>)를 병렬화하여 제1 및 제2 내부뱅크그룹어드레스(도 21의 IBG<1:2>), 제1 및 제2 내부뱅크어드레스(도 21의 IBK<1:2>) 및 제1 및 제2 내부컬럼어드레스(도 21의 ICOL<1:2>)를 생성할 수 있다.
코어회로(470)는 라이트동작 이후 제1 및 제2 내부뱅크그룹어드레스(도 21의 IBG<1:2>), 제1 및 제2 내부뱅크어드레스(도 21의 IBK<1:2>) 및 제1 및 제2 내부컬럼어드레스(도 21의 ICOL<1:2>)에 의해 라이트오토프리차지동작을 수행할 수 있다. 코어회로(470)는 리드동작 이후 제1 및 제2 내부뱅크그룹어드레스(도 21의 IBG<1:2>), 제1 및 제2 내부뱅크어드레스(도 21의 IBK<1:2>) 및 제1 및 제2 내부컬럼어드레스(도 21의 ICOL<1:2>)에 의해 리드오토프리차지동작을 수행할 수 있다.
도 21은 반도체장치(320)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 21에 도시된 바와 같이, 반도체장치(320)는 내부클럭생성회로(410), 커맨드디코더(420), 어드레스입력회로(430), 플래그신호생성회로(440), 제어회로(450), 내부어드레스생성회로(460) 및 코어회로(470)를 포함할 수 있다.
내부클럭생성회로(410)는 클럭(CLK)을 수신하여 내부클럭(ICLK) 및 반전내부클럭(ICLKB)을 생성할 수 있다. 내부클럭생성회로(410)는 클럭(CLK)과 동일한 위상을 갖는 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(410)는 클럭(CLK)과 반대 위상을 갖는 반전내부클럭(ICLKB)을 생성할 수 있다. 도 21에 도시된 내부클럭생성회로(410)는 도 1에 도시된 내부클럭생성회로(210)와 동일한 회로로 구현되어 동일한 동작을 수행할 수 있다.
커맨드디코더(420)는 칩선택신호(CS)와 제1 내지 제9 커맨드어드레스(CA<1:9>)를 수신하여 라이트오토프리차지동작을 수행하기 위한 제1 라이트커맨드(WTA), 제2 라이트커맨드(WTB) 및 오토프리차지신호(APCG)를 생성할 수 있다. 커맨드디코더(420)는 칩선택신호(CS)와 제1 내지 제9 커맨드어드레스(CA<1:9>)의 로직레벨조합이 라이트오토프리차지동작을 수행하기 위한 로직레벨 조합이고 제1 내지 제9 커맨드어드레스(CA<1:9>)가 내부클럭(ICLK)의 라이징에지에 동기 되어 입력되는 경우 인에이블되는 제1 라이트커맨드(WTA) 및 오토프리차지신호(APCG)를 생성할 수 있다. 커맨드디코더(420)는 칩선택신호(CS)와 제1 내지 제9 커맨드어드레스(CA<1:9>)의 로직레벨조합이 라이트오토프리차지동작을 수행하기 위한 로직레벨 조합이고 제1 내지 제9 커맨드어드레스(CA<1:9>)가 반전내부클럭(ICLKB)의 라이징에지에 동기 되어 입력되는 경우 인에이블되는 제2 라이트커맨드(WTB) 및 오토프리차지신호(APCG)를 생성할 수 있다. 라이트오토프리차지동작을 수행하기 위한 칩선택신호(CS)와 제1 내지 제9 커맨드어드레스(CA<1:9>)의 로직레벨조합은 후술하는 도 22를 통해 구체적으로 설명하도록 한다.
커맨드디코더(420)는 칩선택신호(CS)와 제1 내지 제9 커맨드어드레스(CA<1:9>)를 수신하여 리드오토프리차지동작을 수행하기 위한 제1 리드커맨드(RDA), 제2 리드커맨드(RDB) 및 오토프리차지신호(APCG)를 생성할 수 있다. 커맨드디코더(420)는 칩선택신호(CS)와 제1 내지 제9 커맨드어드레스(CA<1:9>)의 로직레벨조합이 리드오토프리차지동작을 수행하기 위한 로직레벨 조합이고 제1 내지 제9 커맨드어드레스(CA<1:9>)가 내부클럭(ICLK)의 라이징에지에 동기 되어 입력되는 경우 인에이블되는 제1 리드커맨드(RDA) 및 오토프리차지신호(APCG)를 생성할 수 있다. 커맨드디코더(420)는 칩선택신호(CS)와 제1 내지 제9 커맨드어드레스(CA<1:9>)의 로직레벨조합이 라이트오토프리차지동작을 수행하기 위한 로직레벨 조합이고 제1 내지 제9 커맨드어드레스(CA<1:9>)가 반전내부클럭(ICLKB)의 라이징에지에 동기 되어 입력되는 경우 인에이블되는 제2 리드커맨드(RDB) 및 오토프리차지신호(APCG)를 생성할 수 있다. 리드오토프리차지동작을 수행하기 위한 칩선택신호(CS)와 제1 내지 제9 커맨드어드레스(CA<1:9>)의 로직레벨조합은 후술하는 도 22를 통해 구체적으로 설명하도록 한다.
어드레스입력회로(430)는 칩선택신호(CS) 및 제1 내지 제9 커맨드어드레스(CA<1:9>)를 수신하여 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 생성할 수 있다. 어드레스입력회로(430)에서 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 생성하기 위한 칩선택신호(CS) 및 제1 내지 제9 커맨드어드레스(CA<1:9>)는 후술하는 도 22를 통해 구체적으로 설명하도록 한다.
플래그신호생성회로(440)는 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB)를 토대로 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성회로(440)는 제1 라이트커맨드(WTA)가 입력되는 경우 디스에이블되는 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성회로(440)는 제2 라이트커맨드(WTB)가 입력되는 경우 인에이블되는 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성회로(440)는 제1 리드커맨드(RDA) 및 제2 리드커맨드(RDB)를 토대로 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성회로(440)는 제1 리드커맨드(RDA)가 입력되는 경우 디스에이블되는 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성회로(440)는 제2 리드커맨드(RDB)가 입력되는 경우 인에이블되는 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성회로(440)는 도 2 및 도 4에 도시된 플래그신호생성회로(240)에서 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB) 대신 제1 리드커맨드(RDA) 및 제2 리드커맨드(RDB)를 토대로 플래그신호(FLAG)를 생성하도록 구현될 수 있다.
제어회로(450)는 내부클럭(ICLK)에 동기 되어 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB)를 토대로 제1 내지 제4 시프팅라이징클럭(SCKR<1:4>) 및 제1 내지 제3 시프팅폴링클럭(SCKF<1:3>)을 생성할 수 있다. 제어회로(450)는 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB)를 토대로 라이트오토프리차지동작을 수행하기 위한 내부라이트커맨드(IWT) 및 라이트오토프리차지신호(WPCG)를 생성할 수 있다. 제어회로(450)는 내부클럭(ICLK)에 동기 되어 제1 리드커맨드(RDA) 및 제2 리드커맨드(RDB)를 토대로 제1 내지 제4 시프팅라이징클럭(SCKR<1:4>) 및 제1 내지 제3 시프팅폴링클럭(SCKF<1:3>)을 생성할 수 있다. 제어회로(450)는 제1 리드커맨드(RDA) 및 제2 리드커맨드(RDB)를 토대로 리드오토프리차지동작을 수행하기 위한 내부리드커맨드(IRD) 및 리드오토프리차지신호(RPCG)를 생성할 수 있다.
제어회로(450)는 도 2, 도 5 내지 도 9에 도시된 제어회로(250)에서 제1 라이트커맨드(WTA) 및 제2 라이트커맨드(WTB) 대신 제1 리드커맨드(RDA) 및 제2 리드커맨드(RDB)를 토대로 제1 내지 제4 시프팅라이징클럭(SCKR<1:4>) 및 제1 내지 제3 시프팅폴링클럭(SCKF<1:3>)와 내부리드커맨드(IRD) 및 리드오토프리차지신호(RPCG)를 생성하도록 구현될 수 있다.
내부어드레스생성회로(460)는 제1 내지 제4 시프팅라이징클럭(SCKR<1:4>) 및 제1 내지 제3 시프팅폴링클럭(SCKF<1:3>)에 동기 되어 플래그신호(FLAG)와 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 직렬화할 수 있다. 내부어드레스생성회로(460)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 직렬화된 플래그신호(FLAG), 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 병렬화하여 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>), 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)를 생성할 수 있다.
내부어드레스생성회로(460)는 도 10 내지 도 16에 도시된 내부어드레스생성회로(260)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
코어회로(470)는 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4)을 포함할 수 있다. 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4)은 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)의 로직레벨조합에 따라 선택적으로 활성화될 수 있다. 예를 들어, 제1 내부뱅크그룹어드레스(IBG<1>)가 로직로우레벨이고, 제2 내부뱅크그룹어드레스(IBG<2>)가 로직로우레벨인 경우 제1 뱅크그룹(BG1)이 활성화될 수 있다.
제1 뱅크그룹(BG1)은 내부라이트커맨드(IWT) 및 라이트오토프리차지신호(WPCG)가 입력되고, 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)에 의해 활성화되는 경우 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)에 의해 선택되는 메모리셀(미도시)에 데이터(DATA)를 저장하는 라이트동작을 수행한 이후 프리차지동작을 수행할 수 있다. 제1 뱅크그룹(BG1)은 내부리드커맨드(IRD) 및 리드오토프리차지신호(RPCG)가 입력되고, 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)에 의해 활성화되는 경우 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)에 의해 선택되는 메모리셀(미도시)에 저장된 데이터(DATA)를 출력하는 리드동작을 수행한 이후 프리차지동작을 수행할 수 있다.
제2 뱅크그룹(BG2)은 내부라이트커맨드(IWT) 및 라이트오토프리차지신호(WPCG)가 입력되고, 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)에 의해 활성화되는 경우 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)에 의해 선택되는 메모리셀(미도시)에 데이터(DATA)를 저장하는 라이트동작을 수행한 이후 프리차지동작을 수행할 수 있다. 제2 뱅크그룹(BG2)은 내부리드커맨드(IRD) 및 리드오토프리차지신호(RPCG)가 입력되고, 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)에 의해 활성화되는 경우 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)에 의해 선택되는 메모리셀(미도시)에 저장된 데이터(DATA)를 출력하는 리드동작을 수행한 이후 프리차지동작을 수행할 수 있다.
제3 뱅크그룹(BG3)은 내부라이트커맨드(IWT) 및 라이트오토프리차지신호(WPCG)가 입력되고, 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)에 의해 활성화되는 경우 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)에 의해 선택되는 메모리셀(미도시)에 데이터(DATA)를 저장하는 라이트동작을 수행한 이후 프리차지동작을 수행할 수 있다. 제3 뱅크그룹(BG3)은 내부리드커맨드(IRD) 및 리드오토프리차지신호(RPCG)가 입력되고, 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)에 의해 활성화되는 경우 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)에 의해 선택되는 메모리셀(미도시)에 저장된 데이터(DATA)를 출력하는 리드동작을 수행한 이후 프리차지동작을 수행할 수 있다.
제4 뱅크그룹(BG4)은 내부라이트커맨드(IWT) 및 라이트오토프리차지신호(WPCG)가 입력되고, 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)에 의해 활성화되는 경우 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)에 의해 선택되는 메모리셀(미도시)에 데이터(DATA)를 저장하는 라이트동작을 수행한 이후 프리차지동작을 수행할 수 있다. 제4 뱅크그룹(BG4)은 내부리드커맨드(IRD) 및 리드오토프리차지신호(RPCG)가 입력되고, 제1 및 제2 내부뱅크그룹어드레스(IBG<1:2>)에 의해 활성화되는 경우 제1 및 제2 내부뱅크어드레스(IBA<1:2>) 및 제1 및 제2 내부컬럼어드레스(ICOL<1:2>)에 의해 선택되는 메모리셀(미도시)에 저장된 데이터(DATA)를 출력하는 리드동작을 수행한 이후 프리차지동작을 수행할 수 있다.
도 22는 반도체시스템(300)의 동작을 제어하기 위한 칩선택신호 및 커맨드어드레스를 설명하기 위한 표이다.
라이트오토프리차지동작을 수행하기 위한 칩선택신호(CS) 및 제1 내지 제9 커맨드어드레스(CA<1:9>)의 로직레벨조합은 칩선택신호(CS)가 로직로우레벨(L)인 구간 동안 제1 커맨드어드레스(CA<1>)가 로직하이레벨(H)이고, 제2 커맨드어드레스(CA<2>)가 로직로우레벨(L)이며, 제3 커맨드어드레스(CA<3>)가 로직하이레벨(H)이고, 제4 커맨드어드레스(CA<4>)가 로직하이레벨(H)이며, 제5 커맨드어드레스(CA<5>)가 로직로우레벨(L)이고, 칩선택신호(CS)가 로직하이레벨(H)인 구간 동안 제9 커맨드어드레스(CA<9>)가 로직로우레벨(L)인 경우로 설정될 수 있다. 여기서, 제9 커맨드어드레스(CA<9>)가 로직하이레벨(H)인 경우는 라이트오토프리차지동작이 아닌 일반적인 라이트동작으로 설정될 수 있다.
리드오토프리차지동작을 수행하기 위한 칩선택신호(CS) 및 제1 내지 제9 커맨드어드레스(CA<1:9>)의 로직레벨조합은 칩선택신호(CS)가 로직로우레벨(L)인 구간 동안 제1 커맨드어드레스(CA<1>)가 로직하이레벨(H)이고, 제2 커맨드어드레스(CA<2>)가 로직로우레벨(L)이며, 제3 커맨드어드레스(CA<3>)가 로직하이레벨(H)이고, 제4 커맨드어드레스(CA<4>)가 로직하이레벨(H)이며, 제5 커맨드어드레스(CA<5>)가 로직하이레벨(L)이고, 칩선택신호(CS)가 로직하이레벨(h)인 구간 동안 제9 커맨드어드레스(CA<9>)가 로직로우레벨(L)인 경우로 설정될 수 있다. 여기서, 제9 커맨드어드레스(CA<9>)가 로직하이레벨(H)인 경우는 리드오토프리차지동작이 아닌 일반적인 리드동작으로 설정될 수 있다.
제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 및 제2 컬럼어드레스(COL<1:2>)를 생성하기 위한 칩선택신호(CS) 및 제1 내지 제9 커맨드어드레스(CA<1:9>)를 설명하면 다음과 같다.
칩선택신호(CS)가 로직로우레벨(L)인 구간 동안 제6 커맨드어드레스(CA<6>)는 제1 뱅크어드레스(BA<1>)를 생성하기 위한 비트로 설정되고, 제7 커맨드어드레스(CA<7>)는 제2 뱅크어드레스(BA<2>)를 생성하기 위한 비트로 설정되며, 제8 커맨드어드레스(CA<8>)는 제1 뱅크그룹어드레스(BG<1>)를 생성하기 위한 비트로 설정되고, 제9 커맨드어드레스(CA<9>)는 제2 뱅크그룹어드레스(BG<2>)를 생성하기 위한 비트로 설정되며, 칩선택신호(CS)가 로직하이레벨(H)인 구간 동안 제1 커맨드어드레스(CA<1>)는 제1 컬럼어드레스(COL<1>)를 생성하기 위한 비트로 설정되고, 제2 커맨드어드레스(CA<2>)는 제2 컬럼어드레스(COL<2>)를 생성하기 위한 비트로 설정된다. 여기서, 칩선택신호(CS)가 로직하이레벨(H)인 구간 동안 제3 내지 제8 커맨드어드레스ㄴ(CA<3:8>)는 돈케어(X) 처리되지만 실시예에 따라 다양한 내부어드레스를 생성하기 위한 비트로 설정될 수 있다.
본 발명의 다른 실시예에 따른 반도체시스템(300)은 커맨드어드레스(CA)의 입력 시점에 따라 어드레스를 직렬화한 이후 병렬화하여 내부어드레스를 생성함으로써 라이트오토프리차지동작 및 리드오토프리차지동작을 수행할 수 있다. 또한, 반도체시스템(300)은 병렬로 입력되는 어드레스를 직렬화한 이후 병렬화하여 내부어드레스를 생성함으로써 어드레스를 래치 및 시프팅하기 위한 플립플롭의 수를 줄여 면적을 감소할 수 있다.
도 23는 본 발명의 일 실시예에 따른 전자시스템(1000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 23에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다.
호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(1200)은 컨트롤러(1300)와 반도체장치들(1400(K:1))을 포함할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(K:1))이 라이트오토프리차지동작 및 리드오토프리차지동작을 수행하도록 반도체장치들(1400(K:1))을 제어할 수 있다. 반도체장치들(1400(K:1)) 각각은 커맨드(CMD) 및 커맨드어드레스(CA)의 입력 시점에 따라 어드레스를 직렬화한 이후 병렬화하여 내부어드레스를 생성하여 라이트오토프리차지동작 및 리드오토프리차지동작을 수행할 수 있다. 또한, 반도체장치들(1400(K:1)) 각각은 병렬로 입력되는 어드레스를 직렬화한 이후 병렬화하여 내부어드레스를 생성함으로써 어드레스를 래치 및 시프팅하기 위한 플립플롭의 수를 줄여 면적을 감소할 수 있다.
컨트롤러(1300)는 각각은 도 1 에 도시된 컨트롤러(110) 및 도 20에 도시된 컨트롤러(310)로 구현될 수 있다. 반도체장치들(1400(K:1)) 각각은 도 1에 도시된 반도체장치(120) 및 도 20에 도시된 반도체장치(320)로 구현될 수 있다. 실시예에 따라서 반도체장치들(1400(K:1))은 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
제1 실시예
100. 전자시스템 110. 컨트롤러
120. 반도체장치 210. 내부클럭생성회로
220. 커맨드디코더 230. 어드레스입력회로
240. 플래그신호생성회로 250. 제어회로
251. 시프팅클럭생성회로 251_1. 제1 시프트회로
251_2. 제2 시프트회로 252. 제어신호생성회로
252_1. 제1 논리회로 252_2. 제2 논리회로
260. 내부어드레스생성회로 261. 시리얼라이저
261_1. 제1 시리얼라이저 261_2. 제2 시리얼라이저
262. 디시리얼라이저 262_1. 지연클럭생성회로
262_2. 정렬회로 270. 코어회로
제2 실시예
300. 전자시스템 310. 컨트롤러
320. 반도체장치 410. 내부클럭생성회로
420. 커맨드디코더 430. 어드레스입력회로
440. 플래그신호생성회로 450. 제어회로
460. 내부어드레스생성회로 470. 코어회로

Claims (23)

  1. 라이트오토프리차지동작 시 커맨드의 입력 시점에 따라 선택적으로 발생하는 제1 라이트커맨드 및 제2 라이트커맨드를 시프팅하여 제1 내지 제4 시프팅라이징클럭 및 제1 내지 제3 시프팅폴링클럭을 생성하는 제어회로; 및
    상기 제1 내지 제4 시프팅라이징클럭 및 상기 제1 내지 제3 시프팅폴링클럭에 동기 되어 제1 및 제2 뱅크그룹어드레스, 제1 및 제2 뱅크어드레스 및 제1 및 제2 컬럼어드레스를 직렬화한 이후 병렬화하여 상기 라이트오토프리차지동작을 수행하기 위한 제1 및 제2 내부뱅크그룹어드레스, 제1 및 제2 내부뱅크어드레스 및 제1 및 제2 내부컬럼어드레스를 생성하는 내부어드레스생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제어회로는
    내부클럭에 동기 되어 상기 제1 라이트커맨드 및 상기 제2 라이트커맨드를 시프팅하여 상기 제1 내지 제4 시프팅라이징클럭 및 상기 제1 내지 제3 시프팅폴링클럭을 생성하고, 상기 제4 시프팅라이징클럭을 시프팅하여 라이트시프팅신호를 생성하는 시프팅클럭생성회로; 및
    상기 제1 라이트커맨드 및 상기 제2 라이트커맨드를 합성하여 상기 라이트오토프리차지동작을 수행하기 위한 내부라이트커맨드 및 라이트오토프리차지신호를 생성하는 제어신호생성회로를 포함하는 반도체장치.
  3. 제 2 항에 있어서, 상기 시프팅클럭생성회로는
    상기 내부클럭에 동기 되어 상기 제1 라이트커맨드 및 상기 제2 라이트커맨드 중 어느 하나를 토대로 상기 제1 시프팅라이징클럭을 생성하는 제1 시프트회로; 및
    상기 내부클럭에 동기 되어 상기 제1 시프팅라이징클럭을 시프팅하여 상기 제2 내지 제4 시프팅라이징클럭 및 상기 제1 내지 제3 시프팅폴링클럭을 생성하고, 상기 제4 시프팅라이징클럭을 시프팅하여 상기 라이트시프팅신호를 생성하는 제2 시프트회로를 포함하는 반도체장치.
  4. 제 2 항에 있어서, 상기 제어신호생성회로는
    상기 제1 라이트커맨드 및 상기 제2 라이트커맨드를 합성하여 상기 내부라이트커맨드를 생성하는 제1 논리회로; 및
    오토프리차지신호가 인에이블되고 상기 제1 라이트커맨드 및 상기 제2 라이트커맨드를 토대로 상기 라이트오토프리차지신호를 생성하는 제2 논리회로를 포함하는 반도체장치.
  5. 제 1 항에 있어서, 상기 내부어드레스생성회로는
    내부클럭 및 반전내부클럭에 동기 되어 상기 제1 내지 제4 시프팅라이징클럭에 의해 상기 제1 및 제2 뱅크그룹어드레스, 상기 제1 및 제2 뱅크어드레스 및 상기 제1 및 제2 컬럼어드레스를 직렬화하고, 직렬화된 상기 제1 및 제2 뱅크그룹어드레스, 상기 제1 및 제2 뱅크어드레스 및 상기 제1 및 제2 컬럼어드레스를 시프팅하여 라이징어드레스 및 폴링어드레스를 생성하는 시리얼라이저; 및
    상기 내부클럭에 동기 되어 상기 라이트시프팅신호에 의해 상기 라이징어드레스 및 상기 폴링어드레스를 병렬화하여 상기 제1 및 제2 내부뱅크그룹어드레스, 상기 제1 및 제2 내부뱅크어드레스 및 상기 제1 및 제2 내부컬럼어드레스를 생성하는 디시리얼라이저를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 시리얼라이저는
    상기 내부클럭에 동기 되어 상기 제1 내지 제4 시프팅라이징클럭에 의해 상기 제1 및 제2 뱅크그룹어드레스, 플래그신호 및 상기 제1 뱅크어드레스를 직렬화하여 상기 라이징어드레스를 생성하는 제1 시리얼라이저; 및
    상기 반전내부클럭에 동기 되어 상기 제1 내지 제3 시프팅폴링클럭에 의해 상기 제2 뱅크어드레스 및 상기 제1 및 제2 컬럼어드레스를 직렬화하여 상기 폴링어드레스를 생성하는 제2 시리얼라이저를 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 제1 시리얼라이저는
    상기 제1 내지 제4 시프팅라이징클럭에 의해 상기 제1 및 제2 뱅크그룹어드레스, 상기 플래그신호 및 상기 제1 뱅크어드레스를 직렬화하여 전치라이징어드레스를 생성하는 전치라이징어드레스생성회로; 및
    상기 내부클럭에 동기 되어 상기 전치라이징어드레스를 시프팅하여 상기 라이징어드레스를 생성하는 라이징어드레스생성회로를 포함하는 반도체장치.
  8. 제 6 항에 있어서, 상기 제2 시리얼라이저는
    상기 제1 내지 제3 시프팅폴링클럭에 의해 상기 제2 뱅크어드레스 및 상기 제1 및 제2 컬럼어드레스를 직렬화하여 전치폴링어드레스를 생성하는 전치폴링어드레스생성회로; 및
    상기 내부클럭에 동기 되어 상기 전치폴링어드레스를 시프팅하여 상기 폴링어드레스를 생성하는 폴링어드레스생성회로를 포함하는 반도체장치.
  9. 제 5 항에 있어서, 상기 디시리얼라이저는
    모드설정신호가 인에이블되는 경우 상기 내부클럭에 동기 되어 상기 라이트시프팅신호를 시프팅하여 제1 내지 제4 라이징지연클럭 및 제1 내지 제3 폴링지연클럭을 생성하고, 지연플래그신호에 의해 상기 제4 라이징지연클럭 및 상기 제3 폴링지연클럭 중 어느 하나를 출력제어신호로 출력하는 지연클럭생성회로; 및
    상기 모드설정신호가 인에이블되는 경우 상기 제1 내지 제4 라이징지연클럭 및 상기 제1 내지 제3 폴링지연클럭에 동기 되어 상기 라이징어드레스 및 상기 폴링어드레스를 병렬화하고, 상기 출력제어신호에 의해 병렬화된 상기 라이징어드레스 및 상기 폴링어드레스를 토대로 상기 제1 및 제2 내부뱅크그룹어드레스 상기 제1 및 제2 내부뱅크어드레스 및 상기 제1 및 제2 내부컬럼어드레스를 생성하는 정렬회로를 포함하는 반도체장치.
  10. 클럭, 커맨드 및 어드레스를 출력하는 컨트롤러; 및
    상기 커맨드에 의해 라이트오토프리차지동작 시 상기 클럭에 동기 되어 입력되는 상기 커맨드의 입력 시점을 감지하여 플래그신호를 생성하고, 상기 어드레스를 직렬화한 이후 상기 플래그신호와 직렬화된 상기 어드레스를 병렬화하여 상기 라이트오토프리차지동작을 수행하기 위한 내부어드레스를 생성하는 반도체장치를 포함하는 반도체시스템.
  11. 제 10 항에 있어서, 상기 반도체장치는
    상기 커맨드의 입력 시점에 따라 생성되는 제1 라이트커맨드 및 제2 라이트커맨드의 생성 시점을 감지하여 플래그신호를 생성하는 플래그신호생성회로;
    상기 제1 라이트커맨드 및 상기 제2 라이트커맨드를 시프팅하여 제1 내지 제4 시프팅라이징클럭 및 제1 내지 제3 시프팅폴링클럭을 생성하는 제어회로; 및
    상기 제1 내지 제4 시프팅라이징클럭 및 상기 제1 내지 제3 시프팅폴링클럭에 동기 되어 상기 어드레스를 직렬화한 이후 상기 플래그신호와 직렬화된 상기 어드레스를 병렬화하여 상기 내부어드레스를 생성하는 내부어드레스생성회로를 포함하는 반도체시스템.
  12. 제 11 항에 있어서,
    상기 플래그신호생성회로는 내부클럭에 동기된 상기 제1 라이트커맨드가 입력되는 경우 디스에이블되는 상기 플래그신호를 생성하고,
    상기 플래그신호생성회로는 반전내부클럭에 동기 된 상기 제2 라이트커맨드가 입력되는 경우 인에이블되는 상기 플래그신호를 생성하는 반도체시스템.
  13. 제 11 항에 있어서, 상기 제어회로는
    내부클럭에 동기 되어 상기 제1 라이트커맨드 및 상기 제2 라이트커맨드를 시프팅하여 상기 제1 내지 제4 시프팅라이징클럭 및 상기 제1 내지 제3 시프팅폴링클럭을 생성하고, 상기 제4 시프팅라이징클럭을 시프팅하여 라이트시프팅신호를 생성하는 시프팅클럭생성회로; 및
    상기 제1 라이트커맨드 및 상기 제2 라이트커맨드를 합성하여 상기 라이트오토프리차지동작을 수행하기 위한 내부라이트커맨드 및 라이트오토프리차지신호를 생성하는 제어신호생성회로를 포함하는 반도체시스템.
  14. 제 13 항에 있어서, 상기 시프팅클럭생성회로는
    상기 내부클럭에 동기 되어 상기 제1 라이트커맨드 및 상기 제2 라이트커맨드 중 어느 하나를 토대로 상기 제1 시프팅라이징클럭을 생성하는 제1 시프트회로; 및
    상기 내부클럭에 동기 되어 상기 제1 시프팅라이징클럭을 시프팅하여 상기 제2 내지 제4 시프팅라이징클럭 및 상기 제1 내지 제3 시프팅폴링클럭을 생성하고, 상기 제4 시프팅라이징클럭을 시프팅하여 상기 라이트시프팅신호를 생성하는 제2 시프트회로를 포함하는 반도체시스템.
  15. 제 14 항에 있어서, 상기 제어신호생성회로는
    상기 제1 라이트커맨드 및 상기 제2 라이트커맨드를 합성하여 상기 내부라이트커맨드를 생성하는 제1 논리회로; 및
    오토프리차지신호가 인에이블되고 상기 제1 라이트커맨드 및 상기 제2 라이트커맨드를 토대로 상기 라이트오토프리차지신호를 생성하는 제2 논리회로를 포함하는 반도체시스템.
  16. 제 11 항에 있어서, 상기 내부어드레스생성회로는
    상기 어드레스로부터 생성되는 제1 및 제2 뱅크그룹어드레스, 제1 및 제2 뱅크어드레스 및 제1 및 제2 컬럼어드레스와 상기 플래그신호를 직렬화한 이후 병렬화하여 제1 및 제2 내부뱅크그룹어드레스, 제1 및 제2 내부뱅크어드레스 및 제1 및 제2 내부컬럼어드레스를 생성하는 내부어드레스생성회로를 포함하되, 상기 내부어드레스는 상기 제1 및 제2 내부뱅크그룹어드레스, 상기 제1 및 제2 내부뱅크어드레스 및 상기 제1 및 제2 내부컬럼어드레스를 포함하는 반도체시스템.
  17. 제 11 항에 있어서, 상기 내부어드레스생성회로는
    내부클럭 및 반전내부클럭에 동기 되어 상기 제1 내지 제4 시프팅라이징클럭에 의해 상기 제1 및 제2 뱅크그룹어드레스, 상기 제1 및 제2 뱅크어드레스 및 상기 제1 및 제2 컬럼어드레스를 직렬화하고, 직렬화된 상기 제1 및 제2 뱅크그룹어드레스, 상기 제1 및 제2 뱅크어드레스 및 상기 제1 및 제2 컬럼어드레스를 시프팅하여 라이징어드레스 및 폴링어드레스를 생성하는 시리얼라이저; 및
    상기 내부클럭에 동기 되어 상기 라이트시프팅신호에 의해 상기 라이징어드레스 및 상기 폴링어드레스를 병렬화하여 상기 제1 및 제2 내부뱅크그룹어드레스, 상기 제1 및 제2 내부뱅크어드레스 및 상기 제1 및 제2 내부컬럼어드레스를 생성하는 디시리얼라이저를 포함하는 반도체시스템.
  18. 제 17 항에 있어서, 상기 시리얼라이저는
    상기 내부클럭에 동기 되어 상기 제1 내지 제4 시프팅라이징클럭에 의해 상기 제1 및 제2 뱅크그룹어드레스, 플래그신호 및 상기 제1 뱅크어드레스를 직렬화하여 상기 라이징어드레스를 생성하는 제1 시리얼라이저; 및
    상기 반전내부클럭에 동기 되어 상기 제1 내지 제3 시프팅폴링클럭에 의해 상기 제2 뱅크어드레스 및 상기 제1 및 제2 컬럼어드레스를 직렬화하여 상기 폴링어드레스를 생성하는 제2 시리얼라이저를 포함하는 반도체시스템.
  19. 제 18 항에 있어서, 상기 제1 시리얼라이저는
    상기 제1 내지 제4 시프팅라이징클럭에 의해 상기 제1 및 제2 뱅크그룹어드레스, 상기 플래그신호 및 상기 제1 뱅크어드레스를 직렬화하여 전치라이징어드레스를 생성하는 전치라이징어드레스생성회로; 및
    상기 내부클럭에 동기 되어 상기 전치라이징어드레스를 시프팅하여 상기 라이징어드레스를 생성하는 라이징어드레스생성회로를 포함하는 반도체시스템.
  20. 제 18 항에 있어서, 상기 제2 시리얼라이저는
    상기 제1 내지 제3 시프팅폴링클럭에 의해 상기 제2 뱅크어드레스 및 상기 제1 및 제2 컬럼어드레스를 직렬화하여 전치폴링어드레스를 생성하는 전치폴링어드레스생성회로; 및
    상기 내부클럭에 동기 되어 상기 전치폴링어드레스를 시프팅하여 상기 폴링어드레스를 생성하는 폴링어드레스생성회로를 포함하는 반도체시스템.
  21. 제 17 항에 있어서, 상기 디시리얼라이저는
    모드설정신호가 인에이블되는 경우 상기 내부클럭에 동기 되어 상기 라이트시프팅신호를 시프팅하여 제1 내지 제4 라이징지연클럭 및 제1 내지 제3 폴링지연클럭을 생성하고, 지연플래그신호에 의해 상기 제4 라이징지연클럭 및 상기 제3 폴링지연클럭 중 어느 하나를 출력제어신호로 출력하는 지연클럭생성회로; 및
    상기 모드설정신호가 인에이블되는 경우 상기 제1 내지 제4 라이징지연클럭 및 상기 제1 내지 제3 폴링지연클럭에 동기 되어 상기 라이징어드레스 및 상기 폴링어드레스를 병렬화하고, 상기 출력제어신호에 의해 병렬화된 상기 라이징어드레스 및 상기 폴링어드레스를 토대로 상기 제1 및 제2 내부뱅크그룹어드레스 상기 제1 및 제2 내부뱅크어드레스 및 상기 제1 및 제2 내부컬럼어드레스를 생성하는 정렬회로를 포함하는 반도체시스템.
  22. 클럭, 칩선택신호 및 커맨드어드레스를 출력하는 컨트롤러; 및
    상기 칩선택신호가 제1 로직레벨인 구간 동안 입력되는 상기 커맨드어드레스가 라이트오토프리차지동작을 수행하기 위한 로직레벨조합인 경우 상기 칩선택신호가 제1 로직레벨인 구간 동안 입력되는 상기 커맨드어드레스로부터 제1 및 제2 뱅크그룹어드레스와 제1 및 제2 뱅크어드레스를 생성하고, 상기 칩선택신호가 제2 로직레벨인 구간 동안 입력되는 상기 커맨드어드레스로부터 제1 및 제2 컬럼어드레스를 생성하며, 상기 제1 및 제2 뱅크그룹어드레스, 상기 제1 및 제2 뱅크어드레스 및 제1 및 제2 컬럼어드레스를 직렬화한 이후 병렬화하여 제1 및 제2 내부뱅크그룹어드레스, 제1 및 제2 내부뱅크어드레스 및 제1 및 제2 내부컬럼어드레스를 생성하는 반도체장치를 포함하는 반도체시스템.
  23. 제 22 항에 있어서, 상기 반도체장치는
    상기 칩선택신호가 상기 제1 로직레벨인 구간 동안 입력되는 상기 커맨드어드레스가 상기 라이트오토프리차지동작을 수행하기 위한 로직레벨조합인 경우 내부클럭 및 반전내부클럭 중 어느 하나에 동기 되어 인에이블되는 제1 라이트커맨드 및 제2 라이트커맨드를 생성하는 커맨드디코더;
    상기 칩선택신호가 상기 제1 로직레벨인 구간 동안 입력되는 상기 커맨드어드레스로부터 상기 제1 및 제2 뱅크그룹어드레스와 상기 제1 및 제2 뱅크어드레스를 생성하고, 상기 칩선택신호가 제2 로직레벨인 구간 동안 입력되는 상기 커맨드어드레스로부터 상기 제1 및 제2 컬럼어드레스를 생성하는 어드레스입력회로;
    상기 제1 라이트커맨드 및 상기 제2 라이트커맨드를 시프팅하여 제1 내지 제4 시프팅라이징클럭 및 제1 내지 제3 시프팅폴링클럭을 생성하는 제어회로; 및
    상기 제1 내지 제4 시프팅라이징클럭 및 상기 제1 내지 제3 시프팅폴링클럭에 동기 되어 상기 제1 및 제2 뱅크그룹어드레스, 상기 제1 및 제2 뱅크어드레스 및 상기 제1 및 제2 컬럼어드레스를 직렬화한 이후 병렬화하여 상기 제1 및 제2 내부뱅크그룹어드레스, 상기 제1 및 제2 내부뱅크어드레스 및 상기 제1 및 제2 내부컬럼어드레스를 생성하는 내부어드레스생성회로를 포함하는 반도체시스템.
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