JP3886481B2 - 不揮発性半導体記憶装置及びその制御方法 - Google Patents

Description

本発明は、データを電気的に書き換え可能な不揮発性半導体記憶装置に関し、さらに言えば、例えばいわゆるフラッシュメモリのように、メモリセル・アレイ中の各メモリセルに記憶されたデータ（情報）を所定のブロック単位で電気的に一括して消去することができると共に、そのデータ消去の際にメモリセルの過消去が問題になる不揮発性半導体記憶装置と、その制御方法に関する。

メモリセルに対するデータの書込と書き込んだデータの消去とを電気的に行うことができる不揮発性半導体記憶装置としては、いわゆるフラッシュメモリが知られている。フラッシュメモリは、メモリセル・アレイ中の全メモリセルまたは一部のメモリセルからなるブロック（あるいはセクタ）を単位としてデータの消去（当該メモリの初期化）を一括して行える点に特徴がある。

フラッシュメモリでは、通常、浮遊ゲートと制御ゲートを有する１個のＭＯＳ（Metal-Oxide-Semiconductor）電界効果トランジスタ（以下、ＭＯＳトランジスタあるいはトランジスタともいう）によって各メモリセルを構成している。その浮遊ゲートに電子を注入し、あるいはその浮遊ゲートから電子を引き抜くことによって、当該メモリセルに対してデータの「書込」及びデータの「消去」を行う。そのＭＯＳトランジスタすなわちメモリセルの閾値電圧Ｖｔｈは、浮遊ゲート中に電子が存在する程度（量）に応じて変化するので、この現象を利用してデータを記憶する。例えば、浮遊ゲート中に電子が注入されて閾値電圧Ｖｔｈが高くなった状態（書込状態）を論理「０」に対応させ、浮遊ゲートから電子が引き抜かれて閾値電圧Ｖｔｈが低くなった状態（消去状態）を論理「１」に対応させることにより、１ビットのデータを記憶するのである。

しかし、実際には、各メモリセルを構成するＭＯＳトランジスタのゲート酸化膜の膜厚のバラツキや微小欠陥の量の変動等に起因して、各メモリセルのデータ消去速度が異なるため、一括消去動作を行った後の各メモリセルの閾値電圧Ｖｔｈは一定にならない。その結果、メモリセル全体を見るとそれらメモリセルの閾値電圧Ｖｔｈはある分布を持つ。つまり、データの一括消去を行う際に消去速度の遅いメモリセルのトランジスタが所定の閾値電圧Ｖｔｈとなるようにすると、消去速度の速いメモリセルのトランジスタについては、過剰に消去された（過消去された）状態となる。

過消去されたメモリセルは、種々の問題を引き起こすので、一括消去時に過消去されたメモリセルが残存しないように何らかの対策を講じる必要がある。例えば、ＮＯＲ型のフラッシュメモリでは、あるメモリセルが過消去されてその閾値電圧Ｖｔｈがデプレッション状態（Ｖｔｈ＜０）となると、そのメモリセルと同じビット線に接続された他のメモリセルの閾値電圧Ｖｔｈも正しく読み出しできなくなる。すなわち、そのビット線に接続された他のメモリセルの閾値電圧Ｖｔｈがエンハンス状態（Ｖｔｈ＞０）であっても、同ビット線に接続された全メモリセルの閾値電圧Ｖｔｈがデプレッション状態（Ｖｔｈ＜０）にあると判断されてしまう。よって、そのような事態が生じないようにする必要がある。

そこで、データ消去動作で過消去されたメモリセルを救済するために、通常、当該メモリセルを構成するＭＯＳトランジスタの浮遊ゲートに電子を注入し、それによってそのＭＯＳトランジスタの閾値電圧Ｖｔｈをデプレッション状態（Ｖｔｈ＜０）からエンハンス状態（Ｖｔｈ＞０）にする操作が実行される。この操作は「書き戻し」と呼ばれ、チャネル・ホット・エレクトロンを使用する方法、ドレイン・アバランシェ・ホット・エレクトロンあるいはドレイン・アバランシェ・ホット・ホールを使用する方法、サブスレッショルド・チャネル・ホット・エレクトロンを使用する方法などを用いて実現される。

なお、フラッシュメモリの初期化、すなわち全メモリセル中のデータを消去してデータ書き込み前の初期状態に戻す動作は、「自動消去」と呼ばれており、その動作は「消去前書き込み」、「消去」、「書き戻し」の三つのステップから構成されるのが通常である。

フラッシュメモリのメモリセルは、例えば図１０に示すように、二層ゲート電極を有するＭＯＳトランジスタから形成される。すなわち、Ｐ型半導体基板１の主表面に高濃度のＰ型領域（Ｐ⁺型ウェル領域）１ａが形成されており、そのＰ⁺型ウェル領域１ａ上に、第１ゲート絶縁膜３、多結晶シリコン等によりなる浮遊ゲート４、第２ゲート絶縁膜５、多結晶シリコン等によりなる制御ゲート６がこの順に積層形成されており、二層ゲート電極を構成している。第２ゲート絶縁膜５は通常、リーク防止のための酸化シリコン膜と、窒化シリコン膜と、酸化シリコン膜の３層構造（ＯＮＯ構造）を持つ。当該積層構造の両側において、Ｐ⁺型ウェル領域１ａ上には酸化シリコンよりなる一対のサイドウォール７ａと７ｂが形成されている。

Ｐ⁺型ウェル領域１ａの内部には、二層ゲート電極に近接してその両側に、一対の高濃度Ｎ型領域（Ｎ⁺⁺型ソース領域とＮ⁺⁺型ドレイン領域）２ａａと２ｂｂがそれぞれ形成されている。また、サイドウォール７ａと７ｂの直下には、二層ゲート電極に近接して一対の高濃度Ｎ型領域（Ｎ⁺型領域）２ｂと２ｂ’が形成されている。Ｎ⁺⁺型ドレイン領域２ｂｂ側のＮ⁺型領域２ｂ’は電界緩和領域として機能する。

基板１には基板電圧Ｖｓｕｂが印加され、Ｐ⁺型ウェル領域１ａにはウェル電圧Ｖｗが印加され、制御ゲート６には制御ゲート電圧Ｖｃｇが印加される。Ｎ⁺⁺型ソース領域２ａａとＮ⁺⁺型ドレイン領域２ｂｂにはソース電圧Ｖｓとドレイン電Ｖｄがそれぞれ印加される。これらの電圧を適当な値に組み合わせて設定することにより、データの書き込み、読み出し、消去が行われる。

次に、従来のフラッシュメモリのデータ消去方法について説明する。図６は、従来のフラッシュメモリのデータ消去方法の一例を示すフローチャートである。

図６のデータ消去方法では、まず最初にステップＳ１０１で「消去前書き込み」を行う。すなわち、所定のブロック単位で、公知の方法で、メモリセル・アレイ中の閾値電圧が低い（論理「１」の）メモリセルの浮遊ゲートに対して電子を注入し、それらメモリセルを構成するトランジスタの閾値電圧Ｖｔｈを上昇させる。これにより、当該ブロック中の全メモリセルの閾値電圧Ｖｔｈが高い（論理「０」の）状態になる。

次に、ステップＳ１０２において、当該ブロック中の全メモリセルの浮遊ゲートから電子を引き抜き、データ消去を行う。これにより、全メモリセルの閾値電圧Ｖｔｈが低下せしめられてデータ消去状態となる。

次のステップＳ１０３では「消去ベリファイ」を行う。すなわち、当該ブロック中の全メモリセルについてその閾値電圧Ｖｔｈが所定の消去ベリファイ電圧ＥＶより低くなっている（Ｖｔｈ＜ＥＶ）か否かを順次判定する。その判定結果がＹＥＳ（Ｐａｓｓ）なら次のステップＳ１０４に進み、ＮＯ（Ｆａｉｌ）ならステップＳ１０２とＳ１０３を繰り返す。

図７は、図６の従来のフラッシュメモリのデータ消去方法において、「消去ベリファイ」（ステップＳ１０３）を行った後の閾値電圧Ｖｔｈの分布図である。図７に示されるように、当該ブロック中の全メモリセル（当該ブロック中の全ビット）についてＶｔｈ＜ＥＶとなっているが、一部のメモリセルについては、過消去により閾値電圧Ｖｔｈがリペア・ベリファイ電圧ＲＶよりも低く（Ｖｔｈ＜ＲＶ）なっていることが分かる。

図６に戻って、次のステップＳ１０４では、閾値電圧Ｖｔｈが消去ベリファイ電圧ＥＶより低くされた当該ブロック中の全メモリセルについて、「リペア・ベリファイ」を行う。すなわち、当該ブロック中の全メモリセルについてその閾値電圧Ｖｔｈが所定のリペア・ベリファイ電圧ＲＶより高いか否かを判定する。ただし、ＲＶ＜ＥＶである。ステップＳ１０４での判定結果がＹＥＳ（Ｐａｓｓ）なら、ＥＶ＞Ｖｔｈ＞ＲＶとなっていて所望の消去状態にあることを意味するから、当該データ消去シーケンスを終了する。しかし、ステップＳ１０４での判定結果がＮＯ（Ｆａｉｌ）であれば、当該メモリセルは過消去状態にあることを意味するから、ステップＳ１０５に飛び、過消去状態を解消するためにそのメモリセルに対してデータの書き戻しを行う。

すなわち、ステップＳ１０５では、過消去状態にあると判定されたメモリセルの浮遊ゲートに対して公知方法で電子を注入し、そのメモリセルを構成するトランジスタの閾値電圧Ｖｔｈをリペア・ベリファイ電圧ＲＶより高くなる（Ｖｔｈ＞ＲＶ）ようにする。

次のステップＳ１０６では、閾値電圧Ｖｔｈがリペア・ベリファイ電圧ＲＶより高くされたメモリセルについて再度「リペア・ベリファイ」を行う。すなわち、当該メモリセルについてその閾値電圧ＶｔｈがＶｔｈ＞ＲＶの関係を満たすか否かを判定する。ステップＳ１０６での判定結果がＮＯ（Ｆａｉｌ）ならば、書き戻しが不足しているのであるから、ステップＳ１０５に戻って再度、書き戻しを行う。こうして、ステップＳ１０６での判定結果がＹＥＳ（Ｐａｓｓ）となるまで、ステップＳ１０５〜Ｓ１０６を繰り返す。

ステップＳ１０６での判定結果がＹＥＳ（Ｐａｓｓ）となると、Ｖｔｈ＞ＲＶである（過消去が解消された）ことを意味するから、次のステップＳ１０７に進み、再度「消去ベリファイ」を行う。すなわち、当該メモリセルの閾値電圧Ｖｔｈが消去ベリファイ電圧ＥＶより低いか否かを判定する。ステップＳ１０７の判定結果がＹＥＳ（Ｐａｓｓ）となると、ＥＶ＞Ｖｔｈ＞ＲＶであることを意味するから、当該データ消去シーケンスを終了する。しかし、ステップＳ１０４での判定結果がＮＯ（Ｆａｉｌ）であれば、当該メモリセルは消去不足にあることを意味するから、ステップＳ１０２に戻り、上述したステップを繰り返す。

以上のシーケンスにより、当該ブロック中の全メモリセルについて閾値電圧Ｖｔｈを所望のＥＶ＞Ｖｔｈ＞ＲＶの関係を満たすように設定することができる。当該フラッシュメモリの他のブロック中のメモリセルについても、上記と同様に行う。

しかし、図６に示す従来のデータ消去方法では、最も消去が遅いメモリセルのデータ消去が完了するまで、他のすべてのメモリセルについてもデータ消去が繰り返されるため、多数の過消去セルが生じる可能性が大である。また、一部のメモリセルのデータが深いデプレッション・レベルまで過消去される可能性も大である。さらに、過消去セルの数が増えると無視できないレベルでオフリーク電流が流れるため、書き戻しができなくなるという恐れもある。これらの問題を回避する方法が、特開２００１−６７８８２号公報に開示されている。

図８は、特開２００１−６７８８２号公報に開示された従来のフラッシュメモリのデータ消去方法を示すフローチャートである。このフローチャートは、同公報の図２２に開示されたフローチャートに基づいて本発明者が作成したものである。

図８のデータ消去方法では、所定のブロック単位で、まず最初にステップＳ２０１で消去前書き込みを行う。すなわち、閾値電圧が低い（論理「１」の）メモリセルの浮遊ゲートに対して公知方法で電子を注入し、それらメモリセルを構成するトランジスタの閾値電圧Ｖｔｈを高くして論理「０」に整える。

次に、ステップＳ２０２において、当該ブロック中の全メモリセルの浮遊ゲートから電子を引き抜き、データ消去を行う。これにより、当該ブロック中の全メモリセルの閾値電圧Ｖｔｈが低下せしめられてデータ消去状態となる。

次のステップＳ２０３では、図６のデータ消去方法とは異なり、データ消去状態とされた全メモリセルについて「リペア・ベリファイ」を行う。すなわち、当該ブロック中の全メモリセルについて、その閾値電圧Ｖｔｈが所定のリペア・ベリファイ電圧ＲＶより高い（Ｖｔｈ＞ＲＶ）か否かを順に判定する。ステップＳ２０３での判定結果がＹＥＳ（Ｐａｓｓ）なら、ステップＳ２０６に進んで「消去ベリファイ」を行う。ステップＳ２０３での判定結果がＮＯ（Ｆａｉｌ）なら、ステップＳ２０４に進んで「過消去書き戻し」を行う。

ステップＳ２０３での判定結果がＮＯ（Ｆａｉｌ）である場合、Ｖｔｈ＝ＲＶまたはＶｔｈ＜ＲＶであるから、そのメモリセルは過消去状態にあることを意味する。そこで、ステップＳ２０４で「過消去書き戻し」を行う、すなわち、当該メモリセルの浮遊ゲートに対して電子を注入して閾値電圧Ｖｔｈをリペア・ベリファイ電圧ＲＶより高くなるようにする。そして、次のステップＳ２０５では、当該メモリセルについて「リペア・ベリファイ」を行い、Ｖｔｈ＞ＲＶとなっているか否かを判定する。ステップＳ２０４とＳ２０５は、Ｖｔｈ＞ＲＶとなるまで繰り返される。ステップＳ２０５でＶｔｈ＞ＲＶと判定されると、ステップＳ２０６に進む。

ステップＳ２０６では「消去ベリファイ」を行う。すなわち、当該ブロック中の全メモリセルについて、その閾値電圧Ｖｔｈが所定の消去ベリファイ電圧ＥＶより低くなっている（Ｖｔｈ＜ＥＶ）か否かを順に判定する。その判定結果がＹＥＳ（Ｐａｓｓ）であるなら、ＥＶ＞Ｖｔｈ＞ＲＶであって所望の消去状態にあることを意味するから、当該データ消去シーケンスを終了する。ＮＯ（Ｆａｉｌ）であるなら、ステップＳ２０２に戻り、ステップＳ２０２〜Ｓ２０５を繰り返す。

以上のシーケンスにより、当該ブロック中の全メモリセルについて閾値電圧Ｖｔｈが所望のＥＶ＞Ｖｔｈ＞ＲＶの関係を満たすように設定することができる。また、図６に示すデータ消去方法とは異なり、データ消去（ステップＳ２０２）後にリペア・ベリファイを実行（ステップＳ２０３）し、過消去と判断されたメモリセルについては直ちに過消去書き戻しとリペア・ベリファイを実行する（ステップＳ２０４〜Ｓ２０５）。このため、一部のメモリセルが深いデプレッション・レベルまで過消去される可能性がなくなると共に、過消去セルの書き戻しができなくなるという恐れもなくなる。図８に示す方法では、このようにして図６の方法における問題を回避している。

さらに、特開２００１−３５１３８９号公報には、フラッシュメモリのデータ消去方法の他の例が開示されている。図９は、同公報に開示されたデータ消去方法を示すフローチャートである。

図９に示すデータ消去方法では、まずステップＳ３０１で、メモリセル・アレイのデータを所定のブロック単位で一括消去する。次に、ステップＳ３０２で１回目の消去ベリファイを行い、ステップＳ３０３で、消去されたブロック内のメモリセルの閾値電圧が第１判定レベル（第１ベリファイ電圧ＶＥＶ１）以下にあるか否かを確認する。第１ベリファイ電圧ＶＥＶ１は、消去ベリファイ電圧ＶＥＶ０（これは読み出し電圧との差を考慮して決定される）より僅かに（例えば０．２Ｖ程度）低い値に設定する。すなわち、ＶＥＶ１＜ＶＥＶ０である。ステップＳ３０３で当該ブロック内のメモリセルの閾値電圧が第１ベリファイ電圧ＶＥＶ１以下と判定されれば、次のステップＳ３０４に進む。当該ブロック内のメモリセルの閾値電圧が第１ベリファイ電圧ＶＥＶ１以下でないと判定されれば、ステップＳ３０１に戻り、当該ブロック内の全メモリセルの閾値電圧が第１判定レベル（ＶＥＶ１）以下になるまでステップＳ３０１〜Ｓ３０３を繰り返す。

次に、ステップＳ３０４で、当該ブロック内に過消去のメモリセルがあるか否かを調べる。そして、過消去のメモリセルがなければ、直ちに当該シーケンスを終了する。他方、過消去のメモリセルがあれば、次のステップＳ３０５で、それらメモリセルについて過消去を解消するための収束動作を行う。すなわち、それらメモリセルを構成するトランジスタの浮遊ゲートに電子を注入して閾値電圧を上げ、過消去を解消する。

ステップＳ３０５の過消去回復動作が完了すると、次のステップＳ３０６で２回目の消去ベリファイを行い、次のステップＳ３０７で過消去回復されたメモリセルの閾値電圧が第２判定レベル（第２ベリファイ電圧）以下にあるか否かを確認する。第２ベリファイ電圧は、消去ベリファイ電圧ＶＥＶ０に等しくするので、第２ベリファイ電圧ＶＥＶ０は第１ベリファイ電圧ＶＥＶ１より高い（ＶＥＶ０＞電圧ＶＥＶ１）。当該ブロック内のメモリセルの閾値電圧が第２ベリファイ電圧ＶＥＶ０以下であれば、当該シーケンスを終了する。他方、当該ブロック内のメモリセルの閾値電圧が第２ベリファイ電圧ＶＥＶ０以下でなければ、ステップステップＳ３０１に戻り、当該ブロック内の全メモリセルの閾値電圧が第２判定レベル（ＶＥＶ０）以下になるまでステップＳ３０１〜Ｓ３０７を繰り返す。

図９のデータ消去方法によれば、ステップＳ３０５の収束動作（過消去回復動作）によって閾値電圧Ｖｔｈが０．２Ｖ程度上昇するメモリセルが発生しても、ステップＳ３０２における１回目の消去ベリファイ動作でメモリセルの閾値電圧が第１判定レベル（すなわち、消去ベリファイ電圧ＶＥＶ０よりも約０．２Ｖ低い第１ベリファイ電圧ＶＥＶ１）以下となるように設定しているので、本来必要とされる第２判定レベル（すなわち第２ベリファイ電圧ＶＥＶ０）を越えるものは生じない。従って、ステップＳ３０６における２回目の消去ベリファイの結果を判定するステップＳ３０７では、「ＮＯ」と判定される確率は極めて小さくなる。その結果、データ消去動作で無限ループに入る可能性をほとんどなくすことができる。
特開２００１−６７８８２号公報 特開２００１−３５１３８９号公報

しかし、図８に示した従来のデータ消去方法では、所定のブロック単位で、ステップＳ２０３で過消去と判定されたメモリセルについてステップＳ２０４〜Ｓ２０５で２回目の書き戻しとリペア・ベリファイを行うが、その書き戻しに起因して次のステップＳ２０６の消去ベリファイでＶｔｈ＜ＥＶでないと判定されることがある。そうすると、そのメモリセルについてはステップＳ２０２に戻って再びデータの追加消去を行い、その後、同様のリペア・ベリファイ等の処理が繰り返される。このため、データの追加消去をする毎に書き戻しをすることになって、書き戻し回数が増加する、という問題がある。これはデータ消去時間の増加につながる。

また、図９に示した従来のデータ消去方法では、ステップＳ３０２において、消去ベリファイ電圧ＶＥＶ０よりも約０．２Ｖ低い消去ベリファイ電圧ＶＥＶ１（第１判定レベル）を用いてメモリセルの閾値を判断しており、当該ブロックの全メモリセルの閾値がＶＥＶ１より低くなるまで、消去動作と消去ベリファイ動作とが繰り返される。このため、消去動作が最も遅いメモリセルの閾値がＶＥＶ１に等しくなった時には、消去動作が速いメモリセルの閾値はＶＥＶ１よりかなり低くなっている、換言すれば、相当に深いデプレッション・レベルにまで過消去されている可能性が高い。

このように深い過消去状態になったメモリセルでは、リーク電流が大きいことからソース・ドレイン間に印加した電圧が当該メモリセルに対して有効に作用しない。その結果、データの書き戻しが非常に困難となる、あるいは極めて長い書き戻し時間が必要になる、という問題が生じる。

本発明は上述した従来例の問題点を解消すべくなされたものであり、その目的とするところは、消去時間を大幅に増加させることなくデータの過消去を防止できる不揮発性半導体記憶装置及びその制御方法を提供することにある。

本発明の他の目的は、多数の過消去セルの発生だけでなく、深いデプレッション・レベルまで過消去されるメモリセルの発生をも防止できる不揮発性半導体記憶装置及びその制御方法を提供することにある。

ここに明記しない本発明の他の目的は、以下の説明および添付図面から明らかになる。

（１） 本発明の不揮発性半導体記憶装置は、
データを電気的に書き換え可能なメモリセル・アレイを有し、前記メモリセル・アレイのデータを所定のブロック単位で一括消去可能な不揮発性半導体記憶装置において、
閾値電圧が第１リペア・ベリファイ電圧に設定された、メモリセルの過消去状態を判定するための第１リペア・リファレンスセルと、
閾値電圧が前記第１リペア・ベリファイ電圧より高い第２リペア・ベリファイ電圧に設定された第２リペア・リファレンスセルとを備え、
データが一括消去された前記ブロック中のあるメモリセルに対し、前記第１リペア・リファレンスセルまたは前記第２リペア・リファレンスセルを用いて選択的に比較するように構成されており、
前記第２リペア・ベリファイ電圧が可変であり、
前記第２リペア・ベリファイ電圧と前記第１リペア・ベリファイ電圧との差が、前記ブロック中の全メモリセルについて得た閾値電圧分布の上限値から消去ベリファイ電圧を減算した値に等しく設定されている
ことを特徴とするものである。

（２） 本発明の不揮発性半導体記憶装置では、閾値電圧が第１リペア・ベリファイ電圧に設定された、メモリセルの過消去状態を判定するための第１リペア・リファレンスセルと、閾値電圧が前記第１リペア・ベリファイ電圧より高い第２リペア・ベリファイ電圧に設定された第２リペア・リファレンスセルとを備えている。そして、データが一括消去された前記ブロック中のあるメモリセルに対し、前記第１リペア・リファレンスセルまたは前記第２リペア・リファレンスセルを用いて選択的に比較するように構成されている。

このため、あるメモリセルの閾値電圧を前記第１リペア・リファレンスセルの前記第１リペア・ベリファイ電圧と比較することにより、そのメモリセルが過消去状態にあるか否かを判定することができる。そして、当該メモリセルが過消去状態にあると判定されると、そのメモリセルに対してデータの書き戻しを行ってから、前記第２リペア・リファレンスセルの前記第２リペア・ベリファイ電圧と比較することにより、そのメモリセルが過消去状態よりも前記第２リペア・ベリファイ電圧と前記第１リペア・ベリファイ電圧の差だけ高い閾値電圧を持つことを確認することができる。

このため、後にデータ消去処理を追加して行うと過消去状態となる可能性の高いメモリセル、換言すれば閾値電圧が閾値電圧分布の下限値に近い範囲にあるメモリセル（いわば過消去セル予備軍）を早期に発見することができる。しかも、それら過消去セル予備軍のメモリセルの閾値電圧を、追加のデータ消去処理にかける前に上記電圧差だけ上昇させることができる。その結果、追加のデータ消去処理を行った後に消去不足と判定される可能性はほとんどなくなる。よって、消去時間を大幅に増加させることなくデータの過消去を防止することが可能となる。

また、あるメモリセルを前記第１リペア・リファレンスセルと比較することにより、そのメモリセルが過消去状態にあると判定されると、そのメモリセルに対してデータの書き戻しを行ってから前記第２リペア・リファレンスセルと比較することができるから、多数の過消去セルの発生だけでなく、深いデプレッション・レベルまで過消去されるメモリセルの発生をも防止することができる。

さらに、前記第２リペア・ベリファイ電圧が可変とされているので、前記ブロック中のメモリセルについて得た閾値電圧分布の幅に応じて、前記第２リペア・ベリファイ電圧を最適値に設定できる。

さらに、前記第２リペア・ベリファイ電圧と前記第１リペア・ベリファイ電圧との差が、前記ブロック中の全メモリセルについて得た閾値電圧分布の上限値から前記消去ベリファイ電圧を減算した値に等しく設定されているので、前記第２リペア・ベリファイ電圧の設定が容易である。

（３） 本発明の不揮発性半導体記憶装置の好ましい例では、前記第１リペア・リファレンスセルとの比較によって過消去状態にあると判定された前記メモリセルに対してデータの書き戻しを行った後、前記第２リペア・リファレンスセルとの比較によって当該メモリセルの閾値電圧が前記第２リペア・ベリファイ電圧よりも高くないと判定された場合、当該メモリセルの閾値電圧が前記第２リペア・ベリファイ電圧よりも高いと確認されるまで前記データの書き戻しと前記第２リペア・リファレンスセルとの比較を繰り返して行う。この例では、本発明の効果が顕著に得られるという利点がある。

本発明の不揮発性半導体記憶装置の他の好ましい例では、閾値電圧が前記消去ベリファイ電圧に設定された消去リファレンスセルをさらに備えており、その消去リファレンスセルとの比較により前記メモリセルが所望の消去状態にないと判定された場合は、前記ブロック内の全メモリセルのデータの一括消去を行ってから前記第１リペア・リファレンスセルとの比較及び前記第２リペア・リファレンスセルとの比較を行う。この例では、本発明の効果が顕著に得られるという利点がある。

（４） 本発明の不揮発性半導体記憶装置の制御方法は、
データを電気的に書き換え可能なメモリセル・アレイを有する不揮発性半導体記憶装置の制御方法において、
前記メモリセル・アレイのデータを所定のブロック単位で一括消去し、
データが一括消去された前記ブロック中の各メモリセルについて、その閾値電圧を第１リペア・ベリファイ電圧と比較して、そのメモリセルが過消去状態にあるか否かを判定し、
前記メモリセルが過消去状態にあると判定された場合は、そのメモリセルに対してデータの書き戻しを行ってから、その閾値電圧を前記第１リペア・ベリファイ電圧より高い所定の第２リペア・ベリファイ電圧と比較することにより、そのメモリセルについて過消去状態が解消されたことを確認する
ことを特徴とするものである。

（５） 本発明の不揮発性半導体記憶装置の制御方法では、前記メモリセル・アレイのデータを所定のブロック単位で一括消去した後、データが一括消去された前記ブロック中の各メモリセルについて、その閾値電圧を第１リペア・ベリファイ電圧と比較して、そのメモリセルが過消去状態にあるか否かを判定する（第１リペア・ベリファイ動作）。そして、前記メモリセルが過消去状態にあると判定された場合は、そのメモリセルに対してデータの書き戻しを行ってから、その閾値電圧を前記第１リペア・ベリファイ電圧より高い第２リペア・ベリファイ電圧と比較することにより、そのメモリセルが過消去状態よりも前記第２リペア・ベリファイ電圧と前記第１リペア・ベリファイ電圧の差だけ高い閾値電圧を持つことを確認する（第２リペア・ベリファイ動作）。

このため、後にデータ消去処理を追加して行うと過消去状態となる可能性の高いメモリセル、換言すれば閾値電圧が閾値電圧分布の下限値に近い範囲にあるメモリセル（いわば過消去セル予備軍）を早期に発見することができる。しかも、それら過消去セル予備軍のメモリセルの閾値電圧を、追加のデータ消去処理にかける前に上記電圧差だけ上昇させることができる。その結果、追加のデータ消去処理を行った後に消去不足と判定される可能性はほとんどなくなる。よって、消去時間を大幅に増加させることなくデータの過消去を防止することが可能となる。

また、あるメモリセルの閾値電圧を前記第１リペア・ベリファイ電圧と比較することにより、そのメモリセルが過消去状態にあると判定されると、そのメモリセルに対してデータの書き戻しを行ってから前記第２リペア・ベリファイ電圧と比較することができるから、多数の過消去セルの発生だけでなく、深いデプレッション・レベルまで過消去されるメモリセルの発生をも防止することができる。

（６） 本発明の不揮発性半導体記憶装置の制御方法の好ましい例では、前記第２リペア・ベリファイ電圧が可変とされる。この例では、前記ブロック中のメモリセルについて得た閾値電圧分布の幅に応じて、前記第２リペア・ベリファイ電圧を最適値に設定できるという利点がある。

本発明の不揮発性半導体記憶装置の制御方法の他の好ましい例では、前記第２リペア・ベリファイ電圧と前記第１リペア・ベリファイ電圧との差が、前記ブロック中の全メモリセルについて得た閾値電圧分布の上限値から前記消去ベリファイ電圧を減算した値に等しく設定される。この例では、前記第２リペア・ベリファイ電圧の設定が容易であるという利点がある。

本発明の不揮発性半導体記憶装置の制御方法のさらに他の好ましい例では、前記第１リペア・ベリファイ電圧との比較により過消去状態にあると判定された前記メモリセルに対してデータの書き戻しを行った後、前記第２リペア・ベリファイ電圧との比較によって当該メモリセルの閾値電圧が前記第２リペア・ベリファイ電圧よりも高くないと判定された場合、当該メモリセルの閾値電圧が前記第２リペア・ベリファイ電圧よりも高いと確認されるまで前記データの書き戻しと前記第２リペア・リファレンスセルとの比較が繰り返して行われる。この例では、本発明の効果が顕著に得られるという利点がある。

本発明の不揮発性半導体記憶装置の制御方法のさらに他の好ましい例では、消去ベリファイ電圧との比較により前記メモリセルが所望の消去状態にないと判定された場合、前記ブロック内の全メモリセルのデータの一括消去を行ってから前記第１リペア・ベリファイ電圧との比較及び前記第２リペア・リファレンスセルとの比較が実行される。この例では、本発明の効果が顕著に得られるという利点がある。

（７） なお、図９に示した従来のフラッシュメモリのデータ消去方法では、データ消去動作（ステップＳ３０１）を行った後に、第１ベリファイ電圧ＶＥＶ１を用いて１回目の消去ベリファイ動作（ステップＳ３０２、Ｓ３０３）を行って過消去のメモリセルを検出し（ステップＳ３０４）、それら過消去のメモリセルについて過消去状態を回復させる（ステップＳ３０５）。その後、過消去状態が回復したメモリセルについて、第１消去ベリファイ電圧ＶＥＶ１より少し高い第２消去ベリファイ電圧ＶＥＶ０（これは消去ベリファイ電圧に等しい）を用いて２回目の消去ベリファイ動作を行うものである。したがって、図９のデータ消去方法は、ステップＳ３０５における過消去回復後の再消去、消去ベリファイといった一連の動作の必要性を回避あるいは低減することを意図している。これに対し、本発明の不揮発性半導体記憶装置及びその制御方法では、第１リペア・ベリファイ電圧より高い第２リペア・ベリファイ電圧を用いることにより、過消去となるメモリセルの数を減少せしめ、またメモリセルが過消去される程度を低減せしめようとするものであるから、両者は明らかに異なっている。

以上詳述したように、本発明の不揮発性半導体記憶装置及びその制御方法によれば、消去時間を大幅に増加させることなくデータの過消去を防止することが可能となる。また、多数の過消去セルの発生だけでなく、深いデプレッション・レベルまで過消去されるメモリセルの発生をも防止することができる。

以下、本発明に係る不揮発性半導体記憶装置の好適な実施の形態について、添付図面を参照して詳細に説明する。

（第１実施形態）
図４は、本発明の第１実施形態に係る不揮発性半導体記憶装置（フラッシュメモリ）の概略構成を示す機能ブロック図である。

図４において、本発明に係る不揮発性半導体記憶装置（フラッシュメモリ）１０は、各メモリセルが図１０に示すＭＯＳトランジスタから成るメモリセル・アレイ１１を有している。この記憶装置１０はさらに、行デコーダ１２、列デコーダ１３、列セレクタ１４、アドレスバッファ１５、書込回路１６、センスアンプ１７、入出力バッファ１８、消去回路１９、制御回路２０を備えている。記憶装置１０はこれら以外の構成要素も有しているが、それらは本発明とは関係がないため、省略する。なお、制御回路２０は、過消去状態判定手段と制御手段の機能を提供するものである。

行デコーダ１２と列デコーダ１３は、アドレスバッファ１５に入力されるアドレス信号に対応して、メモリセル・アレイ１１の行と列をそれぞれ選択的に指定する。列セレクタ１４は、列デコーダ１３により指定されるメモリセル・アレイ１１の列を選択する。

書込回路１６は、入出力バッファ１８を介して入力されるデータを、メモリセル・アレイ１１中の所望のメモリセルに書き込むために使用される。

センスアンプ１７は、メモリセル・アレイ１１中の所望のメモリセルから読み出されたデータを増幅して出力信号（読み出し信号）として出力する。その出力信号は、入出力バッファ１８を介して当該記憶装置１０の外部に向けて出力される。

消去回路１９は、メモリセル・アレイ１１中の各メモリセルに書き込まれ（記憶された）データを消去するために使用される。この消去動作により、メモリセル・アレイ１１中のメモリセル中のデータは所定のブロック単位で電気的に一括して消去される。

制御回路２０は、記憶装置（フラッシュメモリ）１０の全体動作を制御する。

第１実施形態の記憶装置１０では、図５に示すように、メモリセル・アレイ１１中に、データ記憶用の多数のメモリセルＭＣと、データ読み出し用のリファレンスセル（図示省略）とに加えて、リペア・ベリファイ用の第１リペア・リファレンスセルＲＣ１と第２リペア・リファレンスセルＲＣ２とを備えている。両リファレンスセルも、図１０に示すＭＯＳトランジスタから構成されている。第１リペア・リファレンスセルＲＣ１の閾値電圧Ｖｔｈは、第１リペア・ベリファイ電圧ＲＶ０に設定されている（すなわちＶｔｈ＝ＲＶ０）。第２リペア・リファレンスセルＲＣ２の閾値電圧Ｖｔｈは、第１リペア・ベリファイ電圧ＲＶ０より高い第２リペア・ベリファイ電圧ＲＶ１に設定されている（すなわちＶｔｈ＝ＲＶ１＞ＲＶ０）。第１リペア・リファレンスセルＲＣ１と第２リペア・リファレンスセルＲＣ２との切替は、センスアンプ１７中に設けられたリファレンスセル・セレクタ１７１によりなされる。リファレンスセル・セレクタ１７１の動作制御は、制御回路２０より送られる切替信号によりなされる。

また、センスアンプ１７は、図５に示すように、第１リペア・リファレンスセルＲＣ１と第２リペア・リファレンスセルＲＣ２を選択的に使用可能にするリファレンスセル・セレクタ１７１に加えて、コンパレータ回路１７２を備えている。このコンパレータ回路１７２は、メモリセルＭＣに流れる電流Ｉｍｃと、第１リペア・リファレンスセルＲＣ１または第２リペア・リファレンスセルＲＣ２に流れる電流Ｉｒｅｆ１またはＩｒｅｆ２の差電流に応じた出力信号を生成する。コンパレータ回路１７２の出力信号は、制御回路２０に送られ、後述するリペア・ベリファイ動作の判定に使用される。

なお、図５では、簡単化のために、メモリセル・アレイ１１とセンスアンプ１７の間にある列セレクタ１４を省略している。

次に、以上の構成を持つ第１実施形態に係る不揮発性半導体記憶装置１０の制御方法について、図１を参照しながら説明する。図１はその制御シーケンスを示すフローチャートである。

第１実施形態に係る制御方法では、まず最初に、ステップＳ１で、当該半導体記憶装置（フラッシュメモリ）１０のメモリセル・アレイ１１について、所定のブロック単位で一括して「消去前書き込み」を行う。すなわち、当該メモリブロックの各メモリセルＭＣには、データ「１」または「０」が記憶されているため、消去前書き込みによって各メモリセルＭＣにデータ「０」を記憶させる。換言すれば、当該ブロック中の電子が注入されていないメモリセルＭＣ（閾値電圧Ｖｔｈが低い消去状態にあるメモリセル）の浮遊ゲート４に対して、公知の方法で電子を注入し、それらメモリセルＭＣを構成するトランジスタの閾値電圧Ｖｔｈを上げて書込状態にする。

この電子注入は、例えば、ソース電圧Ｖｓを接地電位（Ｖｓ＝Ｖｓｕｂ＝ＧＮＤ）に設定しながら、制御ゲート電圧Ｖｃｇとして正の書込電圧パルスを印加し、さらにドレイン電圧Ｖｄとして正の書込電圧パルスを印加することにより実行できる。これにより、全メモリセルＭＣの閾値電圧Ｖｔｈがエンハンス状態（Ｖｔｈ＞０）になる。

次に、ステップＳ２において、公知方法で、当該ブロック中の全メモリセルＭＣの浮遊ゲート４から電子を引き抜き、一括してデータ消去を行う。これにより、当該ブロック中の全メモリセルＭＣの閾値電圧Ｖｔｈが低下せしめられる。この電子引き抜きは、例えば、ソース領域２ａａおよびドレイン領域２ｂｂをそれぞれ開放状態としておき、制御ゲート電圧Ｖｃｇとして負の消去電圧パルスを印加し、ウェル電圧Ｖｗとして正の消去電圧パルスを印加することにより実行できる。

ステップＳ２のデータ消去動作は、一定時間、消去パルスを印加することによって実施され、それによって当該ブロック内の各メモリセルＭＣの閾値はその特性に応じた値になる。このため、この消去動作終了時の各メモリセルＭＣの閾値電圧は、すべて上限値Ｖｔｈ_max（図２を参照）以下であるが、第１リペア・ベリファイ電圧ＲＶ０より高いものも低いものもある。

次のステップＳ３では１回目の「リペア・ベリファイ」を行う。すなわち、当該ブロック中の全メモリセルＭＣについてその閾値電圧Ｖｔｈが所定の第１リペア・ベリファイ電圧ＲＶ０より高くなっている（Ｖｔｈ＞ＲＶ０）か否かを順に判定していく。これは、当該ブロック中に「過消去セル」が含まれているか否かを調べるためである。つまり、ステップＳ３は、ステップＳ２で閾値が下げられた各メモリセルＭＣについて、それらの閾値電圧分布の下限レベルをチェックするステップである。

後述するところから明らかなように、本発明の特徴は、互いに異なる二つのレベル（第１リペア・ベリファイ電圧ＲＶ０と第２リペア・ベリファイ電圧ＲＶ１）を用いて、ブロック内のメモリセルＭＣの閾値電圧のチェックを行う点にあるが、ステップＳ３ではそれら二つのレベルのうちの一方（第１リペア・ベリファイ電圧ＲＶ０）を用いて閾値電圧のチェック（ベリファイ）を行って過消去のメモリセルＭＣを発見しているのである。そして、ステップＳ３で過消去と判定されたメモリセルＭＣについては、後述するステップＳ４で書き戻しを行って過消去状態を解消し、さらに、ステップＳ５で他方のレベル（第２リペア・ベリファイ電圧ＲＶ１、ただしＲＶ１＞ＲＶ０）を用いて２回目の閾値電圧チェック（ベリファイ）を行うことにより、これらメモリセルＭＣに対して再度、一括消去処理（ステップＳ２）を行った際に再び過消去状態になる可能性をほとんどなくしている。

ステップＳ３は、具体的には次のようにして実施される。すなわち、図５に示すように、制御回路２０によりセンスアンプ１７内のリファレンスセル・セレクタ１７１を制御して、閾値ＶｔｈがＲＶ０に等しい（Ｖｔｈ＝ＲＶ０）第１リファレンスセルＲＣ１を選択する。そして、当該第１リファレンスセルＲＣ１に流れる電流Ｉｒｅｆ１（例えば３０μＡ）と、所望アドレスのメモリセルＭＣに流れる電流Ｉｍｃとをコンパレータ回路１７２によって比較する。Ｉｍｃ＜Ｉｒｅｆ１であれば、そのメモリセルＭＣは過消去状態ではないと判定し、Ｉｍｃ≧Ｉｒｅｆ１であれば、過消去状態と判定する。この判定は制御回路２０で行う。以後、同様の動作を当該ブロック中の全メモリセルＭＣについて行い、それらメモリセルＭＣ中に過消去状態のものが含まれているか否かを判定する。

ステップＳ３での判定結果がＹＥＳ（Ｐａｓｓ）である場合、当該ブロック中には過消去セルが含まれていないことを意味するので、ステップＳ６に飛び、「消去ベリファイ」を行う。

ステップＳ６の「消去ベリファイ」は、当該ブロック中の全メモリセルＭＣについてその閾値電圧Ｖｔｈが所定の消去ベリファイ電圧ＥＶより低くなっている（Ｖｔｈ＜ＥＶ）か否かを判定する。これは、「リペア・ベリファイ」が終了した時点で当該ブロック中に消去不足セルが存在するか否かを調べるためである。換言すれば、「リペア・ベリファイ」前から存在する消去不足セルが残存しているか否か、そして「リペア・ベリファイ」によって生じた消去不足セルが存在しているか否かを調べるためである。

ステップＳ６の判定結果がＹＥＳ（Ｐａｓｓ）ならば、当該ブロック中の全メモリセルＭＣについてＶｔｈ＜ＥＶが成り立つから、データ消去シーケンスを終了する。その結果、当該ブロック中の全メモリセルＭＣに論理「１」が設定されたことになる。他方、ステップＳ６の判定結果が（Ｆａｉｌ）ならば、当該ブロック中の全メモリセルについてはＶｔｈ＜ＥＶが成り立たないから、ステップＳ２に戻り、ステップＳ２〜Ｓ５を繰り返す。こうすることにより、当該ブロック中の全メモリセルＭＣについて、閾値電圧Ｖｔｈが徐々に低下せしめられる。ステップＳ２〜Ｓ５の繰り返しは、全メモリセルＭＣについてＶｔｈ＜ＥＶが成り立つようになるまで行われる。

他方、ステップＳ３での判定結果がＮＯ（Ｆａｉｌ）である場合、これは当該ブロック中に過消去のメモリセルＭＣが含まれていることを意味するので、ステップＳ４に進み、当該ブロック中の過消去状態と判定されたメモリセルＭＣに対して選択的にデータの書き戻しを行う。この書き込みは、ステップＳ１における「書き込み」とは異なり、微調整のための「弱書き込み」であって、例えば、ソース電圧Ｖｓを接地電位（Ｖｓ＝Ｖｓｕｂ＝ＧＮＤ）に設定しながら、制御ゲート電圧Ｖｃｇとして正の書込電圧パルス（この電圧はステップＳ１で印加された電圧よりずっと低い）を印加し、ドレイン電圧Ｖｄとして正の書込電圧パルスを印加することにより実行できる。

その後、ステップＳ５において、２回目の「リペア・ベリファイ」を行う。すなわち、当該ブロック中の全メモリセルＭＣについてその閾値電圧Ｖｔｈが所定の第２リペア・ベリファイ電圧ＲＶ１より高くなっている（Ｖｔｈ＞ＲＶ１）か否かを順に判定していく。これは、当該ブロック中に閾値電圧Ｖｔｈが閾値電圧分布の下限値Ｖｔｈ_minに近い範囲にあるメモリセル（いわば過消去セル予備軍）が含まれているか否かを調べるためである。

具体的には、図５に示すように、センスアンプ１７内のリファレンスセル・セレクタ１７１により、閾値ＶｔｈがＲＶ１に等しい（Ｖｔｈ＝ＲＶ１）第２リファレンスセルＲＣ２を選択する。そして、当該第２リファレンスセルＲＣ２に流れる電流Ｉｒｅｆ２（Ｉｒｅｆ１＞Ｉｒｅｆ２）（例えば２０μＡ）と、所望のメモリセルＭＣに流れる電流Ｉｍｃとをコンパレータ１７２によって比較する。Ｉｍｃ＜Ｉｒｅｆ２であれば、そのメモリセルＭＣは過消去セル予備軍ではないと判定し、Ｉｍｃ≧Ｉｒｅｆ２であれば、過消去セル予備軍と判定する。以後、同様の動作を当該ブロック中の全メモリセルＭＣについて順に行い、それらメモリセルＭＣ中に過消去セル予備軍と言えるものが含まれているか否かを判定する。

そして、ステップＳ５での判定結果がＮＯ（Ｆａｉｌ）である場合、これは当該ブロック中のメモリセルＭＣに過消去書き戻しが未だ十分でないものが含まれていることを意味するので、ステップＳ４に戻り、当該ブロック中の過消去書き戻しが不十分と判定されたメモリセルＭＣに対して再度、選択的に過消去書き戻しを行う。その後、ステップＳ５で２回目の「リペア・ベリファイ」を再度行う。以後、ステップＳ５での判定結果がＹＥＳ（Ｐａｓｓ）となるまで、これを繰り返す。

他方、ステップＳ５での判定結果がＹＥＳ（Ｐａｓｓ）である場合は、ステップＳ６に進んで上述した消去ベリファイを行う。ステップＳ６での判定結果がＹＥＳ（Ｐａｓｓ）ならば、当該ブロック中の全メモリセルＭＣについてＶｔｈ＜ＥＶが成り立つから、データ消去シーケンスを終了する。ステップＳ６の判定結果が（Ｆａｉｌ）ならば、当該ブロック中の全メモリセルＭＣについてはＶｔｈ＜ＥＶが成り立たないから、ステップＳ２に戻り、ステップＳ２〜Ｓ５を繰り返す。

なお、ステップＳ６での判定結果がＹＥＳ（Ｐａｓｓ）となって図１のデータ消去シーケンスを終了した場合、メモリセル・アレイ１１中の次のブロックについて同様の動作を繰り返す。この一連の動作は、メモリセル・アレイ１１中の全ブロックについてデータ消去が終了するまで実行される。

ステップＳ５において、第１リペア・ベリファイ電圧ＲＶ０に代えてそれより高い第２リペア・ベリファイ電圧ＲＶ１を使用しているのは、ステップＳ６の後に一括消去動作（ステップＳ２）を追加して行うと過消去セルとなる可能性の高いメモリセルＭＣ、換言すれば閾値電圧Ｖｔｈが閾値電圧分布の下限値に近い範囲にあるメモリセルＭＣ（いわば過消去セル予備軍）が、再び過消去セルとなる可能性を小さくするためである。そのために、本実施形態では、第２リペア・ベリファイ電圧ＲＶ１を第１リペア・ベリファイ電圧ＲＶ０よりも所定値ΔＲＶだけ高く設定している、すなわちＲＶ１＝ＲＶ０＋ΔＲＶである。

ここで、ΔＲＶの値は、与えられた消去ベリファイ電圧ＥＶ及び第１リペア・ベリファイ電圧ＲＶ０と、過消去セルが存在すると判定された場合の閾値電圧Ｖｔｈの分布の最大値Ｖｔｈ_maxとの関係に基づいて、以下のようにして決定する。

図２は、ステップＳ３での判定結果がＮＯ（Ｆａｉｌ）である場合（過消去セルが含まれている場合）の当該ブロック中の全メモリセルＭＣの閾値電圧Ｖｔｈの分布を示す概念図である。図２において、この状態における閾値電圧Ｖｔｈの分布の上限値（最大値）はＶｔｈ_maxであり、下限値（最小値）はＶｔｈ_minである。上限値Ｖｔｈ_maxは、消去ベリファイ電圧ＥＶより少し高い値を持っているが、これはステップＳ３の終了後において消去不十分のセルが存在することを意味する。また、下限値Ｖｔｈ_minは、第１リペア・ベリファイ電圧ＲＶ０より少し低い値を持っているが、これはステップＳ２におけるデータ消去により過消去セルが生じていることを意味する。

上述したように、第２リペア・ベリファイ電圧ＲＶ１は、第１リペア・ベリファイ電圧ＲＶ０よりもΔＲＶだけ高く設定されている（ＲＶ１＝ＲＶ０＋ΔＲＶ）が、このΔＲＶは上限値Ｖｔｈ_maxと消去ベリファイ電圧ＥＶとの差に等しい。すなわち、ΔＲＶ＝Ｖｔｈ_max − ＥＶである。

実際には、製造バラツキにより閾値電圧Ｖｔｈの分布の最大値Ｖｔｈ_maxは変動するので、第２リペア・ベリファイ電圧ＲＶ１の設定に使用するＶｔｈ_maxの値は、多数の同一構造のフラッシュメモリについてサンプリングを行い、得られた結果に基づいて決定することになる。例えば、サンプリング結果中の最頻値に設定すればよい。

第２リペア・ベリファイ電圧ＲＶ１と第１リペア・ベリファイ電圧ＲＶ０との差ΔＲＶは、大きければ大きいほど、過消去と判定されないためのマージンが増えるので、好ましい。しかし、反面、ステップＳ４〜Ｓ５における過消去書き戻し動作に要する時間が大幅に増加する。よって、過消去に対するマージンと書き戻し時間の均衡する最適解が存在すると考えられるから、その最適解に相当する値をΔＲＶとして使用すればよい。

当該ブロック中の消去不足と判断されたメモリセルＭＣについて、一括追加消去（ステップＳ２）により閾値電圧分布の上限値Ｖｔｈ_maxが低下する速度と、同じ一括追加消去により閾値電圧分布の下限値Ｖｔｈ_minが低下する速度とが等しいと仮定すると、ΔＲＶ＝Ｖｔｈ_max − ＥＶが最適解となると考えられる。

以上述べたように、本発明の第１実施形態の不揮発性半導体記憶装置では、所定のブロック毎に、消去前書き込み（ステップＳ１）に引き続いて当該ブロック中の全メモリセルＭＣのデータの一括消去（ステップＳ２）を行った後、第１リペア・ベリファイ電圧ＲＶ０を用いて１回目の「リペア・ベリファイ」（ステップＳ３）を行い、過消去セルが含まれているか否かを調査している。そして、当該ブロック中に過消去のメモリセルＭＣが含まれていない場合には直ちに「消去ベリファイ」（ステップＳ６）を行い、消去不足のメモリセルＭＣが存在するか否か、つまり所望の消去状態にないメモリセルＭＣが存在するか否かを確認している。消去不足セルが存在しない場合には、当該シーケンスを終了し、消去不足セルが存在する場合には、当該シーケンスを再度、実行するようにしている。

他方、第１リペア・ベリファイ電圧ＲＶ０を用いた１回目の「リペア・ベリファイ」（ステップＳ３）で、当該ブロック中に過消去のメモリセルＭＣが含まれていると判定された場合には、「消去ベリファイ」（ステップＳ６）を行う前に、第１リペア・ベリファイ電圧ＲＶ０より少し高く設定された第２リペア・ベリファイ電圧ＲＶ１（ＲＶ１＝ＲＶ０＋ΔＲＶ）を用いた２回目の「リペア・ベリファイ」（ステップＳ５）を行っている。２回目の「リペア・ベリファイ」では、後に一括消去処理（ステップＳ２）を追加して行うと過消去となる可能性の高いメモリセルＭＣ、換言すれば閾値電圧Ｖｔｈが閾値電圧分布の下限値Ｖｔｈ_minに近い範囲にあるメモリセルＭＣ（いわば過消去セル予備軍）を早めに発見することができ、しかも、それら過消去セル予備軍のメモリセルＭＣが追加の一括消去処理（ステップＳ２）にかけられる前に、それらメモリセルＭＣの閾値電圧Ｖｔｈを選択的に上昇させることができる。

その結果、過消去セル予備軍のメモリセルＭＣがステップＳ６の「消去ベリファイ」でＮＯ（Ｆａｉｌ）（すなわち消去不足）と判定され、ステップＳ２に戻って同じ処理（ステップＳ２〜Ｓ５）を繰り返すことになっても、追加の一括消去処理（ステップＳ２）をした後の１回目の「リペア・ベリファイ」（ステップＳ３）においてＮＯ（Ｆａｉｌ）（すなわち消去不足）と判定される可能性がほとんどなくなる。よって、消去時間を大幅に増加させることなくデータの過消去を防止することが可能となる。

また、本発明の第１実施形態の不揮発性半導体記憶装置では、消去ベリファイ（ステップＳ６）の前に１回目の「リペア・ベリファイ」（ステップＳ３）を行い、さらに必要に応じて「過消去書き戻し」（ステップＳ４）と２回目の「リペア・ベリファイ」（ステップＳ５）を行っている。このため、多数の過消去セルの発生だけでなく、深いデプレッション・レベルまで過消去されるメモリセルの発生をも防止することができる。

上記説明から明らかなように、本発明の第１実施形態の不揮発性半導体記憶装置では、通常は、図１のステップＳ１、Ｓ２、Ｓ６を数回繰り返すことにより、各ブロック中の全メモリセルＭＣのデータ消去を行うことができる。しかし、ステップＳ２の一括消去動作を実施した後にステップＳ３で「過消去状態」と判定された当該ブロック内のメモリセルＭＣについては、ステップＳ４とＳ５で第２リペア・ベリファイ電圧ＲＶ１（ＲＶ１＞ＲＶ０）のレベルにまで書き戻しを行ってから、ステップＳ６で消去ベリファイ動作を実施するようにしている。これは、後に再度実施されるであろうブロック全体のメモリセルＭＣに対する一括消去動作（ステップＳ２）において、これらメモリセルＭＣの閾値電圧が低下せしめられて再び過消去状態となり得ることを見越して行うものである。換言すれば、ステップＳ４とＳ５を介在することにより、一括消去動作（ステップＳ２）で再び過消去状態となる可能性の高いメモリセルＭＣ（過消去セル予備軍）を「救済」していることになる。

（第２実施形態）
図３は、本発明の第２実施形態に係る不揮発性半導体記憶装置（フラッシュメモリ）の動作（制御方法）を示すフローチャートである。この装置は、以下に述べる動作の相違に関係する部分を除いて、上述した第１実施形態の不揮発性半導体記憶装置（フラッシュメモリ）１０とほぼ同じ構成を持つ。

上述した第１実施形態では、第２リペア・ベリファイ電圧ＲＶ１の設定に使用する閾値電圧の上限値Ｖｔｈ_maxの値は、多数の同一構造のフラッシュメモリについてサンプリングを行った結果に基づいて決定されている。また、そうして決定されたＶｔｈ_maxの値（すなわち第２リペア・ベリファイ電圧ＲＶ１）は固定されており、製造バラツキやデータ書込と消去の繰り返しによって閾値電圧分布の幅が変化してもＶｔｈ_maxの値が変わることはない。しかし、何らかの原因で閾値電圧分布の幅が大きく変化してしまうような場合は、その変化に応じて閾値電圧の上限値Ｖｔｈ_max（ひいては第２リペア・ベリファイ電圧ＲＶ１）の値を変更できるのが好ましい。第２実施形態は、そのような場合に対処できるようにＶｔｈ_maxとＲＶ１の値を変更可能とした例である。

第２実施形態の制御方法では、まず最初に、所定のブロック単位でステップＳ１１で消去前書き込みを行い、当該ブロック中の全メモリセルＭＣについて閾値電圧Ｖｔｈを上げて書込状態にする。次に、ステップＳ１２でデータの一括消去を行う。これにより、当該ブロック中の全メモリセルＭＣの閾値電圧Ｖｔｈが低下せしめられて消去状態となる。次のステップＳ１３では、第１リペア・ベリファイ電圧ＲＶ０を用いて１回目の「リペア・ベリファイ」を行い、当該ブロック中に過消去のメモリセルＭＣが含まれているか否かを判定する。ステップＳ１１〜Ｓ１３はそれぞれ、上述した第１実施形態のステップＳ１〜Ｓ３とそれぞれ同一である。

そして、ステップＳ１３での判定結果がＹＥＳ（Ｐａｓｓ）である場合、これは当該ブロック中に過消去のメモリセルＭＣが含まれていないことを意味するので、ステップＳ１８に飛んで直ちに「消去ベリファイ」を行う。この「消去ベリファイ」は、消去不足のメモリセルＭＣが当該ブロック中に存在するか否かを調べるためであり、第１実施形態と同様にして行う。ステップＳ１８の判定結果がＹＥＳ（Ｐａｓｓ）ならば、当該ブロック中の全メモリセルＭＣについてＶｔｈ＜ＥＶが成り立つから、データ消去シーケンスを終了する。ステップＳ１８の判定結果が（Ｆａｉｌ）ならば、当該ブロック中に全メモリセルについてはＶｔｈ＜ＥＶが成り立たないから、ステップＳ１２に戻り、ステップＳ１２〜Ｓ１８を繰り返すことになる。この点も第１実施形態と同様である。

第１実施形態と異なるのは、ステップＳ１３での判定結果がＮＯ（Ｆａｉｌ）である場合（過消去のメモリセルＭＣが含まれていると判定された場合）の処理である。すなわち、「過消去書き戻し」（ステップＳ１６）と２回目の「リペア・ベリファイ」（ステップＳ１７）の前に、閾値電圧の上限値Ｖｔｈ_maxの値を設定するステップＳ１４と、設定したＶｔｈ_maxの値に基づいて第２リペア・ベリファイ電圧ＲＶ１を設定するステップＳ１５が追加されている点が、第１実施形態とは異なっている。ステップＳ１４〜Ｓ１５は、制御回路２０によって実現される。

ステップＳ１４では、当該ブロック中のメモリセルＭＣについて得た閾値電圧分布の幅に応じて、閾値電圧の上限値Ｖｔｈ_maxの値を設定する。この場合、得られた閾値電圧分布の幅に応じて任意の値を採ることができるようにすることも可能であるが、そうすると連続的に上限値Ｖｔｈ_maxの値を設定できるようにする必要があるため、それを実現する回路構成が非常に複雑になり、製造コスト面で問題が生じる。また、そのようにする必要性はあまり高くないと考えられる。よって、採りうる上限値Ｖｔｈ_maxの値として複数の異なる値（とびとびの値）を予め設定しておき、実際に得られた閾値電圧分布の幅に応じて最適値に最も近い値を選択できるようにするのが好ましい。

ステップＳ１５では、設定（選択）したＶｔｈ_maxの値に応じて第２リペア・ベリファイ電圧ＲＶ１を設定する。すなわち、第２リペア・ベリファイ電圧ＲＶ１と第１リペア・ベリファイ電圧ＲＶ０の差ΔＲＶは、ΔＲＶ＝Ｖｔｈ_max−ＥＶと表せるから、消去ベリファイ電圧ＥＶが与えられると直ちに求められる。すると、ＲＶ１＝ＲＶ０＋ΔＲＶの関係式を用いて、第２リペア・ベリファイ電圧ＲＶ１は簡単に設定できる。これにより、第２リペア・ベリファイ電圧ＲＶ１も可変となる。

なお、ステップＳ１４〜Ｓ１５のように、閾値電圧上限値Ｖｔｈ_maxの設定をしてからそれを用いて第２リペア・ベリファイ電圧ＲＶ１の設定を行ってもよいが、予め異なる値の第２リペア・ベリファイ電圧ＲＶ１を設定しておき、それらの値の中から選択することにより、ステップＳ１３の後に直ちに第２リペア・ベリファイ電圧ＲＶ１を設定するようにしてもよい。この場合、ステップＳ１４は省略される。

こうして第２リペア・ベリファイ電圧ＲＶ１が設定されると、次のステップＳ１６において、当該ブロック中の過消去状態にあるメモリセルに対して順にデータの書き戻しを行って過消去状態を解消し、次のステップＳ１７において第２リペア・ベリファイ電圧ＲＶ１を用いて２回目の「リペア・ベリファイ」を行う。そして、ステップＳ１７での判定結果がＮＯ（Ｆａｉｌ）である場合、これは過消去書き戻しが未だ十分でないメモリセルＭＣが含まれていることを意味するので、ステップＳ１６に戻り、再度、過消去書き戻しが不十分のメモリセルＭＣに対して選択的に過消去書き戻しを行う。

他方、ステップＳ１７での判定結果がＹＥＳ（Ｐａｓｓ）である場合は、ステップＳ１８に進んで上述した消去ベリファイを行う。ステップＳ１６〜Ｓ１８は第１実施形態と同じである。

ステップＳ１８での判定結果がＹＥＳ（Ｐａｓｓ）ならば、当該ブロック中の全メモリセルについてＶｔｈ＜ＥＶが成り立つから、データ消去シーケンスを終了する。ステップＳ１８の判定結果が（Ｆａｉｌ）ならば、当該ブロック中の全メモリセルについてはＶｔｈ＜ＥＶが成り立たないから、ステップＳ１２に戻り、ステップＳ１２〜Ｓ１８を繰り返すことになる。この点も第１実施形態と同じである。

以上述べたように、本発明の第２実施形態の不揮発性半導体記憶装置では、「過消去書き戻し」（ステップＳ１６）と２回目の「リペア・ベリファイ」（ステップＳ１７）の前に、閾値電圧の上限値Ｖｔｈ_maxの値を設定するステップＳ１４と、設定したＶｔｈ_maxの値に基づいて第２リペア・ベリファイ電圧ＲＶ１を設定するステップＳ１５が追加され、それによって第２リペア・ベリファイ電圧ＲＶ１の値が可変とされている点を除いて、第１実施形態と同じ処理を行っている。よって、第１実施形態と同様に、消去時間を大幅に増加させることなくデータの過消去を防止することが可能となる。また、多数の過消去セルの発生だけでなく、深いデプレッション・レベルまで過消去されるメモリセルの発生をも防止することができる。

なお、上述した第２実施形態の不揮発性半導体記憶装置では、書き戻しを行う際に閾値電圧分布の上限値Ｖｔｈ_maxが消去ベリファイ電圧ＥＶ以下になっている（Ｖｔｈ_max≦ＥＶ）場合には、ΔＲＶ＝Ｖｔｈ_max − ＥＶがゼロまたは負の値になる。この場合は追加の一括消去が不要であるから、ΔＲＶ＝０とし、第２リペア・ベリファイ電圧ＲＶ１を第１リペア・ベリファイ電圧ＲＶ０に等しく設定する（ＲＶ１＝ＲＶ０）のが好ましい。

さらに、例えば閾値電圧分布の幅が非常に広い場合には、ＲＶ１＝ＲＶ０＋ΔＲＶ＝ＲＶ０＋（Ｖｔｈ_max−ＥＶ）で得たＲＶ１の値が、消去ベリファイ電圧ＥＶの値よりも大きくなる（ＲＶ１＞ＥＶ）ことがある。これは、閾値電圧分布の上限値Ｖｔｈ_maxが消去ベリファイ電圧ＥＶに比べてずっと高くなり、ΔＲＶの値が過大になるからである。そこで、このような場合には、第２リペア・ベリファイ電圧ＲＶ１を消去ベリファイ電圧ＥＶと等しくする、すなわちＲＶ１＝ＥＶと設定してもよい。

（変形例）
上述した第１〜第２の実施形態は本発明を具体化した例を示すものである。したがって、本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。例えば、上記実施形態では、本発明をフラッシュメモリに適用したが、メモリセル・アレイのデータを所定のブロック単位で電気的に一括して消去することができると共に、消去の際にメモリセルの過消去が問題になる不揮発性半導体記憶装置であれば、その他の任意の不揮発性半導体記憶装置にも適用可能である。

本発明の第１実施形態に係る不揮発性半導体記憶装置（フラッシュメモリ）の動作（制御方法）を示すフローチャートである。 本発明の第１実施形態に係る不揮発性半導体記憶装置の制御方法において、ステップＳ３での判定結果がＮＯ（Ｆａｉｌ）である場合（過消去セルが含まれている場合）の閾値電圧Ｖｔｈの分布を示す概念図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置の動作（制御方法）を示すフローチャートである。 本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示す機能ブロック図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置におけるメモリセル・アレイとセンスアンプの内部構成を示す説明図であり、リファレンスセル切替部の構成を示している。 従来のフラッシュメモリの制御方法の一例を示すフローチャートである。 図６の従来のフラッシュメモリの制御方法において、ステップＳ１０４での判定結果がＮＯ（Ｆａｉｌ）である場合（過消去セルが含まれている場合）の閾値電圧Ｖｔｈの分布を示す概念図である。 従来のフラッシュメモリの制御方法の他の例を示すフローチャートである。 従来のフラッシュメモリの制御方法のさらに他の例を示すフローチャートである。 フラッシュメモリに使用されるメモリセルの構成例を示す要部概略断面図である。

符号の説明

１０ 不揮発性半導体記憶装置（フラッシュメモリ）
１１ メモリセル・アレイ
１２ 行デコーダ
１３ 列デコーダ
１４ 列セレクタ
１５ アドレスバッファ
１６ 書込回路
１７ センスアンプ
１７１ リファレンスセル・セレクタ
１７２ コンパレータ回路
１８ 入出力バッファ
１９ 消去回路
２０ 制御回路
ＭＣ メモリセル
ＲＣ１ 第１リペア・リファレンスセル
ＲＣ２ 第２リペア・リファレンスセル
Ｖｔｈ メモリセルの閾値電圧
Ｖｔｈ_max メモリセルの閾値電圧分布の上限値（最大値）
Ｖｔｈ_min メモリセルの閾値電圧分布の下限値（最小値）
ＥＶ 消去ベリファイ電圧
ＲＶ０ 第１リペア・ベリファイ電圧
ＲＶ１ 第２リペア・ベリファイ電圧

Claims (8)

1. データを電気的に書き換え可能なメモリセル・アレイを有し、前記メモリセル・アレイのデータを所定のブロック単位で一括消去可能な不揮発性半導体記憶装置において、
   閾値電圧が第１リペア・ベリファイ電圧に設定された、メモリセルの過消去状態を判定するための第１リペア・リファレンスセルと、
   閾値電圧が前記第１リペア・ベリファイ電圧より高い第２リペア・ベリファイ電圧に設定された第２リペア・リファレンスセルとを備え、
   データが一括消去された前記ブロック中のあるメモリセルに対し、前記第１リペア・リファレンスセルまたは前記第２リペア・リファレンスセルを用いて選択的に比較するように構成されており、
   前記第２リペア・ベリファイ電圧が可変であり、
   前記第２リペア・ベリファイ電圧と前記第１リペア・ベリファイ電圧との差が、前記ブロック中の全メモリセルについて得た閾値電圧分布の上限値から消去ベリファイ電圧を減算した値に等しく設定されている
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記第１リペア・リファレンスセルとの比較によって過消去状態にあると判定された前記メモリセルに対してデータの書き戻しを行った後、前記第２リペア・リファレンスセルとの比較によって当該メモリセルの閾値電圧が前記第２リペア・ベリファイ電圧よりも高くないと判定された場合、当該メモリセルの閾値電圧が前記第２リペア・ベリファイ電圧よりも高いと確認されるまで前記データの書き戻しと前記第２リペア・リファレンスセルとの比較を繰り返して行う請求項１に記載の不揮発性半導体記憶装置。
3. 閾値電圧が前記消去ベリファイ電圧に設定された消去リファレンスセルをさらに備えており、その消去リファレンスセルとの比較により前記メモリセルが所望の消去状態にないと判定された場合は、前記ブロック内の全メモリセルのデータの一括消去を行ってから前記第１リペア・リファレンスセルとの比較及び前記第２リペア・リファレンスセルとの比較を行う請求項１または２に記載の不揮発性半導体記憶装置。
4. データを電気的に書き換え可能なメモリセル・アレイを有する不揮発性半導体記憶装置の制御方法において、
   前記メモリセル・アレイのデータを所定のブロック単位で一括消去し、
   データが一括消去された前記ブロック中の各メモリセルについて、その閾値電圧を第１リペア・ベリファイ電圧と比較して、そのメモリセルが過消去状態にあるか否かを判定し、
   前記メモリセルが過消去状態にあると判定された場合は、そのメモリセルに対してデータの書き戻しを行ってから、その閾値電圧を前記第１リペア・ベリファイ電圧より高い第２リペア・ベリファイ電圧と比較することにより、そのメモリセルについて過消去状態が解消されたことを確認する
   ことを特徴とする不揮発性半導体記憶装置の制御方法。
5. 前記第２リペア・ベリファイ電圧が可変である請求項４に記載の不揮発性半導体記憶装置の制御方法。
6. 前記第２リペア・ベリファイ電圧と前記第１リペア・ベリファイ電圧との差が、前記ブロック中の全メモリセルについて得た閾値電圧分布の上限値から消去ベリファイ電圧を減算した値に等しく設定されている請求項４または５に記載の不揮発性半導体記憶装置の制御方法。
7. 前記第１リペア・ベリファイ電圧との比較により過消去状態にあると判定された前記メモリセルに対してデータの書き戻しを行った後、前記第２リペア・ベリファイ電圧との比較によって当該メモリセルの閾値電圧が前記第２リペア・ベリファイ電圧よりも高くないと判定された場合、当該メモリセルの閾値電圧が前記第２リペア・ベリファイ電圧よりも高いと確認されるまで前記データの書き戻しと前記第２リペア・リファレンスセルとの比較を繰り返して行う請求項４〜６のいずれか１項に記載の不揮発性半導体記憶装置の制御方法。
8. 消去ベリファイ電圧との比較により前記メモリセルが所望の消去状態にないと判定された場合、前記ブロック内の全メモリセルのデータの一括消去を行ってから前記第１リペア・ベリファイ電圧との比較及び前記第２リペア・ベリファイ電圧との比較を行う請求項４〜７のいずれか１項に記載の不揮発性半導体記憶装置の制御方法。
   

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