JPH06150674A - 不揮発性半導体装置 - Google Patents
不揮発性半導体装置Info
- Publication number
- JPH06150674A JPH06150674A JP29885392A JP29885392A JPH06150674A JP H06150674 A JPH06150674 A JP H06150674A JP 29885392 A JP29885392 A JP 29885392A JP 29885392 A JP29885392 A JP 29885392A JP H06150674 A JPH06150674 A JP H06150674A
- Authority
- JP
- Japan
- Prior art keywords
- erasing
- gate electrode
- floating gate
- level
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】不揮発性半導体装置、特にフラッシュ（一括消
去型）ＥＥＰＲＯＭにおいて、過剰消去されたメモリー
トランジスタの救済を図る。 【構成】消去動作後、ソースラインＳＬをＧＮＤレベ
ル、ビットラインＢＬ１、ＢＬ２をオープンレベル、ワ
ードラインＷＬ１、ＷＬ２を高電圧レベルとすること
で、トンネル電流によりフローティングゲート電極に電
子を注入し書き込みを行う。過剰消去されたメモリート
ランジスタのしきい値電位を、書き込みにより増加させ
ることで過剰消去の救済を図る。 【効果】従来のように過剰消去を防ぐためにベリファイ
動作を並行に消去を行う必要がない。例えば十分にしき
い値電位を小さくするような消去動作を１回だけ行い、
その後消去後書き込み動作を行えば消去動作を完了する
ことができることからベリファイ動作の簡略化を図るこ
とも可能である。
去型）ＥＥＰＲＯＭにおいて、過剰消去されたメモリー
トランジスタの救済を図る。 【構成】消去動作後、ソースラインＳＬをＧＮＤレベ
ル、ビットラインＢＬ１、ＢＬ２をオープンレベル、ワ
ードラインＷＬ１、ＷＬ２を高電圧レベルとすること
で、トンネル電流によりフローティングゲート電極に電
子を注入し書き込みを行う。過剰消去されたメモリート
ランジスタのしきい値電位を、書き込みにより増加させ
ることで過剰消去の救済を図る。 【効果】従来のように過剰消去を防ぐためにベリファイ
動作を並行に消去を行う必要がない。例えば十分にしき
い値電位を小さくするような消去動作を１回だけ行い、
その後消去後書き込み動作を行えば消去動作を完了する
ことができることからベリファイ動作の簡略化を図るこ
とも可能である。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体装置に
関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭの消
去方法に関するものである。
関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭの消
去方法に関するものである。
【０００２】
【従来の技術】図３は従来のフラッシュＥＥＰＲＯＭの
回路図である。簡単のため４つのメモリートランジスタ
構成とした。１〜４はメモリートランジスタであり、
５、６はＮｃｈトランジスタである。また、ＢＬ１、Ｂ
Ｌ２はビットライン、ＷＬ１〜ＷＬ２はワードライン、
ＳＬはソースラインである。
回路図である。簡単のため４つのメモリートランジスタ
構成とした。１〜４はメモリートランジスタであり、
５、６はＮｃｈトランジスタである。また、ＢＬ１、Ｂ
Ｌ２はビットライン、ＷＬ１〜ＷＬ２はワードライン、
ＳＬはソースラインである。
【０００３】書き込み動作を説明する。メモリートラン
ジスタ１を書き込む場合はＷＬ１、ＢＬ１を各々高電圧
Ｖｐｐレベル、ＷＬ２、ＢＬ２を各々ＧＮＤレベルとす
る。さらにＮｃｈトランジスタ５をオン、６をオフにす
ることでソースラインＳＬをＧＮＤレベルとし、メモリ
ートランジスタ１にチャンネル電流を発生させ、そのド
レイン領域端部にホットエレクトロンを発生させ、フロ
ーティングゲート電極に電子を注入することで書き込み
を行う。この場合、メモリートランジスタ２〜４ではチ
ャンネル電流が発生しないため書き込みは行われない。
ジスタ１を書き込む場合はＷＬ１、ＢＬ１を各々高電圧
Ｖｐｐレベル、ＷＬ２、ＢＬ２を各々ＧＮＤレベルとす
る。さらにＮｃｈトランジスタ５をオン、６をオフにす
ることでソースラインＳＬをＧＮＤレベルとし、メモリ
ートランジスタ１にチャンネル電流を発生させ、そのド
レイン領域端部にホットエレクトロンを発生させ、フロ
ーティングゲート電極に電子を注入することで書き込み
を行う。この場合、メモリートランジスタ２〜４ではチ
ャンネル電流が発生しないため書き込みは行われない。
【０００４】次に消去動作を説明する。消去動作はＷＬ
１〜ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々
オープンレベル、Ｎｃｈトランジスタ５をオフ、６をオ
ンにすることでソースラインＳＬをＶｐｐレベルとし、
メモリートランジスタ１〜４のフローティングゲート電
極とソース領域間にトンネル電流を発生させ、フローテ
ィングゲート電極からソース領域に電子を放出すること
で消去を行う。
１〜ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々
オープンレベル、Ｎｃｈトランジスタ５をオフ、６をオ
ンにすることでソースラインＳＬをＶｐｐレベルとし、
メモリートランジスタ１〜４のフローティングゲート電
極とソース領域間にトンネル電流を発生させ、フローテ
ィングゲート電極からソース領域に電子を放出すること
で消去を行う。
【０００５】
【発明が解決しようとする課題】上記従来技術では、消
去動作時に電子の放出が進みすぎメモリートランジスタ
のしきい値電位が負になる、すなわち過剰消去動作が発
生する問題があった。あるいは、これを防ぐためにベリ
ファイ動作を並行に消去を行う問題があった。
去動作時に電子の放出が進みすぎメモリートランジスタ
のしきい値電位が負になる、すなわち過剰消去動作が発
生する問題があった。あるいは、これを防ぐためにベリ
ファイ動作を並行に消去を行う問題があった。
【０００６】本発明はこの様な問題を解決するもので、
その目的とするところは過剰消去されたメモリートラン
ジスタの救済と、ベリファイ動作の簡略化を図ることで
ある。
その目的とするところは過剰消去されたメモリートラン
ジスタの救済と、ベリファイ動作の簡略化を図ることで
ある。
【０００７】
【課題を解決するための手段】本発明の不揮発性半導体
装置は、フローティングゲート電極とコントロールゲー
ト電極を備え、該フローティングゲート電極へ電子を注
入する書き込み動作をドレイン領域端部で発生するホッ
トエレクトロンで行うと共に、該フローティングゲート
電極から電子を放出する消去動作をソース領域のトンネ
ルで行うメモリートランジスタを含んで成る不揮発性半
導体装置において、データの消去動作後に、該フローテ
ィングゲートと、チャンネル領域あるいはソース領域あ
るいはドレイン領域間にトンネル電流を発生させ、該フ
ローティングゲート電極に電子を注入させることで該メ
モリートランジスタに書き込み動作を行う手段を設けた
ことを特徴とする。
装置は、フローティングゲート電極とコントロールゲー
ト電極を備え、該フローティングゲート電極へ電子を注
入する書き込み動作をドレイン領域端部で発生するホッ
トエレクトロンで行うと共に、該フローティングゲート
電極から電子を放出する消去動作をソース領域のトンネ
ルで行うメモリートランジスタを含んで成る不揮発性半
導体装置において、データの消去動作後に、該フローテ
ィングゲートと、チャンネル領域あるいはソース領域あ
るいはドレイン領域間にトンネル電流を発生させ、該フ
ローティングゲート電極に電子を注入させることで該メ
モリートランジスタに書き込み動作を行う手段を設けた
ことを特徴とする。
【０００８】また、本発明の不揮発性半導体装置は消去
動作後にトンネル電流により書き込み動作を行うモード
を備えたことを特徴とする。
動作後にトンネル電流により書き込み動作を行うモード
を備えたことを特徴とする。
【０００９】
【作用】上記手段によれば、データの消去動作後にトン
ネル電流で書き込み動作を行うことで過剰消去されたメ
モリートランジスタのしきい値電位を上げ、その救済を
図ることができる。
ネル電流で書き込み動作を行うことで過剰消去されたメ
モリートランジスタのしきい値電位を上げ、その救済を
図ることができる。
【００１０】
【実施例】図１は本発明の実施例を示すフラッシュＥＥ
ＰＲＯＭの回路図である。簡単のため４つのメモリート
ランジスタ構成とした。１〜４はメモリートランジスタ
であり、５、６、１１〜１４はＮｃｈトランジスタ、７
〜１０はＰｃｈトランジスタ、１５〜１７はＮＯＲ回
路、１８はインバータ回路である。また、ＢＬ１、ＢＬ
２はビットライン、ＷＬ１〜ＷＬ２はワードライン、Ｓ
Ｌはソースラインである。
ＰＲＯＭの回路図である。簡単のため４つのメモリート
ランジスタ構成とした。１〜４はメモリートランジスタ
であり、５、６、１１〜１４はＮｃｈトランジスタ、７
〜１０はＰｃｈトランジスタ、１５〜１７はＮＯＲ回
路、１８はインバータ回路である。また、ＢＬ１、ＢＬ
２はビットライン、ＷＬ１〜ＷＬ２はワードライン、Ｓ
Ｌはソースラインである。
【００１１】書き込み動作を説明する。書き込み動作時
は書き込み信号をＨレベル、消去信号、消去後書き込み
信号をＬレベルにする。Ｎｃｈトランジスタ５がオン、
６がオフになるのでソースラインＳＬはＧＮＤレベルと
なる。メモリートランジスタ１を書き込む場合はワード
ラインＷＬ１、ビットラインＢＬ１を各々高電圧Ｖｐｐ
レベル、ＷＬ２、ＢＬ２を各々ＧＮＤレベルとする。こ
うするとメモリートランジスタ１にのみコントロールゲ
ート電極の電位とドレイン領域の電位とが同時にＶｐｐ
レベルとなるためチャンネル電流が発生し、そのドレイ
ン領域端部にホットエレクトロンが発生し、フローティ
ングゲート電極に電子が注入されるため書き込みが行わ
れる。メモリートランジスタ２〜４では、コントロール
ゲート電極の電位とドレイン領域の電位とが同時にＶｐ
ｐレベルでないため、チャンネル電流が発生せず書き込
みは行われない。
は書き込み信号をＨレベル、消去信号、消去後書き込み
信号をＬレベルにする。Ｎｃｈトランジスタ５がオン、
６がオフになるのでソースラインＳＬはＧＮＤレベルと
なる。メモリートランジスタ１を書き込む場合はワード
ラインＷＬ１、ビットラインＢＬ１を各々高電圧Ｖｐｐ
レベル、ＷＬ２、ＢＬ２を各々ＧＮＤレベルとする。こ
うするとメモリートランジスタ１にのみコントロールゲ
ート電極の電位とドレイン領域の電位とが同時にＶｐｐ
レベルとなるためチャンネル電流が発生し、そのドレイ
ン領域端部にホットエレクトロンが発生し、フローティ
ングゲート電極に電子が注入されるため書き込みが行わ
れる。メモリートランジスタ２〜４では、コントロール
ゲート電極の電位とドレイン領域の電位とが同時にＶｐ
ｐレベルでないため、チャンネル電流が発生せず書き込
みは行われない。
【００１２】次に消去動作を説明する。消去動作時は消
去信号をＶｐｐレベル、書き込み信号、消去後書き込み
信号をＬレベルにする。Ｎｃｈトランジスタ６がオン、
５がオフになるのでソースラインＳＬはＶｐｐレベルと
なる。この状態でＷＬ１〜ＷＬ２を各々ＧＮＤレベル、
ＢＬ１、ＢＬ２を各々オープンレベルにすると、メモリ
ートランジスタ１〜４のフローティングゲート電極とソ
ース領域間にトンネル電流が発生し、フローティングゲ
ート電極からソース領域に電子が放出され消去が行われ
る。
去信号をＶｐｐレベル、書き込み信号、消去後書き込み
信号をＬレベルにする。Ｎｃｈトランジスタ６がオン、
５がオフになるのでソースラインＳＬはＶｐｐレベルと
なる。この状態でＷＬ１〜ＷＬ２を各々ＧＮＤレベル、
ＢＬ１、ＢＬ２を各々オープンレベルにすると、メモリ
ートランジスタ１〜４のフローティングゲート電極とソ
ース領域間にトンネル電流が発生し、フローティングゲ
ート電極からソース領域に電子が放出され消去が行われ
る。
【００１３】次に、消去後書き込み信号をＨレベル、書
き込み信号、消去信号をＬレベルにすると、Ｎｃｈトラ
ンジスタ５がオン、６がオフになるのでソースラインＳ
ＬはＧＮＤレベルとなる。また、ＷＬ１、ＷＬ２は高電
圧Ｖｐｐ′レベルとなる。ＢＬ１、ＢＬ２はオープンレ
ベルまたはＧＮＤレベルにしておく。こうするとメモリ
ートランジスタ１〜４のコントロールゲート電極の電位
がＶｐｐ′レベル、ソース領域あるいはチャンネル領域
の電位がＧＮＤレベルとなるため、フローティングゲー
ト電極とソース領域あるいはチャンネル領域間にトンネ
ル電流が発生し、ソース領域あるいはチャンネル領域か
らフローティングゲート電極に電子が注入されることで
消去後書き込みが行われる。
き込み信号、消去信号をＬレベルにすると、Ｎｃｈトラ
ンジスタ５がオン、６がオフになるのでソースラインＳ
ＬはＧＮＤレベルとなる。また、ＷＬ１、ＷＬ２は高電
圧Ｖｐｐ′レベルとなる。ＢＬ１、ＢＬ２はオープンレ
ベルまたはＧＮＤレベルにしておく。こうするとメモリ
ートランジスタ１〜４のコントロールゲート電極の電位
がＶｐｐ′レベル、ソース領域あるいはチャンネル領域
の電位がＧＮＤレベルとなるため、フローティングゲー
ト電極とソース領域あるいはチャンネル領域間にトンネ
ル電流が発生し、ソース領域あるいはチャンネル領域か
らフローティングゲート電極に電子が注入されることで
消去後書き込みが行われる。
【００１４】図２は消去後書き込み時におけるしきい値
電位の特性図である。消去後書き込み時間が０の時が消
去後のしきい値電位を示す。図２の特性図から消去後書
き込み時間の短い領域では、消去後のしきい値電位が高
いほどその増加分は小さく、消去後のしきい値電位が低
いほどその増加分は大きいことがわかる。したがって、
今、消去後のしきい値電位の最大をＶｔｈ１、最小をＶ
ｔｈ２とした場合、消去後書き込み時間を図２中のｔＰ
Ｗの範囲に設定すれば、メモリートランジスタの消去後
の設定しきい値電位の上限と下限との範囲内にしきい値
電位を収めることができる。消去後のしきい値電位が０
からＶｔｈ２までのものは過剰消去されたメモリートラ
ンジスタであるが、この様にしてｔＰＷ時間の消去後書
き込み動作を行うことで過剰消去を救済することが可能
となる。
電位の特性図である。消去後書き込み時間が０の時が消
去後のしきい値電位を示す。図２の特性図から消去後書
き込み時間の短い領域では、消去後のしきい値電位が高
いほどその増加分は小さく、消去後のしきい値電位が低
いほどその増加分は大きいことがわかる。したがって、
今、消去後のしきい値電位の最大をＶｔｈ１、最小をＶ
ｔｈ２とした場合、消去後書き込み時間を図２中のｔＰ
Ｗの範囲に設定すれば、メモリートランジスタの消去後
の設定しきい値電位の上限と下限との範囲内にしきい値
電位を収めることができる。消去後のしきい値電位が０
からＶｔｈ２までのものは過剰消去されたメモリートラ
ンジスタであるが、この様にしてｔＰＷ時間の消去後書
き込み動作を行うことで過剰消去を救済することが可能
となる。
【００１５】
【発明の効果】以上述べた様に本発明によれば、消去後
書き込み動作を行うことで過剰消去されたメモリートラ
ンジスタの救済を行うことが可能になった。
書き込み動作を行うことで過剰消去されたメモリートラ
ンジスタの救済を行うことが可能になった。
【００１６】また、過剰消去されたメモリートランジス
タの救済ができるため、従来のように過剰消去を防ぐた
めにベリファイ動作を並行に消去を行う必要がない。例
えば十分にしきい値電位を小さくするような消去動作を
１回だけ行い、その後消去後書き込み動作を行えば消去
動作を完了することができることからベリファイ動作の
簡略化を図ることも可能である。
タの救済ができるため、従来のように過剰消去を防ぐた
めにベリファイ動作を並行に消去を行う必要がない。例
えば十分にしきい値電位を小さくするような消去動作を
１回だけ行い、その後消去後書き込み動作を行えば消去
動作を完了することができることからベリファイ動作の
簡略化を図ることも可能である。
【図１】本発明の実施例における回路図。
【図２】本発明の実施例における特性図。
【図３】従来の実施例における回路図。
１〜４ メモリートランジスタ ５、６、１１〜１４ Ｎｃｈトランジスタ ７〜１０ Ｐｃｈトランジスタ １５〜１７ ＮＯＲ回路 １８ インバータ回路
Claims (2)
- 【請求項１】 フローティングゲート電極とコントロー
ルゲート電極を備え、該フローティングゲート電極へ電
子を注入する書き込み動作をドレイン領域端部で発生す
るホットエレクトロンで行うと共に、該フローティング
ゲート電極から電子を放出する消去動作をソース領域の
トンネル電流で行うメモリートランジスタを含んで成る
不揮発性半導体装置において、データの消去動作後に、
該フローティングゲートと、チャンネル領域あるいはソ
ース領域あるいはドレイン領域間にトンネル電流を発生
させ、該フローティングゲート電極に電子を注入させる
ことで該メモリートランジスタに書き込み動作を行う手
段を設けたことを特徴とする不揮発性半導体装置。 - 【請求項２】 消去動作後にトンネル電流により書き込
み動作を行うモードを備えたことを特徴とする請求項１
記載の不揮発性半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29885392A JPH06150674A (ja) | 1992-11-09 | 1992-11-09 | 不揮発性半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29885392A JPH06150674A (ja) | 1992-11-09 | 1992-11-09 | 不揮発性半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150674A true JPH06150674A (ja) | 1994-05-31 |
Family
ID=17865047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29885392A Pending JPH06150674A (ja) | 1992-11-09 | 1992-11-09 | 不揮発性半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06150674A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249900A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
-
1992
- 1992-11-09 JP JP29885392A patent/JPH06150674A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249900A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
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