KR20010007157A - 강유전체 메모리 및 그 액세스 방법 - Google Patents

강유전체 메모리 및 그 액세스 방법 Download PDF

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Abstract

극소의 셀(cell) 사이즈를 유지하면서, 데이터 파괴가 없는, 안정된 액세스(acess)를 보증할 수 있는 강유전체(强誘電體) 메모리 및 그 액세스 방법을 제공한다. 제1 동작 모드 시에는, 제1 워드선과 제2 워드선을 독립적으로, 제2 동작 모드 시에는, 동시에 선택하여 각 플레이트선을 전극으로서 공유하는 한 쌍의 강유전체 커패시터(capacitor)에 1 비트를 기억하고, 판독 시, 제1 동작 모드 시에는 선택된 제1 셀 스트링(cell string)의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄(一括)하여 판독과 재기입을 행하고, 계속하여 제2 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고, 제2 동작 모드 시에는 제1 및 제2 셀 스트링의 각 강유전체 커패시터 쌍에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행한다.

Description

강유전체 메모리 및 그 액세스 방법 {FERROELECTRIC MEMORY AND METHOD FOR ACCESSING SAME}
본 발명은 강유전체(强誘電體)의 분극 반전(分極反轉)을 이용한 강유전체 메모리 및 그 액세스(access) 방법에 관한 것이다.
최근 대용량의 강유전체 메모리에 관한 연구가 한창 행해지고 있다. 강유전체 메모리는 고속 액세스가 가능하고, 또한 불휘발성이기 때문에, 파일 스토리지(file storage)나 리쥼(resume) 기능을 가지는 휴대용 컴퓨터의 주기억 장치 등에의 이용이 기대되고 있다.
강유전체 커패시터를 이용하여 고밀도로 데이터를 축적하는 초기의 시도는, 직교하는 2개의 구동 배선(비트선 및 워드선)의 교점에 단지 커패시터만을 배치하는 단순 매트릭스형이라고 불리는 구성을 이용한 것이었다.
도 1은 단순 매트릭스형 강유전체 메모리의 구성예를 나타낸 회로도이다.
이 단순 매트릭스형 강유전체 메모리(1)는 복수(도 1에서는 20개)의 강유전체 커패시터(FC1~FC20)를 4 ×5의 매트릭스형으로 배열한 메모리 셀 어레이(2), 로 디코더(row decoder)(3), 및 센스 앰프/칼럼 디코더(4)에 의해 구성되어 있다.
메모리 셀 어레이(1)에서는, 동일행에 배치된 강유전체 커패시터(FC1~FC5, FC6~FC10, FC11~FC15, FC16~FC20)의 한쪽 전극이 동일한 워드선(WL1, WL2, WL3, WL4)에 각각 접속되고, 동일열에 배치된 FC1, FC6, FC11, FC16의 다른 쪽 전극이 비트선(BL1)에, FC2, FC7, FC12, FC17의 다른 쪽 전극이 비트선(BL2)에, FC3, FC8, FC13, FC18의 다른 쪽 전극이 비트선(BL3)에, FC4, FC9, FC14, FC19의 다른 쪽 전극이 비트선(BL4)에, FC5, FC10, FC15, FC20의 다른 쪽 전극이 비트선(BL5)에 각각 접속되어 있다.
그리고, 워드선(WL1~WL4)은 로 디코더(3)에 접속되고, 비트선(BL1~BL5)은 센스 앰프/칼럼 디코더(4)에 접속되어 있다.
강유전체 커패시터는 히스테리시스(hysteresis) 특성을 이용하여 데이터의 기억 및 판독을 행한다.
이하, 강유전체 커패시터의 히스테리시스 특성에 대하여 도 2 (A)~2 (C)에 관련하여 설명한다.
도 2(A)는 히스테리시스 특성, 2 (B) 및 2 (C)는 서로 역상(逆相)의 제1 데이터(이하, 데이터 "1"이라고 함), 및 제2 데이터(이하, 데이터 "0"이라고 함)가 기입된 커패시터의 상태를 나타내고 있다.
강유전체 메모리는 도 2 (A)에 나타낸 히스테리시스 특성에서, 강유전체 커패시터에 플러스측의 전압을 인가(도 2 (A) 중 C)하여 +Qr의 잔류 분극 전하가 남은 상태(도 2 (A) 중 A)를 데이터 "1", 마이너스측의 전압을 인가(도 2 (A) 중 D)하여 -Qr의 잔류 분극 전하가 남은 상태(도 2 (A) 중 B)를 데이터 "0"으로 하여, 불휘발성의 메모리로서 이용한다.
즉, 강유전체 메모리에서는, 데이터의 기억에는 강유전체막의 분극을 이용하여, 커패시터를 구성하는 양 전극 간에 전계를 가해 데이터의 판독을 행한다.
분극과 반대 방향으로 전계를 부여한 경우, 분극 상태가 반전되고, 그 때 방출되는 전하는 분극과 동일 방향으로 전계를 부여한 경우보다 커지므로, 그 차를 검출함으로써 데이터를 판독한다.
예를 들면, 도 1에서 메모리 셀(MC1)의 기록 데이터를 판독하는 경우, 비트선(BL1)과 워드선(WL1) 사이에 소정의 전위차를 부여한다. 이에 따라, 강유전체 커패시터(FC1)에 축적된 전하가 비트선(BL1)으로 방출되고, 방출된 전하를 센스 앰프/칼럼 디코더(4)의 센스 앰프로 검출한다.
이 단순 매트릭스형 강유전체 메모리의 경우, 기본적으로 메모리 셀에 트랜지스터를 필요로 하지 않기 때문에, 극소의 메모리 셀 사이즈를 실현할 수 있다. 그러나, 이 구성에서는, 이하에 나타내는 바와 같은 디스터브(disturb)라고 하는 문제가 있다.
예를 들면, 메모리 셀(MC1)(강유전체 커패시터(FC1))에 데이터 "1"을 기입하는 경우, 워드선(WL1)에 0V를 인가하고, 비트선(BL1)에 전원 전압 VCC를 인가한다.
이 때, 예를 들면, 비선택의 워드선(WL2~WL4)의 전위는 Vcc/2에 고정되지만, 예를 들면, 비선택의 메모리 셀(MC2)(강유전체 커패시터(FC6))에 데이터 "0"이 기입되어 있는 경우, 강유전체 커패시터(FC6)는 데이터가 파괴되는 방향으로, Vcc/2의 전압 인가, 이른바 디스터브를 받게된다.
따라서, 단순 매트릭스형 강유전체 메모리에서는, 비선택의 상태가 오래 계속된 커패시터의 데이터는 서서히 열화되어, 최후에는 소멸되어 버린다. 그러므로, 데이터의 유지를 보증할 수 없어, 실용에 적합하지 않았다.
이에 대하여 미합중국 특허 제4873664호에서 S. Sheffeield 등은 비트선과 커패시터 전극 사이에 패스(path) 트랜지스터를 배치함으로써 이 문제를 해결했다.
그 실현 방법으로서, 1개의 패스 트랜지스터와 1개의 강유전체 커패시터에 의해 1 메모리 셀을 구성하여 1 비트를 기억하는 방법(1 트랜지스터+1 커패시터형 셀)을 채용한 강유전체 메모리를 도 7에 나타냈다.
도 3은 1 트랜지스터+1 커패시터형 셀을 가지는 폴디드(folded) 비트선형 강유전체 메모리의 구성예를 나타낸 회로도이다.
이 강유전체 메모리(5)는 복수(도 3에서는 8개)의 메모리 셀(MC01~MC08)을 매트릭스형으로 배열한 메모리 셀 어레이(6)와, 로 디코더(7), 플레이트 디코더(8), 및 센스 앰프(S/A)(9-1, 9-2)에 의해 구성되어 있다.
각 메모리 셀(MC01(~MC08))은 각각 1개의 패스 트랜지스터(TR01(~TR08)) 및 강유전체 커패시터(FC01(~FC08))에 의해 구성되어 있다.
그리고, 패스 트랜지스터(TR01~TR08)는, 예를 들면, n채널 MOS 트랜지스터에 의해 구성된다.
그리고, 동일열에 배열된 메모리 셀(MC01, MC03)을 구성하는 강유전체 커패시터(FC01, FC03)의 한쪽 전극이 패스 트랜지스터(TR01, TR03)를 통해 비트선(BL01)에 접속되어 있다.
마찬가지로, 메모리 셀(MC02, MC04)을 구성하는 강유전체 커패시터(FC02, FC04)의 한쪽 전극이 패스 트랜지스터(TR02, TR04)를 통해 비트선(BL03)에 접속되고, 메모리 셀(MC05, MC07)을 구성하는 강유전체 커패시터(FC05, FC07)의 한쪽 전극이 패스 트랜지스터(TR05, TR07)를 통해 비트선(BL02)에 접속되고, 메모리 셀(MC06, MC08)을 구성하는 강유전체 커패시터(FC06, FC08)의 한쪽 전극이 패스 트랜지스터(TR06, TR08)를 통해 비트선(BL04)에 접속되어 있다.
또, 메모리 셀(MC01, MC02)을 구성하는 강유전체 커패시터(FC01, FC02)의 다른 쪽 전극이 공통의 플레이트선(PL01)에 접속되어 있다.
마찬가지로, 메모리 셀(MC03, MC06)을 구성하는 강유전체 커패시터(FC03~, FC06)의 다른 쪽 전극이 공통의 플레이트선(PL02)에 접속되고, 메모리 셀(MC07, MC08)을 구성하는 강유전체 커패시터(FC07, FC08)의 다른 쪽 전극이 공통의 플레이트선(PL03)에 접속되어 있다.
그리고, 동일행에 배열된 메모리 셀(MC01, MC02)을 구성하는 패스 트랜지스터(TR01, TR02)의 게이트 전극이 공통의 워드선(WL01)에 접속되어 있다.
마찬가지로, 동일행에 배열된 메모리 셀(MC03, MC04)을 구성하는 패스 트랜지스터(TR03, TR04)의 게이트 전극이 공통의 워드선(WL02)에 접속되고, 동일행에 배열된 메모리 셀(MC05, MC06)을 구성하는 패스 트랜지스터(TR05, TR06)의 게이트 전극이 공통의 워드선(WL03)에 접속되고, 동일행에 배열된 메모리 셀(MC07, MC08)을 구성하는 패스 트랜지스터(TR07, TR08)의 게이트 전극이 공통의 워드선(WL04)에 접속되어 있다.
이 1 트랜지스터+1 커패시터형 셀의 판독 및 기입 동작은, 선택된 메모리 셀이 접속되어 있는 워드선에, 예를 들면, 전원 전압 VCC+α(α는 패스 트랜지스터의 임계값 전압(Vth) 이상의 전압, 예를 들면 1V)를 인가하여 패스 트랜지스터(TR)를 도통 상태로 유지하여 행한다.
예를 들면, 메모리 셀(MC01)에 대하여 데이터의 기입을 행하는 경우에는, 비트선(BL01)에 0V를 인하고, 워드선(WL01)에 전원 전압 VCC+1V를 인가한다.
이에 따라, 패스 트랜지스터(TR01)가 도통 상태로 되어, 강유전체 커패시터(FC01)의 한쪽 전극에 0V가 인가된다. 이 때, 플레이트선(PL01)은 0V에 유지된다.
그 후, 플레이트선(PL01)에 전원 전압 VCC를 인가하고, 계속해서 0V를 인가한다. 즉, 워드선(WL01)이 전원 전압 VCC레벨로 유지되고 있는 기간에, 플레이트선(PL01)에 대하여 0V→VCC→0V의 펄스를 인가한다.
이에 따라, 강유전체 커패시터(FC01)에서 분극이 일어나, 다른 쪽 전극(플레이트선측)으로부터 한쪽 전극(비트선측)으로 향하는 분극 상태로 되어, 기입이 종료된다.
또, 메모리 셀(MC01)의 데이터를 판독할 때는, 비트선(BL01~BL04)에 0V를 인가하고, 그 후 오픈으로 한다. 이 때에도 워드선(WL01)에 전원 전압 VCC+1V를 인가한다.
다음에, 플레이트선(PL01)의 전위를 0V로부터 전원 전압 VCC까지 상승시키면, 강유전체의 분극 상태에 따른 양의 전하가 비트선(BL01, BL03)으로 방출된다.
예를 들면, 강유전체 커패시터(FC01)의 분극 상태가 다른 쪽의 전극(플레이트선측)으로부터 한쪽의 전극(비트선측)으로 향하는 상태에 있는 경우에는, 분극 반전되지 않는다. 한편, 강유전체 커패시터(FC01)의 분극 상태가 한쪽 전극(비트선측)으로부터 다른 쪽 전극(플레이트선측)으로 향하는 상태에 있는 경우에는 분극 반전된다.
그리고, 분극 반전되는 경우에는, 분극 반전되지 않는 경우와 비교하여 분극의 변화에 따르는 전하량의 이동이 크다. 따라서, 분극 반전된 경우의 비트선(BL01) 전위(V1) 쪽이, 분극 반전되지 않은 경우의 비트선(BL01) 전위(V2)보다 커진다.
이 비트선의 전위(V1 또는 V2)를 센스 앰프에서, 예를 들면, 도시하지 않은 더미 셀(dummy cell)에 의한 기준 전위(Vref(V1＞Vref＞V2))와의 대소에 따른 레벨, 즉 VCC또는 0V에 래치(latch)함으로써 판독을 행한다.
그리고, 최후로 재차 플레이트선(PL01)에 0V를 인가함으로써, 분극 반전되어 버린 강유전체 커패시터를 원래의 분극 상태로 되돌아가게 한다.
이에 따라, 판독의 일련의 동작이 완료된다
그러나, 이 1 트랜지스터+1 커패시터형 셀을 채용한 강유전체 메모리에서는, 디스터브 회수를 제로로 하는 것이 가능하지만, 1비트의 기억에 최소한 1개 이상의 트랜지스터를 사용하기 때문에, 셀 면적이 커져, 칩 사이즈의 저감이 어렵다고 하는 문제가 있었다.
본 발명은 이러한 사정을 감안하여 이루어진 것이며, 그 목적은 극소의 셀 사이즈를 유지하면서, 데이터의 파괴가 없는, 안정된 액세스를 보증할 수 있는 강유전체 메모리 및 그 액세스 방법을 제공하는 것에 있다.
도 1은 단순 매트릭스형 강유전체 메모리의 구성예를 나타낸 회로도.
도 2 (A)~2 (C)는 강유전체 커패시터의 히스테리시스(hysteresis) 특성, 및 서로 역상(逆相)의 데이터가 기입된 커패시터의 상태를 나타낸 도면.
도 3은 1 트랜지스터 + 1 커패시터형 셀을 가지는 폴디드(folded) 비트선형 강유전체 메모리의 구성예를 나타낸 회로도.
도 4는 본 발명에 관한 강유전체(强誘電體) 메모리의 한 실시 형태를 나타낸 회로도.
도 5 (A) 및 5 (B)는 본 발명에 관한 강유전체 메모리의 강유전체 커패시터를 스택형(stack type)으로 한 경우의 한 셀 스트링부(cell string portion)를 나타낸 도면이며, 5 (A)는 레이아웃을 나타낸 평면도, 5 (B)는 단면도.
도 6 (A) 및 6 (B)는 종래의 1 트랜지스터 + 1 커패시터형 셀의 구조를 나타낸 도면이며, 6 (A)는 레이아웃을 나타낸 평면도, 6 (B)는 단면도.
도 7 (A) 및 7 (B)는 본 발명에 관한 강유전체 메모리의 강유전체 커패시터를 스택형으로 한 경우의 한 셀 스트링부의 다른 구성예를 나타낸 도면이며, 7 (A)는 레이아웃을 나타낸 평면도, 7 (B)는 단면도.
＜도면의 주요 부분에 대한 부호의 설명＞
10: 강유전체 커패시터, 11: 메모리 셀 어레이, 12: 로 디코더(row decoder), 13: 플레이트 디코더, 14: 센스 앰프(S/A)군(群), 141, 142: 센스 앰프, 15: 칼럼 디코더, FC101~FC110: 강유전체 커패시터, UT: 셀 유닛, CST11~CST14: 셀 스트링, WL11, WL12: 워드선, BL11~BL14: 비트선, PL11~PL14: 플레이트선, ND11~ND14: 노드 전극, 101: 반도체 기판, 102: 소자 분리 영역, 103: 드레인 및 소스 영역, 104: 게이트 산화막, 105: 게이트 전극(워드선), 106: 공통 하부 전극, 107: 강유전체 커패시터 절연체, 108a, 108b, 108c, 108d: 상부 전극, 109: 층간 절연막, 110: 비트선(BL11)을 구성하는 알루미늄 배선층.
상기 목적을 달성하기 위해, 본 발명의 제1 양태에 의하면, 본 발명의 강유전체 메모리는, 제1 비트선, 제2 비트선, 제1 워드선, 제2 워드선, 복수의 플레이트선(plate line), 제1 노드(node) 전극, 상기 제1 비트선과 상기 제1 노드 전극 사이에 접속되고, 상기 제1 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제1 패스(path) 트랜지스터, 및 상기 제1 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제1 셀 스트링, 및 제2 노드 전극, 상기 제2 비트선과 상기 제2 노드 전극 사이에 접속되고, 상기 제2 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제2 패스 트랜지스터, 및 상기 제2 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제2 셀 스트링을 가진다.
또, 본 발명에서는, 상기 제1 워드선과 제2 워드선을 독립적으로 선택하고, 상기 제1 패스 트랜지스터와 제2 패스 트랜지스터를 독립적으로 도통 상태 또는 비도통 상태로 유지시켜, 패스 트랜지스터가 도통 상태에 있는 셀 스트링의 복수의 강유전체 커패시터의 각각에 대하여 독립적으로 액세스 가능한 수단을 가진다.
또, 본 발명에서는, 상기 제1 워드선이 선택된 경우에는, 상기 제2 비트선에 참조 전위를 부여하고, 상기 제2 워드선이 선택된 경우에는, 상기 제1 비트선에 참조 전위를 부여하는 수단을 가진다.
또, 본 발명에서는, 데이터 판독 시에 상기 제1 워드선이 선택되면, 제1 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄(一括)하여 판독과 재기입을 행하고, 또한 계속하여 상기 제2 워드선을 선택하여, 제2 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고, 데이터 판독 시에 상기 제2 워드선이 선택되면, 제2 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고, 또한 계속하여 상기 제1 워드선을 선택하여, 제1 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하는 수단을 가진다.
또, 본 발명에서는, 상기 제1 워드선과 제2 워드선을 동시에 선택하고, 상기 제1 패스 트랜지스터와 제2 트랜지스터를 병렬로 도통 상태로 유지시켜, 각 플레이트선을 전극으로서 공유하는 상기 제1 및 제2 셀 스트링 내의 한 쌍의 강유전체 커패시터에 1 비트를 기억하는 수단을 가진다.
또, 본 발명에서는, 데이터 판독 시에 상기 제1 및 제2 워드선이 선택되면, 상기 제1 및 제2 셀 스트링의 각 강유전체 커패시터 쌍에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독 및 재기입을 행하는 수단을 가진다.
또, 본 발명에서는, 각 강유전체 커패시터가 비트선의 상층에 형성되어 있다.
본 발명의 제2 양태에 의하면, 본 발명은 제1 동작 모드와 제 동작 모드에서 동작이 가능한 강유전체 메모리로서, 제1 비트선, 제2 비트선, 제1 워드선, 제2 워드선, 복수의 플레이트선, 제1 노드 전극, 상기 제1 비트선과 상기 제1 노드 전극 사이에 접속되고, 상기 제1 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제1 패스 트랜지스터, 및 상기 제1 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제1 셀 스트링, 및 제2 노드 전극, 상기 제2 비트선과 상기 제2 노드 전극 사이에 접속되고, 상기 제2 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제2 패스 트랜지스터, 및 상기 제2 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제2 셀 스트링, 및 상기 제1 동작 모드 시에는, 상기 제1 워드선과 제2 워드선을 독립적으로 선택하고, 상기 제1 패스 트랜지스터와 제2 패스 트랜지스터를 독립적으로 도통 상태 또는 비도통 상태로 유지시켜, 패스 트랜지스터가 도통 상태에 있는 셀 스트링의 복수의 강유전체 커패시터의 각각에 대하여 독립적으로 액세스하여 1개의 강유전체 커패시터에 1 비트를 기억하고, 상기 제2 동작 모드 시에는, 상기 제1 워드선과 제2 워드선을 동시에 선택하고, 상기 제1 패스 트랜지스터와 제2 트랜지스터를 병렬로 도통 상태로 유지시켜, 각 플레이트선을 전극으로서 공유하는 상기 제1 및 제2 셀 스트링 내의 한 쌍의 강유전체 커패시터에 1 비트를 기억하는 모드 수단을 가진다.
본 발명의 제3 양태에 의하면, 본 발명은, 제1 비트선, 제2 비트선, 제1 워드선, 제2 워드선, 복수의 플레이트선, 제1 노드 전극, 상기 제1 비트선과 상기 제1 노드 전극 사이에 접속되고, 상기 제1 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제1 패스 트랜지스터, 및 상기 제1 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제1 셀 스트링, 및 제2 노드 전극, 상기 제2 비트선과 상기 제2 노드 전극 사이에 접속되고, 상기 제2 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제2 패스 트랜지스터, 및 상기 제2 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제2 셀 스트링을 가지는 강유전체 메모리의 액세스 방법으로서, 상기 제1 워드선과 제2 워드선을 독립적으로 선택하고, 데이터 판독 시에 상기 제1 워드선이 선택된 경우에는, 제1 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고, 또한 계속하여 상기 제2 워드선을 선택하여, 제2 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고, 데이터 판독 시에 상기 제2 워드선이 선택된 경우에는, 제2 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고, 또한 계속하여 상기 제1 워드선을 선택하여, 제1 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행한다.
본 발명의 제4 양태에 의하면, 제1 비트선, 제2 비트선, 제1 워드선, 제2 워드선, 복수의 플레이트선, 제1 노드 전극, 상기 제1 비트선과 상기 제1 노드 전극 사이에 접속되고, 상기 제1 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제1 패스 트랜지스터, 및 상기 제1 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제1 셀 스트링, 및 제2 노드 전극, 상기 제2 비트선과 상기 제2 노드 전극 사이에 접속되고, 상기 제2 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제2 패스 트랜지스터, 및 상기 제2 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제2 셀 스트링을 가지고, 각 플레이트선을 전극으로서 공유하는 제1 및 제2 셀 스트링 내의 한 쌍의 강유전체 커패시터에 1 비트를 기억하는 강유전체 메모리의 액세스 방법으로서, 데이터 판독 시에 상기 제1 및 제2 워드선을 동시에 선택하여, 상기 제1 및 제2 셀 스트링의 각 강유전체 커패시터 쌍에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행한다.
본 발명에 의하면, 메모리 소자, 단순 매트릭스형의 어레이를 패스 트랜지스터로 촘촘한 유닛 단위로 분할한 구조를 가지면서도, 패스 트랜지스터를 통해 비트선과 접속되는 각 노드 전극에는, 1개가 아니고 복수의 강유전체 커패시터가 접속되어 있다.
또한, 노드 또는 플레이트선을 공유하는 복수의 강유전체 커패시터의 데이터 액세스는 일괄하여 연속적으로 행해진다. 또, 액세스된 데이터는 재기입된다.
또, 본 발명에 의하면, 패스 트랜지스터로 선택되지 않고, 선택 플레이트선을 공유하고 있지 않은 비선택 셀 스트링 내의 강유전체 커패시터는 디스터브를 받지 않는다.
또한, 셀 스트링 내의 강유전체 커패시터는 연속해서 일괄하여 액세스된다. 그러므로, 그 액세스 시에는 반드시 재기입이 이루어져, 그때까지의 데이터 열화는 리프레시(refresh)되어 원래의 상태로 회복된다.
이에 따라, 어느 강유전체 커패시터가 어떠한 형상으로 액세스되어도, 각각의 강유전체 커패시터가 받는 디스터브 회수의 상한을 일정 또한 매우 작게 제한할 수 있다.
따라서, 분할 빈도를 적절히 설정함으로써, 극소의 셀 사이즈를 유지하면서, 데이터 파괴가 없는, 안정된 액세스를 보증할 수 있다.
도 4는 본 발명에 관한 폴디드 비트선형 강유전체 메모리의 한 실시 형태를 나타낸 회로도이다.
본 실시 형태에 관한 강유전체 메모리(10)는 전술한 바와 같이, 제1 동작 모드와 제2 동작 모드에서 동작 가능하고, 예를 들면 도시하지 않은 제어계 회로에 대한 지시에 의해 동작 모드가 전환되도록 구성된다.
이 강유전체 메모리(10)는, 도 4에 나타낸 바와 같이, 메모리 셀 어레이(11), 로 디코더(12), 플레이트 디코더(13), 센스 앰프(S/A)군(群)(14), 칼럼 디코더(15)에 의해 구성되어 있다.
메모리 셀 어레이(11)는 각각 메모리 셀을 구성하는 복수(본 실시 형태에서는 16개)의 강유전체 커패시터(FC101~FC116)가 매트릭스형으로 배열되어 있다. 그리고, 메모리 셀을 구성하는 16개의 강유전체 커패시터는 하나의 셀 유닛(UT)으로 분할되어 있다.
그리고, 도 4에서는 도면의 간단화를 위해 하나의 셀 유닛만을 나타내고 있지만, 메모리 셀 어레이(11)는 복수의 셀 유닛을 매트릭스형으로 배열하여 구성된다.
셀 유닛(UT)은 4열(列)의 셀 스트링(CST11~CST14)으로 분할되어 있다.
셀 스트링(CST11)은 n채널 MOS 트랜지스터로 이루어지는 패스 트랜지스터(TR101), 및 동일열에 배열된 강유전체 커패시터(FC101, FC102, FC103, FC104)에 의해 구성된다.
셀 스트링(CST11)에서는, 패스 트랜지스터(TR101)를 통해 비트선(BL11)에 접속되어 있는 하나의 노드 전극(ND11)에 복수(본 실시 형태에서는 4개)의 메모리 셀로서의 강유전체 커패시터(FC101, FC102, FC103, FC104)의 한쪽 전극이 공통으로 접속되어 있다.
각 강유전체 커패시터(FC101, FC102, FC103, FC104)의 다른 쪽 전극은 각각 상이한 플레이트선(PL11, PL12, PL13, PL14)에 접속되어 있고, 메모리 셀로서의 각 강유전체 커패시터(FC101, FC102, FC103, FC104)의 각각에 대하여 독립적으로 데이터를 기입할 수 있도록 구성되어 있다.
그리고, 노드 전극(ND11)을 공유하는 복수의 강유전체 커패시터(FC101, FC102, FC103, FC104)의 데이터 액세스는 일괄하여 연속적으로 행해진다. 또, 액세스된 데이터는 센스 앰프로 증폭되어 재기입된다.
셀 스트링(CST12)은 n채널 MOS 트랜지스터로 이루어지는 패스 트랜지스터(TR102), 및 동일열에 배열된 강유전체 커패시터(FC105, FC106, FC107, FC108)에 의해 구성된다.
셀 스트링(CST12)에서는, 패스 트랜지스터(TR102)를 통해 비트선(BL12)에 접속되어 있는 하나의 노드 전극(ND12)에 메모리 셀로서의 강유전체 커패시터(FC105, FC106, FC107, FC108)의 한쪽 전극이 공통으로 접속되어 있다.
각 강유전체 커패시터(FC105, FC106, FC107, FC108)의 다른 쪽 전극은 각각 상이한 플레이트선(PL11, PL12, PL13, PL14)에 접속되어 있고, 메모리 셀로서의 각 강유전체 커패시터(FC105, FC106, FC107, FC108)의 각각에 대하여 독립적으로 데이터를 기입할 수 있도록 구성되어 있다.
그리고, 노드 전극(ND12)을 공유하는 복수의 강유전체 커패시터(FC105, FC106, FC107, FC108)의 데이터 액세스는 일괄하여 연속적으로 행해진다. 또, 액세스된 데이터는 센스 앰프로 증폭되어 재기입된다.
셀 스트링(CST13)은, n채널 MOS 트랜지스터로 이루어지는 패스 트랜지스터(TR103), 및 동일열에 배열된 강유전체 커패시터(FC109, FC110, FC111, FC112)에 의해 구성된다.
셀 스트링(CST13)에서는, 패스 트랜지스터(TR103)를 통해 비트선(BL13)에 접속되어 있는 하나의 노드 전극(ND13)에 메모리 셀로서의 강유전체 커패시터(FC109, FC110, FC111, FC112)의 한쪽 전극이 공통으로 접속되어 있다.
각 강유전체 커패시터(FC109, FC110, FC111, FC112)의 다른 쪽 전극은 각각 상이한 플레이트선(PL11, PL12, PL13, PL14)에 접속되어 있고, 메모리 셀로서의 각 강유전체 커패시터(FC109, FC110, FC111, FC112)의 각각에 대하여 독립적으로 데이터를 기입할 수 있도록 구성되어 있다.
그리고, 노드 전극(ND13)을 공유하는 복수의 강유전체 커패시터(FC109, FC110, FC111, FC112)의 데이터 액세스는 일괄하여 연속적으로 행해진다. 또, 액세스된 데이터는 센스 앰프로 증폭되어 재기입된다.
셀 스트링(CST14)은, n채널 MOS 트랜지스터로 이루어지는 패스 트랜지스터(TR104), 및 동일열에 배열된 강유전체 커패시터(FC113, FC114, FC115, FC116)에 의해 구성된다.
셀 스트링(CST14)에서는, 패스 트랜지스터(TR104)를 통해 비트선(BL14)에 접속되어 있는 하나의 노드 전극(ND14)에 메모리 셀로서의 강유전체 커패시터(FC113, FC114, FC115, FC116)의 한쪽 전극이 공통으로 접속되어 있다.
각 강유전체 커패시터(FC113, FC114, FC115, FC116)의 다른 쪽 전극은 각각 상이한 플레이트선(PL11, PL12, PL13, PL14)에 접속되어 있고, 메모리 셀로서의 각 강유전체 커패시터(FC113, FC114, FC115, FC116)의 각각에 대하여 독립적으로 데이터를 기입할 수 있도록 구성되어 있다.
그리고, 노드 전극(ND14)을 공유하는 복수의 강유전체 커패시터(FC113, FC114, FC115, FC116)의 데이터 액세스는 일괄하여 연속적으로 행해진다. 또, 액세스된 데이터는 센스 앰프로 증폭되어 재기입된다.
그리고, 셀 스트링(CST11, CST13)을 구성하는 패스 트랜지스터(TR101, TR103)의 게이트 전극이 공통의 제1 워드선(WL11)에 접속되고, 셀 스트링(CST12, CST14)을 구성하는 패스 트랜지스터(TR102, TR104)의 게이트 전극이 공통의 제2 워드선(WL12)에 접속되어 있다.
로 디코더(12)는 어드레스 지정된 워드선, 도 1의 예에서는 WL11 또는 WL12에, 예를 들면 전원 전압 VCC+α(α는 패스 트랜지스터의 임계값 전압(Vth) 이상의 전압, 예를 들면 1V)를 인가하여, 셀 유닛 단위에서 패스 트랜지스터를 도통 상태로 유지시킨다.
그리고, 로 디코더(12)는 도시하지 않은 제어계 회로의 모드 신호(MD)를 받아, 제1 동작 모드 시에는, 제1 워드(WL11)와 제2 워드(WL12)를 독립적으로 구동하고, 제2 동작 모드 시에는, 제1 워드(WL11)와 제2 워드(WL12)를 동시에 구동한다.
플레이트 디코더(13)는 데이터 액세스 시에 어드레스 지정된 플레이트선(PL11~PL14)에 어드레스 지정된 메모리 셀로서의 강유전체 커패시터에 데이터를 기입하고, 또는 판독하고, 또한 재기입을 행할 수 있는 소정 전압(OV, VCC)을 인가하고, 비선택 플레이트선에는 소정 전압(VCC/2)을 인가한다.
그리고, 전술한 바와 같이, 메모리 셀 어레이(11)에 대한 액세스는, 셀 유닛 단위(워드선 단위)에서 선택이 행해지고, 셀 스트링 내의 하나의 노드에 접속되어 있는 복수(본 실시 형태에서는 4개)의 강유전체 커패시터에 대하여 일괄하여 연속적으로 행해지기 때문에, 4개의 플레이트선(PL11~PL14)은 각각 연속적으로 어드레스 지정된다.
센스 앰프군(14)은 비트선(BL11 및 BL12)이 접속된 센스 앰프(141)와, 비트선(BL13 및 BL14)이 접속된 센스 앰프(142)를 가지고 있다.
각 센스 앰프(141, 142)는 기입 시 또는 판독 시에, 비트선(BL11~BL14)에 판독된 데이터를 래치하여 증폭하고, 재기입(리프레시 동작)을 행한다.
컬럼 디코더(15)는 어드레스 지정에 따라 센스 앰프(141, 142)의 선택이나 센스 앰프에 래치된 판독 데이터의 출력, 기입 데이터가 대응하는 센스 앰프에의 공급 등을 행한다.
그리고, 전술한 바와 같이, 본 실시 형태에 관한 강유전체 메모리(10)는 제1 동작 모드와 제2 동작 모드에서 동작 가능하고, 예를 들면 도시하지 않은 제어계 회로에 대한 지시에 의해 동작 모드가 전환된다.
제1 동작 모드에서는, 제1 워드선(WL11)과 제2 워드선(WL12)을 독립적으로 동작시켜, 각 강유전체 커패시터 1개에 대하여 1 비트를 기억한다.
제2 동작 모드에서는, 제1 워드선(WL11)과 제2 워드선(WL12)을 동시에 동작시켜, 각 플레이트선을 전극으로서 공유하는 한 쌍의 커패시터, 즉 제1 셀 스트링(CST11(또는 CST13))의 강유전체 커패시터의 하나와 제2 셀 스트링(CST12(또는 CST14)) 내의 커패시터의 하나로 1 비트를 기억한다.
단, 제1 동작 모드에서 동작하는 경우에는, 제1 워드선(WL11)이 선택되면, 비트선(BL12(또는 BL14))에 도시하지 않은 더미 셀에 의해 참조 전위가 주어지고, 제2 워드선(WL12)이 선택되면, 비트선(BL11(또는 BL13))에 도시하지 않은 더미 셀에 의해 참조 전위가 주어진다.
다음에, 상기 구성에 의한 판독 및 기입을, 제1 동작 모드의 경우와 제2 동작 모드의 경우로 구분하여, 판독 동작을 중심으로 하여 설명한다.
그리고, 여기에서는, 워드선(WL11)과 플레이트선(PL11)이 선택되고, 비트선(BL11)이 칼럼으로서 선택된 경우, 즉 셀 유닛(UT1)의 셀 스트링(CST11)의 강유전체 커패시터(FC101)를 액세스하는 경우를 예로 설명한다.
먼저, 제1 동작 모드에서의 판독 동작에 대하여 설명한다.
제1 동작 모드의 판독 동작
초기 상태에서는, 플레이트선(PL11~PL14)과 비트선(BL11)은 VCC/2에 고정되어 있다.
이 상태에서, 로 디코더(12)에 의해 선택된 워드선(WL11)에 VCC+α가 인가되어 셀 스트링(CST11 및 CST13)이 선택된다. 이에 따라, 패스 트랜지스터(TP101, TR103)가 도통 상태로 되어, 노드 전극(ND11)이 비트선(BL11)에 접속되고, 노드 전극(ND13)이 비트선(BL13)에 접속된다.
다음에, 선택된 플레이트선(PL11)의 전위가 VCC/2로부터 0V로 전환되어, 최소한 비트선(BL11, BL12)이 0V로 이퀄라이즈(equalize)된 후, 부유 상태로 된다.
다음에, 선택 플레이트선(PL11)의 전위가 0V로부터 VCC레벨로 상승된다. 이 때, 비선택의 플레이트선(PL12~PL14)의 전위는 VCC/2로 고정된다.
이 때, 선택 플레이트선(PL11)에 접속되어 있는 강유전체 커패시터(FC101)가 노드 전극(ND11)측으로부터 플레이트선(PL11)측으로 분극되어 있으면(데이터 "1"), 원래의 분극과 반대 방향으로 전원 전압 VCC가 인가되게 된다. 그 결과, 강유전체 커패시터(FC101)의 분극 상태가 반전되어, 반전 전하가 비트선(BL11)으로 방출된다.
한편, 강유전체 커패시터(FC101)가 플레이트선(PL11)측으로부터 노드 전극(ND11)측으로 분극되어 있으면(데이터 "0"), 분극 방향과 동일 방향의 전압이 인가되어 있기 때문에, 반전 전류가 흐르지 않는다.
따라서, 비트선(BL11)의 전위 상승은, 강유전체 커패시터(FC101)에 데이터 "1"이 기억되어 있는 경우에는 크고, 데이터 "0"이 기억되어 있는 경우에는 작아진다.
한편, 비트선(BL11)과 쌍을 이루는 비트선(BL12)에 대해서는, 도시하지 않은 더미 셀에 의해, 데이터 "1"인 경우의 전위 상승과 데이터 "0"인 경우의 전위 상승의 중간의 전위 상승이 발생된다. 바꿔 말하면, 데이터 "1"인 경우의 전위 상승과 데이터 "0"인 경우의 전위 상승의 중간 전위의 참조 전위가 비트선(BL12)에 주어진다.
여기에서, 센스 앰프(141)가 활성화되어, 비트선(BL11)과 비트선(BL12)의 전위차가 검출되어 판독이 행해지는 동시에, 신호가 증폭된다.
이에 따라, 강유전체 커패시터(FC101)에 데이터 "1"이 기억되어 있는 경우에는, 비트선(BL11)은 VCC에, 비트선(BL12)은 0V에 구동된다.
한편, 강유전체 커패시터(FC101)에 데이터 "0"이 기억되어 있는 경우에는, 비트선(BL11)은 0V에, 비트선(BL12)은 VCC에 구동된다.
이상의 판독 동작에서, 데이터 "1"이 강유전체 커패시터(FC101)에 기억되어 있는 경우에는, 일단 기억 데이터는 파괴되어 있기 때문에, 또한 플레이트선(PL11)이 VCC로부터 0V로 전환된다. 이에 따라, 데이터의 비트선(BL11)에의 판독 시에, 분극 반전된 강유전체 커패시터(FC101)는 재차 분극 반전되어, 원래의 데이터가 재기입된다.
즉, 전술한 센스 앰프(141)에 의한 비트선(BL11, BL12)의 구동과, 플레이트선(PL11)의 VCC로부터 0V로의 전환에 의해, 데이터 "1", "0" 모두 VCC의 인가 전압에 의한 재기입이 행해져, 판독 전의 완전한 상태로 복귀한다.
이상과 같이, 선택 플레이트선(PL11)을 구동함으로써, 강유전체 커패시터(FC101)의 데이터가 센스 앰프(141)에 판독되고, 증폭되어 재기입된다.
그리고, 선택 칼럼의 센스 앰프(14)의 데이터만이 도시하지 않은 I/O선으로 보내져 출력된다.
그런데, 이상의 판독 공정에서, 노드 전극(ND11)의 전위는, 0V~VCC사이에서 변동된다.
따라서, VCC/2에 고정된 비선택의 플레이트선(PL12~PL14)에 접속된 비선택의 강유전체 커패시터(FC102, FC103, FC104)에 대해서도 (±1/2)VCC가 인가되게 된다.
또한, 비선택의 노드 전극(ND12)에 접속된 강유전체 커패시터(FC105)도, 플레이트선(PL11)의 구동에 의해 디스터브를 받는다.
이 경우의 디스터브량은 부유 상태인 노드(ND12)의 전위 변동에 의해 결정되지만, 강유전체 커패시터(FC106, FC107, FC108)가 전위가 고정된 플레이트선(PL12, PL13, PL14)과의 사이에서 기생 용량을 형성하고 있으므로, 그 변동량은 대략 (1/4) ×(±1/2)VCC=(±1/8)VCC로 된다. 또, 노드 전극(ND12)과 플레이트선(PL11) 사이의 전위차는 (±3/8)VCC이다.
따라서, 강유전체 커패시터(FC105)는 (3/8)VCC의 디스터브를 받고, 강유전체 커패시터(FC106, FC107, FC108)는 (1/8)VCC의 디스터브를 받게 된다.
즉, 선택 커패시터와 노드 전극 또는 플레이트선을 공유하는 비선택 커패시터는, 모두 (1/8)VCC~(1/2)VCC의 디스터브를 받게 되어, 각 커패시터에 축적된 데이터는 조금씩 열화된다.
그래서, 선택한 강유전체 커패시터(FC101)의 판독을 끝내면 이하의 동작이 행해진다.
즉, 선택 플레이트선(PL11)이 전원 전압 VCC로부터 VCC/2로 되돌아가게 되고, 이번에는 플레이트선(PL12)을 VCC/2로부터 0V로 전환하여, 재차 비트선(BL11, BL12)이 0V로 이퀄라이즈되어, 부유 상태로 된다.
그리고, 전술한 강유전체(FC101)의 판독 동작과 동일한 동작을 행하여, 즉, 플레이트선(PL12)의 전위가 0V로부터 전원 전압 VCC레벨로 상승된다. 이 때, 비선택의 플레이트선(PL11, PL13, PL14)의 전위는 VCC/2에 고정된다.
이 상태에서, 비트선(BL11, BL12)에 기억 데이터에 따른 전하의 방출이 행해지고, 그리고, 센스 앰프(141)가 활성화되어, 강유전체 커패시터(FC102)의 데이터가 센스 앰프에 판독되고, 또한 재기입이 행해진다.
이하, 차례로 플레이트선(PL13, PL14)에 대해서도 플레이트선(PL12)과 동일한 조작이 행해지고, 노드 전극(ND11)을 공유하는 모든 강유전체 커패시터에 대하여 데이터의 재기입이 행해진다.
이상의 셀 스트링(CST11)의 강유전체 커패시터(FC101~FC104)에 대한 연속 또한 일괄하여 판독 및 재기입이 행해진 후, 제1 워드선(WL11)으로의 인가 전압이 전원 전압 VCC+α로부터 0V로 전환되고, 이번에는 제2 워드선(WL12)으로의 인가 전압이 0V로부터 전원 전압 VCC+α로 전환된다.
즉, 셀 스트링(CST11)의 강유전체 커패시터(FC101~FC104)에 대한 연속 또한 일괄하여 판독 및 재기입을 행한 후, 셀 스트링(CST12)의 노드 전극(ND12)을 공유하는 4개의 강유전체 커패시터(FC105~FC108)에 대하여, 판독 및 재기입 동작이 행해진다.
이들 강유전체 커패시터(FC105~FC108)에 대하여, 판독 및 재기입 동작은, 전술한 강유전체 커패시터(FC102~FC104)의 경우와 동일하게 행해지기 때문에, 여기에서는 그 상세한 설명은 생략한다.
이에 따라, 강유전체 커패시터(FC10)의 판독으로 디스터브를 받는 모든 강유전체 커패시터(FC102~FC103, FC103~FC108)가 1회씩 재기입(리프레시)되게 된다.
마찬가지로, 예를 들면 반대측 비트선(BL12)의 중간쯤에 있는 강유전체 커패시터(FC106)가 선택된 경우에는, 먼저 워드선(WL12)이 선택되어 패스 트랜지스터(TR102)가 도통 상태로 유지되고, 플레이트선(PL12)이 구동되어 원하는 데이터가 판독된다.
그리고, 그 후 플레이트선(PL13, PL14, PL11)을 차례로 구동하여 강유전체 커패시터(FC107, FC108, FC105)의 리프레시 동작이 행해진다.
계속해서, 워드선(WL12)을 비선택 상태로 하여(OV 구동), 워드선(WL11)을 선택하고, 패스 트랜지스터(TR102)를 비도통 상태로 전환하여, 패스 트랜지스터(TR101)가 도통 상태로 유지된다.
그리고, 플레이트선(PL12, PL13, PL14, PL11)이 차례로 구동되어 강유전체 커패시터(FC102, FC103, FC104, FC101)의 리프레시 동작이 행해진다.
그리고, 이들의 제어는, 먼저 선택 비트의 로 어드레스로부터 선택 워드선, 및 최초로 구동되는 플레이트선을 결정하고, 또한 2 비트의 카운터를 사용하여 차례로 구동하는 플레이트선 어드레스를 발생함으로써 용이하게 실현할 수 있다.
이상과 같은 스텝으로 판독을 행하면, 노드 전극, 또는 플레이트선을 공유하는 비선택의 강유전체 커패시터는 디스터브를 받지만, 동일 액세스 공정으로 반드시 한번 재기입(리프레시)이 행해지므로, 그 때마다 데이터 열화로부터 회복된다.
따라서, 데이터 열화의 정도는 리프레시로부터 다음의 리프레시까지의 디스터브 회수에 한정된다.
제1 동작 모드의 기입 동작
예를 들면, 강유전체(FC101)에 대하여 데이터를 기입하는 경우에는, 제1 워드선(WL11), 및 플레이트선(PL11)은 전술한 판독 동작의 경우와 동일한 구동을 행하면서, 비트선(BL11, BL12)은 센스 앰프(141)를 통해 원하는 데이터를 스토어(store)하도록 강제 구동된다.
이 경우에도 노드 전극, 플레이트선을 공유하는 비선택 셀이 동일한 디스터브를 받으므로, 판독의 경우와 동일하게, 그들을 차례로 연속해서 액세스하여, 재기입하면 된다.
그리고, 데이터를 각 강유전체 커패시터 단위로 기입하는 경우, 비선택의 강유전체 커패시터에 대해서는 센스 앰프를 강제 구동하지 않고, 판독과 재기입만을 행한다.
구체적으로는, 로 디코더(12)에 의해 제어계로부터 어드레스 지정되어 선택된 워드선(WL11)에 대하여 전원 전압 VCC+α가 인가된다. 이에 따라, 셀 스트링(CST11)이 선택되고, 패스 트랜지스터(TR101)가 도통 상태로 유지된다.
한편, 비선택의 워드선(WL12) 전위는 0V로 유지되고, 셀 스트링(CST12)의 패스 트랜지스터(TR102)는 비도통 상태로 유지된다.
이 상태에서, 플레이트 디코더(13)에 의해 제어계로부터 어드레스 지정되어 선택된 플레이트선(PL11)에 대하여, 비선택의 플레이트선에 인가되는 VCC/2에 대신하여 0V가 인가되고, 계속하여 전원 전압 VCC가 인가된다.
또, 비선택의 플레이트선(PL12~PL14)에는 플레이트 디코더(13)에 의해 VCC/2가 인가된다.
이 때, 선택 비트선(BL11)은 칼럼 디코더(15)를 통해 0V로 이퀄라이즈된 후, 부유 상태로 된다.
이에 따라, 강유전체 커패시터(FC101)로부터 패스 트랜지스터(TR101)를 통해 기억 데이터에 따른 전하가 비트선(BL11)에 방출된다.
이 때, 데이터 "1"이 기입된 강유전체 커패시터로부터는 데이터 "0"이 기입된 강유전체 커패시터보다 많은 전하가 방출된다.
이 전하량에 따른 데이터가 비트선(BL11)을 통해 센스 앰프(141)로 감지되어(판독되어), 증폭된다.
판독된 데이터는 센스 앰프(141)에 래치된다.
이 때, 별도로, 선택 칼럼의 센스 앰프(141)에만 원하는 데이터가 기입되고, 필요에 따라 센스 앰프(141)의 상태가 반전된다.
여기에서, 센스 앰프(141)에 원하는 데이터로서, 예를 들면, 데이터 "0"이 기입된 경우, 센스 앰프(141)에 의해 비트선(BL11)이 0V로 드라이브된다. 이 때, 플레이트선(PL11)의 전위는, 전원 전압 VCC레벨로 유지되고 있다.
따라서, 셀 스트링(CST11)이 선택된 강유전체 커패시터(FC101)는, 다른 쪽의 전극(플레이트선)측으로부터 한쪽의 전극(노드 전극)측으로 향하는 분극 상태로 되고, 강유전체 커패시터(FC101)에는 데이터 "0"이 기입된다.
그리고, 선택 플레이트선(PL11)의 전위가 0V로 전환되어도 분극 반전은 일어나지 않고 데이터 "0"의 기록 상태가 유지된다.
한편, 센스 앰프(141)에 원하는 데이터로서, 데이터 "1"이 기입된 경우, 센스 앰프(141)에 의해 비트선(BL11)이 VCC로 드라이브된다. 이 때, 플레이트선(PL11)의 전위는 전원 전압 VCC레벨로 유지되고 있다. 따라서, 이 경우에는 기입은 행해지지 않는다.
그리고, 선택 플레이트선(PL11)의 전위가 0V로 전환된다.
이에 따라, 한쪽의 전극(노드 전극)측으로부터 다른 쪽의 전극(플레이트선)측으로 향하는 분극 상태로 되어, 강유전체 커패시터(FC101)에는 데이터 "1"이 기입된다.
이상과 같이 선택된 강유전체 커패시터(FC101)에 접속된 플레이트선(PL11)을 이용한 기입을 행한 후, 선택 플레이트선(PL11)이 전원 전압 VCC로부터 VCC/2로 되돌아가게 되고, 이번에는 플레이트선(PL12)을 VCC/2로부터 0V로 전환하여, 재차 비트선(BL11, BL12)이 0V로 이퀄라이즈되어, 부유 상태로 된다.
그리고, 전술한 강유전체(FC101)의 판독 동작과 동일한 동작을 행하여, 즉, 플레이트선(PL12)의 전위가 0V로부터 전원 전압 VCC레벨로 상승된다. 이 때, 비선택의 플레이트선(PL11, PL13, PL14)의 전위는 VCC/2에 고정된다.
이 상태에서, 비트선(BL11, BL12)에 기억 데이터에 따른 전하의 방출이 행해지고, 그리고, 센스 앰프(141)가 활성화되어, 강유전체 커패시터(FC102)의 데이터가 센스 앰프에 판독되고, 또한 재기입이 행해진다.
이하, 차례로 플레이트선(PL13, PL14)에 대해서도 플레이트선(PL12)과 동일한 조작이 행해지고, 노드 전극(ND11)을 공유하는 모든 강유전체 커패시터에 대하여 데이터의 재기입이 행해진다.
이상의 셀 스트링(CST11)의 강유전체 커패시터(FC101~FC104)에 대한 연속 또한 일괄하여 판독 및 재기입이 행해진 후, 제1 워드선(WL11)으로의 인가 전압이 전원 전압 VCC+α로부터 0V로 전환되고, 이번에는 제2 워드선(WL12)으로의 인가 전압이 0V로부터 전원 전압 VCC+α로 전환된다.
즉, 셀 스트링(CST11)의 강유전체 커패시터(FC101~FC104)에 대한 연속 또한 일괄하여 판독 및 재기입을 행한 후, 셀 스트링(CST12)의 노드 전극(ND12)을 공유하는 4개의 강유전체 커패시터(FC105~FC108)에 대하여, 판독 및 재기입 동작이 행해진다.
이들 강유전체 커패시터(FC105~FC108)에 대하여, 판독 및 재기입 동작은, 전술한 강유전체 커패시터(FC102~FC104)의 경우와 동일하게 행해진다.
이에 따라, 강유전체 커패시터(FC10)의 판독으로 디스터브를 받은 모든 강유전체 커패시터(FC102~FC103, FC103~FC108)가 1회씩 재기입(리프레시)되게 된다.
다음에, 제2 동작 모드에서의 판독 동작을 설명한다.
이 제2 동작 모드에 있어서는, 2개의 강유전체 커패시터를 이용하여, 상보적(相補的)으로 1 비트를 기억한다.
도 1 구성의 경우, 예를 들면, 데이터는 각각 강유전체 커패시터(FC101과 FC105, FC102와 FC106, FC103과 FC107, FC104와 FC108, 및 FC109와 FC113, FC110과 FC114, FC111과 FC115, FC112와 FC116)를 쌍으로 하고, 그 분극 방향에 의해 상보적으로 1 비트씩 기억된다.
제2 동작 모드의 판독 동작
그리고, 여기에서는, 강유전체 커패시터(FC101)는 노드 전극(ND11)측으로부터 플레이트선(PL11)측으로 향하는 방향으로, 강유전체 커패시터(FC105)는 플레이트선(PL11)측으로부터 노드 전극(ND12)측으로 향하는 방향으로 분극되고, 그 상보적인 정보로 데이터가 기억되어 있는 것으로 한다.
초기 상태에서는, 플레이트선(PL11~PL14)과 비트선(BL11~BL14)은 VCC/2에 고정되어 있다.
여기에서, 워드선(WL11)및 워드선(WL12)이 동시에 선택되어 전원 전압 VCC+α가 인가된다. 이에 따라, 셀 스트링(CST11, CST12)의 패스 트랜지스터(TR101, TR102)가 도통 상태로 유지되고, 노드 전극(ND11, ND12)이 비트선(BL11, BL12)에 접속된다. 그리고, 이 경우, 실제로는 셀 스트링(CST13, CST14)의 패스 트랜지스터(TR103, TR104)도 도통 상태로 유지된다. 노드 전극(ND13, ND14)도 비트선(BL13, BL14)에 접속되지만, 이하에서는, 셀 스트링(CST11, CST12)에만 주목하여 설명한다.
다음에, 선택된 플레이트선(PL11)의 전위가 VCC/2로부터 0V로 전환되어, 최소한 비트선(BL11, BL12)이 0V로 이퀄라이즈된 후, 부유 상태로 된다.
다음에, 플레이트 디코더(13)에 의해 선택 플레이트선(PL11)의 전위가 0V로부터 전원 전압 VCC레벨로 상승된다. 이 때, 비선택의 플레이트선(PL12~PL14)의 전위는 VCC/2에 고정된다.
이에 따라, 강유전체 커패시터(FC101)에는 원래의 분극과 반대 방향으로 전원 전압 VCC가 인가되어 그 분극 상태가 반전되고, 반전 전하가 방출된다.
한편, 강유전체 커패시터(FC105)에는 분극 방향과 동일 방향의 전압이 인가되기 때문에, 분극은 반전되지 않는다.
따라서, 반전 전하분만큼 비트선(BL11)의 전위는 비트선(BL12)의 전위보다 약간 높아진다.
여기에서, 센스 앰프(141)가 활성화되고, 비트선(BL11과 BL12)의 전위차가 증폭되어 판독되는 동시에, 비트선(BL11)이 VCC에, 비트선(BL12)이 0V로 구동된다.
또한, 플레이트선(PL11)의 전위가 전원 전압 VCC로부터 0V로 전환된다. 이에 따라, 분극 반전된 강유전체 커패시터(1)는 재차 분극되어, 원래의 데이터가 재기입된다.
본 제2 동작 모드에 있어서도, 판독 공정에서의 공유의 노드 전극(ND11, ND12)의 전위 변동에 의해, 전위가 (1/2)VCC에 고정된 비선택의 플레이트선(PL12~PL14)에 접속된 비선택의 강유전체 커패시터(FC102~FC104, FC106~FC108)에 대하여 (±1/2)VCC가 인가된다.
그래서, 쌍을 이루는 선택된 강유전체 커패시터(FC101, FC105)의 판독을 끝내면, 선택 플레이트선(PL11)의 전위가 VCC/2로 되돌아가게 되고, 이번에는 플레이트선(PL12)의 전위가 VCC/2로부터 OV로 전환되어, 재차 비트선(BL11, BL12)이 0V로 이퀄라이즈되고, 부유 상태로 된다.
그리고, 전술한 강유전체(FC101)의 판독 동작과 동일한 동작을 행하여, 즉, 플레이트선(PL12)의 전위가 0V로부터 전원 전압 VCC레벨로 상승된다. 이 때, 비선택의 플레이트선(PL11, PL13, PL14)의 전위는 VCC/2에 고정된다.
이번에는 쌍을 이루는 강유전체 커패시터(FC102, FC106)의 데이터가 센스 앰프(141)에 판독되어, 재기입된다.
이하, 차례로 플레이트선(PL13, PL14)에 대해서도 플레이트선(PL12)과 동일한 조작이 행해지고, 노드 전극(ND11 및 ND12)을 공유하는 모든 강유전체 커패시터에 대하여 데이터의 재기입이 행해진다.
이와 같이 하여, 본 제2 동작 모드에서도, 노드 전극을 공유하는 비선택의 강유전체 커패시터는 디스터브를 받지만, 동일 액세스 공정으로 반드시 한번 재기입이 행해지므로, 그 때마다 데이터 열화로부터 회복된다.
따라서, 데이터 열화의 정도는 리프레시로부터 다음의 재기입까지의 디스터브 회수에 한정된다. 본 실시 형태의 경우, 디스터브의 상한은 6회이다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 메모리 셀 어레이(11)를 복수의 셀 유닛(UT)으로 분할하고, 또한, 각 셀 유닛을 4열의 셀 스트링(CST11~CST14)으로 분할하고, 각 셀 스트링(CST11~CST14)에서는, 패스 트랜지스터를 통해 비트선에 접속되는 노드(ND11~ND14)에 대하여 각각 복수의 강유전체 커패시터의 한쪽 전극을 접속하는 동시에, 다른 쪽 전극을 각각 상이한 플레이트선(PL11~PL14)에 접속하여 각 셀 스트링 내의 복수의 강유전체 커패시터에 대하여 독립적으로 액세스 가능하게 하고, 셀 스트링의 원하는 메모리 셀로서의 강유전체 커패시터를 액세스하는 경우, 셀 스트링으로 선택하고, 선택된 강유전체 커패시터의 액세스(기입 또는 판독) 하는 동시에, 선택된 강유전체 커패시터와 동일한 선택 플레이트선에 접속된 셀 스트링의 강유전체 커패시터에 대해서도 액세스하여 재기입하고, 또한 비선택의 플레이트선에 접속된 강유전체 커패시터에 대해서도 일괄하여 연속으로 액세스하여 재기입하도록 했으므로, 면적적(面積的) 오버헤드(overhead)를 최소로 억제하면서, 판독, 기입이 어떠한 순서로 행해져도 디스터브 회수는 일정한 범위 이내로 제한할 수 있다. 따라서, 데이터 소실을 수반하지 않고 신뢰성이 높은 액세스가 가능하게 되는 이점이 있다.
또, 본 발명에서는, 동일한 칩으로, 강유전체 커패시터 1개에 기억하는 제1 동작 모드와 강유전체 커패시터 2개에 기억하는 제2 동작 모드를 겸비하도록 구성했지만, 이에 한정되지 않고, 본 발명이 강유전체 커패시터 1개로 1 비트를 기억하는 제1 동작 모드에서만 동작하는 구성, 또는, 강유전체 커패시터 2개로 1 비트를 기억하는 제2 동작 모드에서만 동작하는 구성으로 하는 것이 가능함은 물론이다.
단, 제1 동작 모드에서는 기억 용량을 크게 취할 수 있지만, 참조 전위가 필요하게 되고, 동작 마진이 작아 제조 수율을 얻기 힘들다. 한편, 제2 동작 모드에서는 제조 수율을 얻기 쉽지만, 기억 용량이 작다.
따라서, 이들을 겸비함으로써, 테스트 공정이나 제품 출하에 유연성을 얻을 수 있다.
예를 들면, 먼저, 제품을 제2 동작 모드에서 테스트하고, 패스된 것을 재차 제1 동작 모드에서 테스트하여, 제품을 2 방법으로 선별하는 것도 가능해지는 등의 이점이 있다.
또, 본 실시 형태에 의하면, 패스 트랜지스터를 통해 비트선에 접속되는 노드(ND11~ND14)에 대하여 각각 복수의 강유전체 커패시터의 한쪽 전극을 접속하도록 구성했지만, 또한, 이 강유전체 커패시터를 스택형(stack type)으로 함으로써, 패스 트랜지스터 상에도 강유전체 커패시터를 형성할 수 있어, 단순 매트릭스형과 거의 동일한 셀 면적을 실현할 수 있다.
이하, 이 이점에 대하여, 도 5 (A), 5 (B) 및 도 6 (A), 6 (B)와 관련하여 설명한다.
도 5 (A) 및 5 (B)는 본 발명에 관한 강유전체 메모리의 강유전체 커패시터를 스택형으로 한 경우의 한 셀 스트링부를 나타낸 도면으로서, 도 5 (A)는 레이아웃을 나타낸 평면도, 도 5 (B)는 단면도이다. 그리고, 도 5 (A) 및 5 (B)에 있어서는, 해칭(hatching)은 생략되어 있다.
또, 여기에서는, 셀 스트링(CST11)을 예로 설명한다.
도 5 (A) 및 5 (B)에서, (101)은 반도체 기판, (102)는 소자 분리 영역, (103)은 드레인 및 소스 영역, (104)는 게이트 산화막, (105)는 폴리실리콘 또는 폴리사이드로 이루어지는 게이트 전극(워드 전극), (106)은 노드 전극(ND11)을 구성하는 4개의 강유전체 커패시터의 공통 하부 전극, (107)은 강유전체 커패시터 절연체, (108a, 108b, 108c, 108d)는 플레이트선(PL11, PL12, PL13, PL14)을 구성하는 상부 전극, (109)는 층간 절연막, (110)은 비트선(BL11)을 구성하는 알루미늄 배선층을 각각 나타내고 있다.
도 (5 (A) 및 5 (B)에 나타낸 바와 같이, 본 강유전체 커패시터(10)는 공통의 노드 전극(ND11)에 접속되는 강유전체 커패시터(FC101~FC104)의 한쪽 전극을 공통으로 하부 전극(106)으로서 구성하고, 이 하부 전극 상(106)에 강유전체 커패시터 절연체(107)를 형성하고, 강유전체 커패시터 절연체(107) 상에 소정 간격을 두고 상부 전극(108a, 108b, 108c, 108d)을 형성하여, 스택형의 강유전체 커패시터를 구성하고 있다. 그리고, 강유전체 커패시터는 패스 트랜지스터의 상층에 형성되어 있다.
하부 전극(106)은 콘택트(CNT101)에 의해 드레인 및 소스 영역(103)에 접속되고, 트랜지스터(TR)의 영역을 통해, 또한 콘택트(CNT102)를 통해 비트선(BL11)으로서의 알루미늄 배선층(110)에 접속되어 있다.
그리고, 강유전체 커패시터 절연체(107)는 히스테리시스 특성을 가지는 강유전체 재료, 예를 들면 PbZrtTiO3, BiSr2, Ta2O9등에 의해 구성된다.
이 예와 같이, 강유전체 커패시터를 스택형으로 함으로써, 트랜지스터(TR)의 위에도 커패시터를 형성할 수 있어, 단순 매트릭스형과 거의 동일한 셀 면적을 실현할 수 있다.
한편, 도 6 (A) 및 6 (B)는 종래의 1 트랜지스터+1 커패시터형 셀의 구조를 나타낸 도면으로서, 도 6 (A)는 레이아웃을 나타낸 평면도, 도 6 (B)는 단면도이다. 그리고, 도 6 (A) 및 6 (B)에서도 해칭은 생략되어 있다.
도 6 (A) 및 6 (B)에서, (201)은 반도체 기판, (202)는 소자 분리 영역, (203)은 드레인 및 소스 영역, (204)는 게이트 산화막, (205)는 폴리실리콘 또는 폴리사이드로 이루어지는 게이트 전극(워드선), (206a, 206b)는 노드 전극을 구성하는 강유전체 커패시터의 하부 전극, (207)은 강유전체 커패시터 절연체, (208a, 208b)는 플레이트선(PL11, PL12)을 구성하는 상부 전극, (209)는 층간 절연막, (210)은 비트선(BL11)을 구성하는 알루미늄 배선층을 각각 나타내고 있다.
도 6 (A) 및 6 (B)에 나타낸 바와 같이, 종래의 구조에서는, 노드 전극을 공유하고 있지 않기 때문에, 2 비트에 하나의 비트선 콘택트 영역(CNT202)과 소자 분리 영역(202), 비트마다의 트랜지스터 영역(TR)과 노드 콘택트 영역(CNT201a, CNT201b)을 각각 기판 상에 확보할 필요가 있다.
도 5 (A) 및 5 (B)와 도 6 (A) 및 6 (B)를 비교하여 명백한 바와 같이, 본 발명의 구성을 이용하면, 비트당 점유 면적은 종래의 약 1/2까지 대폭 축소할 수 있다. 나아가, 비트선 콘택트나 노드 콘택트와 게이트 전극과의 맞춤 여유를 충분히 취할 수 있어, 제조 공정의 마진 확보도 용이하다.
또, 도 7 (A) 및 7 (B)는 본 발명에 관한 강유전체 메모리의 강유전체 커패시터를 스택형으로 한 경우의 한 셀 스트링부의 다른 구성예를 나타낸 도면으로서, 도 7 (A)는 레이아웃을 나타낸 평면도, 도 7 (B)는 단면도이다. 그리고, 도 7 (A) 및 7 (B)에서도 해칭은 생략되어 있다.
이 예에서는, 확산층(103)을 경사지게 하고 비트선(BL111)의 횡으로부터 공유 노드(ND11)와 확산층(103)의 콘택트를 취함으로써, 각 강유전체 커패시터를 비트선의 상층에 형성하고 있다.
이에 따라, 비트선 방향으로 인접하는 노드(ND11, ND13 또는 ND14) 간의 거리를 채울 수 있어, 메모리 셀 면적을 더욱 축소할 수 있다.
이상 설명한 실시 형태에서는, 동일 노드에 강유전체 커패시터가 4개 접속된 경우에 대하여 설명했지만, 강유전체 커패시터는 2개 이상이면 몇개 접속되어 있어도 된다.
일반적으로, 동일 노드에 접속되는 강유전체 커패시터의 수가 많을 수록 기억 밀도는 높아지지만, 디스터브 회수가 증가하므로 데이터가 열화되기 쉬어진다.
또, 데이터 판독 시 비트선 전위가 약간 변동하므로, 동일 노드에 접속된 커패시터수가 많으면 그곳으로부터 변동분의 전하가 방출되어 노이즈로 된다.
따라서, 동일 노이즈에 접속되는 커패시터수는 8개 이하, 즉 2개에서 8개의 사이가 바람직하다.
이상 설명한 바와 같이, 본 발명에 의하면, 면적적 오버헤드를 최소로 억제하면서, 효과적으로 디스터브 회수를 제한하고, 그 상한을 적은 회수로 확정함으로써 데이터 파괴가 없는, 안정된 액세스를 보증할 수 있는 이점이 있다.
또, 본 발명에 의하면, 특성이 안정된 상보형 2 커패시터/비트의 기억 방식으로 DRAM과 동등한 기억 밀도 및 1 커패시터/비트의 기억 방식으로 DRAM의 2배의 기억 밀도를 실현할 수 있고, 나아가서는 대용량이며 또한 신뢰성이 높은 강유전체 메모리를 염가에 실현할 수 있다는 이점이 있다.
상기와 같이, 본 발명에 대하여 실시 형태를 참조하여 상세히 설명했으나, 이 기술 분야에서 숙련된 사람은 본 발명의 기본 개념 및 범위를 일탈하지 않고 여러 가지의 변형을 가할 수 있음을 알 수 있을 것이다.

Claims (13)

  1. 제1 비트선,
    제2 비트선,
    제1 워드선,
    제2 워드선,
    복수의 플레이트선(plate line),
    제1 노드(node) 전극, 상기 제1 비트선과 상기 제1 노드 전극 사이에 접속되고, 상기 제1 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제1 패스(path) 트랜지스터, 및 상기 제1 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체(强誘電體) 커패시터(capacitor)를 가지는 제1 셀 스트링(cell string), 및
    제2 노드 전극, 상기 제2 비트선과 상기 제2 노드 전극 사이에 접속되고, 상기 제2 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제2 패스 트랜지스터, 및 상기 제2 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제2 셀 스트링
    을 가지는 강유전체 메모리.
  2. 제1항에 있어서,
    상기 제1 워드선과 제2 워드선을 독립적으로 선택하고, 상기 제1 패스 트랜지스터와 제2 패스 트랜지스터를 독립적으로 도통 상태 또는 비도통 상태로 유지시켜, 패스 트랜지스터가 도통 상태에 있는 셀 스트링의 복수의 강유전체 커패시터의 각각에 대하여 독립적으로 액세스(access) 가능한 수단을 가지는 강유전체 메모리.
  3. 제2항에 있어서,
    상기 제1 워드선이 선택된 경우에는, 상기 제2 비트선에 참조 전위를 부여하고, 상기 제2 워드선이 선택된 경우에는, 상기 제1 비트선에 참조 전위를 부여하는 수단을 가지는 강유전체 메모리.
  4. 제2항에 있어서,
    데이터 판독 시에 상기 제1 워드선이 선택되면, 제1 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄(一括)하여 판독과 재기입을 행하고, 또한 계속하여 상기 제2 워드선을 선택하여, 제2 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고,
    데이터 판독 시에 상기 제2 워드선이 선택되면, 제2 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고, 또한 계속하여 상기 제1 워드선을 선택하여, 제1 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하는 수단을 가지는 강유전체 메모리.
  5. 제1항에 있어서,
    상기 제1 워드선과 제2 워드선을 동시에 선택하고, 상기 제1 패스 트랜지스터와 제2 트랜지스터를 병렬로 도통 상태로 유지시켜, 각 플레이트선을 전극으로서 공유하는 상기 제1 및 제2 셀 스트링 내의 한 쌍의 강유전체 커패시터에 1 비트를 기억하는 수단을 가지는 강유전체 메모리.
  6. 제5항에 있어서,
    데이터 판독 시에 상기 제1 및 제2 워드선이 선택되면, 상기 제1 및 제2 셀 스트링의 각 강유전체 커패시터 쌍에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독 및 재기입을 행하는 수단을 가지는 강유전체 메모리.
  7. 제1항에 있어서,
    각 강유전체 커패시터가 비트선의 상층에 형성되어 있는 강유전체 메모리.
  8. 제1 동작 모드와 제2 동작 모드에서 동작이 가능한 강유전체 메모리로서,
    제1 비트선,
    제2 비트선,
    제1 워드선,
    제2 워드선,
    복수의 플레이트선,
    제1 노드 전극, 상기 제1 비트선과 상기 제1 노드 전극 사이에 접속되고, 상기 제1 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제1 패스 트랜지스터, 및 상기 제1 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제1 셀 스트링, 및
    제2 노드 전극, 상기 제2 비트선과 상기 제2 노드 전극 사이에 접속되고, 상기 제2 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제2 패스 트랜지스터, 및 상기 제2 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제2 셀 스트링, 및
    상기 제1 동작 모드 시에는, 상기 제1 워드선과 제2 워드선을 독립적으로 선택하고, 상기 제1 패스 트랜지스터와 제2 패스 트랜지스터를 독립적으로 도통 상태 또는 비도통 상태로 유지시켜, 패스 트랜지스터가 도통 상태에 있는 셀 스트링의 복수의 강유전체 커패시터의 각각에 대하여 독립적으로 액세스하여 1개의 강유전체 커패시터에 1 비트를 기억하고, 상기 제2 동작 모드 시에는, 상기 제1 워드선과 제2 워드선을 동시에 선택하고, 상기 제1 패스 트랜지스터와 제2 트랜지스터를 병렬로 도통 상태로 유지시켜, 각 플레이트선을 전극으로서 공유하는 상기 제1 및 제2 셀 스트링 내의 한 쌍의 강유전체 커패시터에 1 비트를 기억하는 모드 수단
    을 가지는 강유전체 메모리.
  9. 제8항에 있어서,
    상기 모드 수단은 제1 동작 모드 시에, 상기 제1 워드선이 선택된 경우에는, 상기 제2 비트선에 참조 전위를 부여하고, 상기 제2 워드선이 선택된 경우에는, 상기 제1 비트선에 참조 전위를 부여하는 강유전체 메모리.
  10. 제1항에 있어서,
    데이터 판독 시에 상기 제1 워드선이 선택되면, 제1 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고, 또한 계속하여 상기 제2 워드선을 선택하여, 제2 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고,
    데이터 판독 시에 상기 제2 워드선이 선택되면, 제2 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고, 또한 계속하여 상기 제1 워드선을 선택하여, 제1 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하는 수단을 가지는 강유전체 메모리.
  11. 제1항에 있어서,
    상기 모드 수단은 제2 동작 모드 시의 데이터 판독 시에, 상기 제1 및 제2 워드선이 선택되면, 상기 제1 및 제2 셀 스트링의 각 강유전체 커패시터 쌍에 기억된 모든 데이터에 대하여 연속 또는 일괄하여 판독과 재기입을 행하는 수단을 가지는 강유전체 메모리.
  12. 제1 비트선, 제2 비트선, 제1 워드선, 제2 워드선, 복수의 플레이트선, 제1 노드 전극, 상기 제1 비트선과 상기 제1 노드 전극 사이에 접속되고, 상기 제1 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제1 패스 트랜지스터, 및 상기 제1 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제1 셀 스트링, 및 제2 노드 전극, 상기 제2 비트선과 상기 제2 노드 전극 사이에 접속되고, 상기 제2 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제2 패스 트랜지스터, 및 상기 제2 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제2 셀 스트링을 가지는 강유전체 메모리의 액세스 방법으로서,
    상기 제1 워드선과 제2 워드선을 독립적으로 선택하고,
    데이터 판독 시에 상기 제1 워드선이 선택된 경우에는, 제1 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고, 또한 계속하여 상기 제2 워드선을 선택하여, 제2 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고,
    데이터 판독 시에 상기 제2 워드선이 선택된 경우에는, 제2 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하고, 또한 계속하여 상기 제1 워드선을 선택하여, 제1 셀 스트링의 각 강유전체 커패시터에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하는
    강유전체 메모리의 액세스 방법.
  13. 제1 비트선, 제2 비트선, 제1 워드선, 제2 워드선, 복수의 플레이트선, 제1 노드 전극, 상기 제1 비트선과 상기 제1 노드 전극 사이에 접속되고, 상기 제1 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제1 패스 트랜지스터, 및 상기 제1 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제1 셀 스트링, 및 제2 노드 전극, 상기 제2 비트선과 상기 제2 노드 전극 사이에 접속되고, 상기 제2 워드선에 인가되는 전압에 따라 도통 상태 또는 비도통 상태로 유지되는 제2 패스 트랜지스터, 및 상기 제2 노드 전극에 한쪽의 전극이 공통으로 접속되고, 다른 쪽의 전극이 각각 상이한 플레이트선에 접속된 복수의 강유전체 커패시터를 가지는 제2 셀 스트링을 가지고, 각 플레이트선을 전극으로서 공유하는 제1 및 제2 셀 스트링 내의 한 쌍의 강유전체 커패시터에 1 비트를 기억하는 강유전체 메모리의 액세스 방법으로서,
    데이터 판독 시에 상기 제1 및 제2 워드선을 동시에 선택하여, 상기 제1 및 제2 셀 스트링의 각 강유전체 커패시터 쌍에 기억된 모든 데이터에 대하여 연속 또한 일괄하여 판독과 재기입을 행하는
    강유전체 메모리의 액세스 방법.
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