JPH04207070A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電気的書替え可能な不揮発性半導体記憶装置
（ＥＥＦＲＯＭ）に関する。

（従来の技術） ＥＥＰＲＯＭの一つとして、高集積化が可能なＮＡＮＤ
セル型ＥＥＰＲＯＭが知られている。

これは、複数のメモリセルをそれらのソース、ドレイン
を隣接するもの同士で共用する形で直列接続して一単位
としてビット線に接続するものである。メモリセルは通
常電荷蓄積層と制御ゲートが積層されたＦ　Ｅ　ＴＭＯ
Ｓ構造を有する。メモリセルアレイは、例えばｎ型シリ
コン基板に形成されたｐ型つェル内に集積形成される。

ＮＡＮＤセルのドレイン側は選択ゲートを介してビット
線に接続され、ソース側はやはり選択ゲートを介してソ
ース線（基準電位配線）に接続される。メモリセルの制
御ゲートは、行方向に連続的に配設されてワード線とな
る。

このＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りであ
る。データ書込みの動作は、ビット線から最も離れた位
置のメモリセルから順に行う。選択されたメモリセルの
制御ゲートには高電圧Ｖｐｐ（−２０Ｖ程度）を印加し
、それよりビット線側にあるメモリセルの制御ゲートお
よび選択ゲートには中間電位（−１０Ｖ程度）を印加し
、ビット線にはデータに応じてＯｖまたは中間電位を与
える。ビット線にＯｖが与えられた時、その電位は選択
メモリセルのドレインまで伝達されて、ドレインから浮
遊ゲートに電子注入が生じる。これによりその選択され
たメモリセルのしきい値は正方向にシフトする。ビット
線に中間電位が与えられたときは電子注入が起こらず、
しきい値変化がない。

データ消去は、ＮＡＮＤセル内のすべてのメモリセルに
対して同時に行われる。すなわち全ての制御ゲート３選
択ゲートを０■とし、ビット線およびソース線を浮遊状
態として、ｐ型ウェルおよびｎ型基板に高電圧２０Ｖを
印加する。これにより、全てのメモリセルて浮遊ゲート
の電子かｐ型ウェルに放出され、しきい値は負方向にシ
フトする。

データ読出し動作は、選択されたメモリセルの制御ゲー
トをＯＶとし、それ以外のメモリセルの制御ゲートおよ
び選択ゲートを電源電位Ｖｃｃ（＝５Ｖ）として、選択
メモリセルで電流が流れるか否かを検出することにより
行われる。

以上の動作説明から明らかなように、従来のＮＡＮＤセ
ル型ＥＥＦＲＯＭでは、データ消去は、メモリセルアレ
イが形成されたｐ型ウェルに２０Ｖ程度の高電圧を印加
して行われる。これにより同じｐ型ウェルに形成されて
いるメモリセルは全て消去される。このことは、メモリ
セルアレイの一部分を選択的に消去してデータ書き替え
を行うことができないことを意味する。

大容量ＥＥＦＲＯＭの将来の有望な応用分野として、磁
気記録媒体の置き換えがある。たとえば、フロッピーデ
ィスクやハードディスク等の置き換えである。これら磁
気ディスクでは、消去／書き込みの単位として、５１２
にバイトから１にバイトの範囲が設定されている。ＥＥ
ＦＲＯＭにおいても、従って１にバイト程度の消去単位
を持つことが望まれる。

（発明が解決しようとする課題） 以上のように従来のＥＥＦＲＯＭでは、ｐ型つェル内に
形成された複数のセルを複数の単位ブロックに分けてデ
ータ消去することができないという問題があった。

本発明はこの様な点に鑑みなされたもので、適当なメモ
リセルアレイ・ブロック単位毎のデータ消去を可能とし
た不揮発性半導体記憶装置を提供することを目的とする
。

［発明の構成］ （課題を解決するための手段） 本発明は、第１導電型半導体基板に第２導電型ウェルが
形成され、前記第２導電型ウェル内に、浮遊ゲートと制
御ゲートが積層されたＦ　Ｅ　ＴＭＯＳ構造のメモリセ
ルがそのソース、ドレインを隣接するもの同士で共用す
る形で直列接続されてＮＡＮＤセルを構成してマトリク
ス配列されたメモリセルアレイを有し、各ＮＡＮＤセル
の一端部のドレインは選択ゲートを介して列方向に走る
ビット線に接続され、各ＮＡＮＤセル内の制御ゲートは
行方向に並ぶＮＡＮＤセルについて連続的に配設されて
ワード線を構成する不揮発性半導体記憶装置において、
第２導電型ウェルに消去用の高電位が印加され、アドレ
ス指定されて選択された一または二以上のワード線が接
地され、残りのワード線に前記消去用の高電位と同程度
の高電位が印加され、かつ選択ゲートに前記高電位の±
５Ｖ以内の電位が印加されて、前記選択されたワード線
に繋がる複数のメモリセルを消去する選択ブロック消去
モードを有することを特徴とする。

（作　用） 本発明によれば、ウェル内に形成されたメモリセルアレ
イの全てのメモリセルに対して一括消去するモードのみ
ならず、ワード線選択によって消去単位を適当な大きさ
に設定することができる。

これによって、フロッピーディスクやハードディスクの
置き換えが可能になり、ＥＥＰＲＯＭの応用分野が拡大
される。特に本発明では、ウェルそのものを複数に分割
することをせず、ワード線の選択によりブロック選択消
去を行うから、チップサイズを大きくすることがない。

さらに本発明によれば、ブロック消去時に選択ゲートに
も高電位が印加されるため、選択ゲート部のゲート絶縁
膜の劣化や破壊を防止することができる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は、一実施例のＮＡＮＤセル型 Ｅ　Ｅ　Ｆ　ＲＯＭのメモリセルアレイ部の等価回路で
ある。第２図はそのメモリセルアレイの平面図であり、
第３図（ａ）　（ｂ）はそのＡ−Ａ’およびＢ−Ｂ′断
面図である。ｎ型シリコン基板１にｐ型ウェル２が形成
され、このｐ型ウェル２内に複数のＮＡＮＤセルからな
るメモリセルアレイが形成されている。一つのＮＡＮＤ
セルに着目して説明するとこの実施例では、８個のメモ
リセルＭ　）　１〜ＪＢが直列接続されて一つのＮＡＮ
Ｄセルを構成している。メモリセルはそれぞれ、ｐ型ウ
ェル２上にゲート絶縁膜を介して積層形成された浮遊ゲ
ート３＜３１．３□、・・・、３８）と制御ゲート４　
（４＋　、　４２　、・・・、４８）により構成されて
、それらのソース、ドレインであるｎ型拡散層５は隣接
するもの同士共用する形で、メモリセルが直列接続され
ている。ＮＡＮＤセルのドレイン側。

ソース側には夫々、選択ゲート６□、６□が設けられて
いる。ＮＡＮＤセルのドレイン側拡散層５には、ＣＶＤ
酸化膜７上に配設されたビット線８がコンタクトしてい
る。行方向に並ぶＮＡＮＤセルの制御ゲート４は共通に
制御ゲート線ＣＧ、、。

ＣＣｌ２．・・・、ＣＧ、、として配設されている。制
御ゲート線ＣＧ　Ｉｌ＋　　ＣＧ　＋２．・・・、ＣＧ
、８はそれぞれワード線ＷＬ、、、ＷＬ、２．　　・・
・、ＷＬ、８となる。、選択ゲート６、．６□もそれぞ
れ行方向に連続的に選択ゲート制御線Ｓ　Ｇ　１０．　
　Ｓ　Ｇ　１２として配設さレテイル。一方、列方向に
は、二つのＮＡＮＤセルがビット線コンタクト部で折り
返す形で配設されていて、列方向に走るビット線８に共
通接続されている。そしてＮＡＮＤセルのビット線コン
タクト部から最も遠いソース拡散層５は、ワード線方向
に共通ソース線ＳＳとして配設されている。

この様に構成されたＥＥＦＲＯＭの書き込み。

消去および読出しの動作を次に説明する。例えば、制御
ゲート線ＣＧ＋ｓ（すなわちワード線ＷＬ＋ｓ）に沿う
メモリセルにデータ書込みを行う場合、この制御ゲート
線ｗｃｃ、ｓに高電位Ｖｐｐ−２０Ｖを印加し、これよ
りビット線側の制御ゲート線ＣＧ、□〜ＣＧ＋７および
選択ゲート線ＳＣ＋＋には中間電位（−１０Ｖ程度）を
印加し、ビット線にはデータに応じてＯｖまたは中間電
位を与える。

ＯＶが与えられたビット線に沿う選択メモリセルでは、
ドレインから浮遊ゲートに電子注入が生じ、メモリセル
のしきい値は正方向にシフトする。中間電位が与えられ
たビット線に沿うメモリセルでは電子注入が起こらず、
変化がない。同様の書き込み動作がビット線から離れた
メモリセルから順に行われる。

データ消去は、選択単位ブロック毎に行われる。

例えば第１図には、破線で示したように、メモリセルア
レイの一本のワード線ＷＬ、、に沿う複数のメモリセル
を選択消去ブロック１ｏとして選択とした場合の各部の
電位を記入しである。この消去モードでは、ｎ型基板１
およびｐ型ウェル２に２０Ｖ、選択されたワード線ＷＬ
、、の電位をｏｖとし、他の全ての非選択ワード線には
ｐ型ウェル２と同程度の高電位（いまの場合２０Ｖ）を
印加する。ｐ型ウェル２に印加する電位との差が±５Ｖ
程度は許容される。即ち、ｐ型ウェル２の濃度やゲート
絶縁膜厚等のばらつきがあっても、はぼこの範囲に設定
されていれば、実用上問題ないことが確認された。全て
の選択ゲート線および共通ソース線にも同様に２０Ｖを
印加する。ビット線は全てオーブンとする。この時、ｐ
型ウェルを２０Ｖに上げ下げする際に、ｐ型ウェルと非
選択ワード線の電位差が５ｖ以上にならないように、非
選択ワード線の電位を同時に上げ下げすることが必要で
ある。これにより、選択されたーワード線Ｗ　Ｌ　１、
で決まる消去ブロック１０内の全てのメモリセルで浮遊
ゲートの電子がｐ型ウェル２に放出され、しきい値は負
方向にシフトする。それ以外のメモリセルでは、浮遊ゲ
ートの電子放出はおこらず、データ消去されない。

データ読出し動作は従来と同様である。

以上のようにしてこの実施例によれば、ｐ型つェル内の
メモリセルアレイを−ワード線毎に選択的にデータ消去
する選択ブロック消去ができる。

したがって、大容量化したＥＥＦＲＯＭによるフロッピ
ーディスクやハードディスクの置換が容易になる。ｐ型
ウェルそのものを単位ブロックごとに分割すると、深い
ｐ型ウェルの形成には大きい横方向拡散を伴うため、大
きい面積を消費することになるが、本発明ではｐ型ウェ
ルそのものは分割しないから、面積の増大はない。

なお消去時に選択ゲートに印加する電位として、第２導
電型ウェルに印加する電位の半分程度とすることも考え
られる。例えば、書き込み時に選択ゲートに印加する電
位Ｖ　ｐｐ／　２を消去時にも利用するようにすれば、
回路的な制約を低減できるという効果が得られる。

以上の実施例では、−ワード線単位で消去ブロックとし
たが、二重上のワード線単位で消去ブロックとすること
も出来る。例えば第４図は、８ワ一ド線分のメモリセル
を選択消去ブロック２０とした場合の消去モードでの各
部電位関係を、第１図に対応させて示している。

［発明の効果コ 以上述べたように本発明によれば、一つのウェル内に形
成されたＮＡＮＤセル型メモ型上モリセルタ消去単位を
選択してブロック消去を可能としたＥＥＦＲＯＭを提供
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＮＡＮＤセル型ＥＥＰＲＯ
Ｍのメモリセルアレイを示す等価回路図、 第２図はメモリセルアレイの平面図、 第３図（ａ）　（ｂ）はそれぞれ第２図のＡ−Ａ’。 Ｂ−Ｂ’断面図、 第４図は他の実施例のメモリセルアレイの等価回路図で
ある。 １・・・ｎ型シリコン基板、２・・・ｐ型ウェル、３・
・・浮遊ゲート、４・・・制御ゲート、６・・・ソース
。 ドレイン拡散層、７・・・ＣＶＤ酸化膜、８・・・ビッ
ト線、１０．２０・・・選択消去ブロック。 出願人代理人　弁理士　鈴江武彦 オーアノ　　　オーフッ　　　　　　　　　　　オーフ
ッ第　１ＦＭ

Claims (1)

【特許請求の範囲】
1. （１）第１導電型半導体基板に第２導電型ウェルが形成
   され、前記第２導電型ウェル内に、浮遊ゲートと制御ゲ
   ートが積層されたＦＥＴＭＯＳ構造のメモリセルがその
   ソース、ドレインを隣接するもの同士で共用する形で直
   列接続されてＮＡＮＤセルを構成してマトリクス配列さ
   れたメモリセルアレイを有し、各ＮＡＮＤセルの一端部
   のドレインは選択ゲートを介して列方向に走るビット線
   に接続され、各ＮＡＮＤセル内の制御ゲートは行方向に
   並ぶＮＡＮＤセルについて連続的に配設されてワード線
   を構成する不揮発性半導体記憶装置において、 前記第２導電型ウェルに消去用の高電位が印加され、ア
   ドレス指定されて選択された一または二以上のワード線
   が接地され、残りのワード線に前記消去用の高電位と同
   程度の高電位が印加され、かつ前記選択ゲートに前記高
   電位の±５Ｖ以内の電位が印加されて、前記選択された
   ワード線に繋がる複数のメモリセルを消去する選択ブロ
   ック消去モードを有することを特徴とする不揮発性半導
   体記憶装置。