JP3622536B2

JP3622536B2 - 不揮発性半導体記憶装置の製造方法

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Publication number: JP3622536B2
Application number: JP32856098A
Authority: JP
Inventors: 葛原　　剛; 則行岩森; 喜明中山; 祥司水野; 聡大平
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-11-18
Filing date: 1998-11-18
Publication date: 2005-02-23
Anticipated expiration: 2018-11-18
Also published as: JP2000150683A

Description

【０００１】
【発明の属する技術分野】
本発明は、電気的に書き込み可能な不揮発性半導体記憶装置の製造方法に関し、例えばＥＰＲＯＭに適用して好適である。
【０００２】
【従来の技術】
ＥＰＲＯＭ等の２層ゲートからなる不揮発性メモリは、半導体基板上において、キャパシタや他のトランジスタ等と共に形成される。
従来のＥＰＲＯＭの製造プロセスを図１０〜図１５に示し、これらの図に基づいてＥＰＲＯＭの製造工程について説明する。なお、本図では、ＥＰＲＯＭをキャパシタ及びＭＯＳトランジスタと同一基板上に形成する場合を示す。
【０００３】
まず、図１０（ａ）に示すように、ｐ型のＳｉ基板５１にｐ型不純物及びｎ型不純物を注入、拡散して、Ｐウェル５１ａ及びＮウェル５１ｂを形成したのち、選択酸化法を用いてフィールド酸化膜５２を形成する。
そして、図１０（ｂ）に示すように、ウェハ全面にダミー酸化膜５３を形成し、選択酸化時のＳｉ基板５１の表面の残留応力層を除去する。
【０００４】
続いて、このダミー酸化膜５３を除去し、図１１（ａ）に示すように、ＥＰＲＯＭの第１ゲート酸化膜５４を形成する。そして、ＥＰＲＯＭのＶｔ調整のため、ＥＰＲＯＭ領域のＳｉ基板５１の表面に選択的にｐ型若しくはｎ型の不純物を注入する。
次に、図１１（ｂ）に示すように、１層目のポリシリコン膜５５を成膜したのち、図１２（ａ）に示すように、フォトエッチングによりポリシリコン膜５５をパターニングし、ＥＰＲＯＭ領域の全体にポリシリコン膜５５を残すと共に、キャパシタの下部電極５６を形成する。
【０００５】
その後、図１２（ｂ）に示すように、ＥＰＲＯＭ領域に残されたポリシリコン膜５５及び下部電極５６の表面を覆うように誘電膜５７を形成する。
そして、誘電膜５７のうち、Ｓｉ基板５１の表面に形成された部分を除去したのち、図１３（ａ）に示すように、ウェハ全面に酸化膜を形成することにより、ＭＯＳトランジスタ領域のゲート酸化膜５８を形成する。
【０００６】
続いて、ｎチャネル型のＭＯＳトランジスタのＶｔ調整用の不純物をゲート酸化膜５８を透過させて、ＭＯＳトランジスタ領域に選択的に注入したのち、２層目のポリシリコン膜５９をウェハ全面に成膜する。
そして、図１３（ｂ）に示すように、フォトエッチングにより２層目及び１層目のポリシリコン膜５９、５５を同時にパターニングし、ＥＰＲＯＭのコントロールゲート６０ａとフローティングゲート６０ｂを形成する。
【０００７】
また、続いて、図１４（ａ）に示すように、フォトエッチングにより２層目のポリシリコン膜５９をパターニングし、キャパシタの上部電極６１及びＭＯＳトランジスタのゲート６２を形成する。
その後、熱酸化にってゲート保護膜６４をウェハ全面に形成する。
そして、ＥＰＲＯＭの書き込み速度向上のため、ドレインとフローティングゲート６０ｂｃとのオーバーラップ長が、ｎチャネル型ＭＯＳトランジスタのゲート６２とドレインとのオーバーラップ長よりも長くなるようにする必要があるため、図１４（ｂ）に示すように、ＥＰＲＯＭのみ先にソース、ドレイン形成用の領域６５ａを形成する。この工程は、ＬＤＤ構造でのサイドウォール膜形成前にソース、ドレイン不純物を注入するか、若しくはソース、ドレイン形成用の不純物注入後に拡散長を稼ぐために熱処理を行うものである。
【０００８】
続いて、図１５（ａ）に示すように、イオン注入により、ｎチャネル型ＭＯＳトランジスタのソース、ドレイン６５ｂを形成すると共に、ＥＰＲＯＭ領域においてはソース、ドレイン６５ａに重ねてさらに不純物が注入されるようにする。この後、図１５（ｂ）に示すように、ＣＶＤ法により層間絶縁膜６６を形成したのち、層間絶縁膜６６の平坦化工程を行い、さらに、層間絶縁膜６６に電極引き出しのためのコンタクトホール６６ａを形成したのち、配線６７の形成及び素子保護のための保護膜６８の形成を行ってＥＰＲＯＭが完成する。
【０００９】
このような製造プロセスを経て、キャパシタ及びｎチャネル型ＭＯＳトランジスタと共にＥＰＲＯＭが形成される。
このＥＰＲＯＭは、一層目のポリシリコン膜５５でフローティングゲート６０ｂが構成されていると共に、二層目のポリシリコン膜５９でコントロールゲート６０ａが構成されており、フローティングゲート６０ｂの上にコントロールゲート６０ａが配置された構成となっている。
【００１０】
【発明が解決しようとする課題】
従来では、上述した製造プロセスに基づいてＥＰＲＯＭが形成されているが、ＥＰＲＯＭの形成のためにのみ必要とされる工程があり、製造工程が増加してしまうという問題がある。
具体的には、図１１（ａ）に示す第１ゲート酸化膜形成工程や、その後に行うＥＰＲＯＭのＶｔ調整用の不純物注入工程、図１１（ｂ）に示す一層目のポリシリコン膜５４成膜後に行うＥＰＲＯＭのフローティングゲート分離部の除去工程、図１３（ｂ）に示すコントロールゲート６０ａ及びフローティングゲート６０ｂを形成するためのフォトエッチング工程、図１４（ｂ）に示すソース、ドレイン形成工程等が、ＥＰＲＯＭの形成のためのみに必要とされる。
【００１１】
なお、キャパシタの下部電極を、基板内のｎ型不純物拡散層で構成した単層ゲート方式のメモリセルが知られている。この方式によると工程の追加なしのＥＰＲＯＭの形成が可能であるが、この単層ゲート方式では、拡散層をコントロールゲート電極として用いるため、書き込み時に印加する電圧が拡散層のアンバランシェ耐圧によって制限されてしまうということ、拡散層／基板間形成される寄生容量の影響により、書き込み効率に大きく影響するフローティングゲート電位の上昇が余り期待できないということから好ましくない。
【００１２】
また、単層ゲート方式の問題の解決するために、ＳＯＩ基板を使用してコントロールゲートとなる拡散領域を形成し、トレンチ分離にて周囲と絶縁させる方法が特開平７−１４７３４０号公報に提案されているが、この方法では、ウエハ原石として高価なＳＯＩウエハが必要であるだけでなく、トレンチ分離のための工程追加が必要となるため好ましくない。
【００１３】
さらに、特開平５−２１１３０７号公報では、ゲート間に強誘電体を用いたＦＲＡＭ構造を採用することが提案されているが、ＦＲＡＭ形成のためには、強誘電体膜の形成および、強誘電体膜除去用の加工技術が必要であるため好ましくない。
本発明は上記問題に鑑みて成され、不揮発性半導体記憶装置の製造工程の削減を図ると共に、該製造工程の削減が行える不揮発性半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１に記載の発明においては、半導体基板（１）のうち、不揮発性メモリを形成するメモリ領域、キャパシタを形成するキャパシタ領域、及びＭＯＳトランジスタを形成するトランジスタ領域とを素子分離する工程と、半導体基板の上面に第１の電極層（４）を形成する工程と、第１の電極層をパターニングし、メモリ領域においてコントロールゲートを形成すると共に、キャパシタ領域において下部電極を形成する工程と、コントロールゲート及び下部電極の表面に誘電膜（７）を形成する工程と、半導体基板上に絶縁膜を形成することにより、メモリ領域において第１のゲート絶縁膜（８ａ）を形成すると共に、トランジスタ領域において第２のゲート絶縁膜（８ｂ）を形成する工程と、コントロールゲート及び下部電極を含む半導体基板の上面に第２の電極層（９）を形成する工程と、第２の電極層をパターニングし、メモリ領域においてコントロールゲートの上から第１のゲート絶縁膜に至るフローティングゲートを形成すると共に、キャパシタ領域において上部電極を形成し、さらにトランジスタ領域において第２のゲート絶縁膜の上にゲート電極（１２）を形成する工程と、半導体基板の表層部のうち、フローティングゲートの両側及びゲート電極の両側に、ソース、ドレインを形成する工程と、を含んでいることを特徴としている。
【００１５】
これにより、メモリ領域の第１のゲート絶縁膜の形成工程とトランジスタ領域の第２のゲート絶縁膜の形成工程を兼用できると共に、第１の電極層のパターニングによりメモリ領域のコントロールゲートの形成工程とキャパシタ領域の下部電極の形成工程を兼用できる。
また、第２の電極層のパターニングによりメモリ領域のフローティングゲートの形成工程とキャパシタ領域の上部電極の形成工程を兼用できる。
【００１６】
このように、不揮発性メモリの形成のためにのみ必要とされていた工程を、他の素子の形成工程と兼用できるため、不揮発性半導体記憶装置の製造工程を削減することができる。
なお、第１のゲート絶縁膜と第２のゲート絶縁膜とを同時に形成しているため、不揮発性メモリのＶｔ調整を行う場合にはＭＯＳトランジスタのＶｔ調整と同時に行えばよい。
【００１７】
さらに、請求項２に示すように、酸化膜（７）を形成する工程と、第１ゲート膜及びゲート絶縁膜を形成する工程とを同一工程で行うようにすれば、なお製造工程の簡略化を図ることができる。
なお、請求項３に示すように、フローティングゲートのうち、第１のゲート絶縁膜上に位置する部分の幅を、ＭＯＳトランジスタのゲート電極の幅と同等にし、該フローティングゲートのうち、コントロールゲートと重なる部分の面積及び膜厚によって、カップリング比の制御を行うことも可能である。
【００２２】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００２３】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１（ａ）に、本発明の一実施形態にかかわるＥＰＲＯＭのレイアウトを示し、図１（ｂ）に、図１（ａ）のＸ−Ｘ矢視断面図を示す。但し、図１（ａ）においては電極や配線等のみをレイアウトで示してあり、電極を斜線で示している。
【００２４】
以下、図１に基づいて、ＥＰＲＯＭの構造について説明する。
図１（ａ）、（ｂ）に示すように、半導体基板としてのＳｉ基板１の上には、フィールド酸化膜２が形成されている。このフィールド酸化膜２は部分的に開口した構成となっており、この開口した部分において、Ｓｉ基板１の上には、ＥＰＲＯＭの第１ゲート膜８ａが形成されている。
【００２５】
フィールド酸化膜２の上には、１層目のポリシリコン膜４で構成したコントロールゲート５が形成されている。そして、コントロールゲート５の上には、第２ゲート膜を介して２層目のポリシリコン膜９で構成したフローティングゲート１０が形成されている。このフローティングゲート１０は、コントロールゲート５の上から第１ゲート膜８ａの上まで延設された構成となっている。
【００２６】
具体的には、図１（ａ）に示すように、略４角形形状で構成されたコントロールゲート５の上に、コントロールゲート５よりも小さい面積となるフローティングゲート１０が配設されたキャパシタを構成する領域Ａと、フローティングゲート１０の一部がコントロールゲート５の外部に引き延ばされて、第１ゲート膜８ａの上まで至ったＮＭＯＳトランジスタを構成する領域Ｂから構成されている。
【００２７】
そして、第１ゲート膜８ａの上に位置するフローティングゲート１０の両側には、ソース、ドレイン１５が配置されている。これらソース、ドレイン１５は、図１（ｂ）には図示されていないが、図１（ｂ）の紙面手前側及び紙面向こう側にそれぞれ配設された構成となっている。
また、図１（ｂ）に示すように、コントロールゲート５の上には、ゲート絶縁膜７が形成されており、さらにゲート絶縁膜７上には層間絶縁膜１６が形成されている。そして、この層間絶縁膜１６にはコントロールゲート５に連通されるコンタクトホール１６ａが形成されており、このコンタクトホール１６ａを介して電気配線１７がコントロールゲート５に電気的に接続された構成となっている。
【００２８】
このように、本実施形態におけるＥＰＲＯＭでは、１層目のポリシリコン膜４でコントロールゲート５を構成すると共に、２層目のポリシリコン膜９でフローティングゲート１０を構成し、コントロールゲート５の上にフローティングゲート１０が配置される構成としている。
このＥＰＲＯＭの書き込み、読み出し動作は、一般のホットチャネルエレクトロン注入を用いた２層ゲート方式と同様の動作で行うことができる。
【００２９】
このＥＰＲＯＭの実際の使用形態を図２に示す。図２は、装置製造後に行われる抵抗値補正用のトリミング回路を示しており、スイッチングメモリＰＲＯＭＴｒ１〜ＴｒｎとしてＥＰＲＯＭを使用している。
トリミング回路にて抵抗値の補正が行われる回路のｉｎｐｕｔ側には、複数（本図ではｎ個）の抵抗Ｒが直列接続されており、それぞれの抵抗Ｒの接続部位にＥＰＲＯＭの一端が接続されている。そして、補正が行われる回路のｏｕｔｐｕｔ側にＥＰＲＯＭの他端側が接続された構成となっている。
【００３０】
このようなトリミング回路では、回路の抵抗値補正を行うための所望の抵抗値が設定されると、その抵抗値に相当する位置のＰＲＯＭＴｒをオン、それ以外の位置のＰＲＯＭＴｒをオフさせることで、抵抗値がＲ〜ｎＲ［Ω］まで可変とされ、回路の抵抗値補正を行うようになっている。例えば、抵抗値（ｎ−１）×Ｒ［Ω］必要であれば、ｎ−１番目のＰＲＯＭＴｒをデータ”１”として、それ以外をデータ”０”とすれば、トリミング回路の抵抗値を（ｎ−１）×Ｒ［Ω］に設定できる。
【００３１】
このように、半導体装置製造完了後にアナログ特性値を微妙に調整することで、製造工程中などで発生するばらつき要因を確認した上で、最適なアナログ値への補正が可能となる。
このように構成されるＥＰＲＯＭの製造プロセスを図３及び図４に示し、これらの図に基づいてＥＰＲＯＭの製造工程を説明する。但し、ここではＥＰＲＯＭと共にシリコン基板の上に形成されるキャパシタ及び１層ゲートのＭＯＳトランジスタの製造工程と共に説明を行い、以下の図中にＥＰＲＯＭが形成されるＥＰＲＯＭ領域、キャパシタが形成されるキャパシタ領域、及びＭＯＳトランジスタが形成されるＭＯＳトランジスタ領域を示す。
【００３２】
〔図３（ａ）に示す工程〕
まず、Ｓｉ基板１にＰウェル１ａ及びＮウェル１ｂを形成する。そして、ＬＯＣＯＳ酸化法によりフィールド酸化膜２を形成して、各領域に形成される素子の分離を行う。
〔図３（ｂ）に示す工程〕
次に、シリコン基板の上にダミー酸化膜３を形成したのち、ウェハ全面に第１層目のポリシリコン膜４を成長させる。
【００３３】
〔図３（ｃ）に示す工程〕
ダミー酸化膜３を除去したのち、ポリシリコン膜４の上に、所定領域が開口したフォトレジスト（図示せず）を配置する。そして、フォトレジストをマスクとしてポリシリコン膜４をパターニングする。これにより、ＥＰＲＯＭ領域にコントロールゲート５を形成すると共に、キャパシタ領域に下部電極６ａを残す。
【００３４】
その後、コントロールゲート５及び下部電極６ａを酸化することで、これらの表面にゲート絶縁膜７を形成する。
熱酸化により、ＥＰＲＯＭ領域においてＳｉ基板１の上に第１ゲート膜８ａを形成すると共に、ＭＯＳトランジスタ領域においてＳｉ基板１の上にゲート酸化膜８ｂを形成する。
【００３５】
なお、図３（ｃ）の工程に示したゲート絶縁膜７を形成するための熱酸化工程と、ゲート酸化膜及び第１ゲート膜８ａを形成するための熱酸化工程とを兼用することができる。このように兼用することにより、製造工程の簡略化を図ることができる。
〔図４（ａ）に示す工程〕
その後、ゲート酸化膜８ｂ及び第１ゲート膜８ａを含むウェハ全面に２層目のポリシリコン膜９を形成する。
【００３６】
〔図４（ｂ）に示す工程〕
次に、フォトエッチングによってポリシリコン膜９をパターニングし、ＥＰＲＯＭ領域にフローティングゲート１０、キャパシタ領域に上部電極１１、ＭＯＳトランジスタ領域にゲート１２を形成すると共に、キャパシタ領域とＥＰＲＯＭ領域との間にポリシリコン抵抗１３を形成する。
【００３７】
このとき、図示されていないが、本図の紙面垂直方向において、フローティングゲート１０とゲート１２とがを同じ幅になるようにしている。このようにすることで、フローティングゲート１０のうち、コントロールゲート５と重なる部分の面積及び膜厚によって、カップリング比の制御を行うことができる。
その後、熱酸化を施し、フローティングゲート１０、上部電極１１、ゲート１２、及びポリシリコン抵抗１３の表面に保護酸化膜１４を形成する。この酸化膜１４の膜厚としては、ＥＰＲＯＭの電荷保持およびｎ−ＭＯＳトランジスタのホットキャリア寿命の観点から最適化する必要がある。そのため、フローティングゲート１０の保護酸化膜１４の膜厚と電荷抜け不良率の関係を調べたところ、図５に示す結果が得られた。この図に示されるように、電荷抜け不良率をほぼ零にするためには、保護酸化膜１４の膜厚が約４０ｎｍ以上であることが好ましい。
【００３８】
なお、後に層間絶縁膜１６として形成するＢＰＳＧやＰＳＧといったドープド膜との熱酸化膜間のノンドープの酸化膜を堆積、介在させても良い。
〔図４（ｃ）に示す工程〕
続いて、ＣＶＤ法によってウェハ全面に層間絶縁膜１６を形成した後、層間絶縁膜１６を平坦化する処理を施す。そして、フォトエッチングにより、層間絶縁膜１６にコンタクトホール１６ａ、１６ｂ、１６ｃを形成したのち、電気配線１７をパターニングする。これにより、コンタクトホール１６ａ、１６ｂ、１６ｃを通じて各電気配線１７ａ、１７ｂ、１７ｃがフローティングゲート１０や上部電極１１等と電気的に接続される。なお、複数の配線層を形成する多層配線構造にする場合には、さらに層間絶縁膜形成、配線層パターニング工程等を施す。
【００３９】
その後、ウェハ全面を保護膜１８で覆うことにより、ＥＰＲＯＭを含んだ不揮発性半導体記憶装置が完成する。
このように、本実施形態では、１層目のポリシリコン膜４でコントロールゲート５を構成し、２層目のポリシリコン膜９でフローティングゲート１０を構成しているため、以下の効果が奏する。
【００４０】
まず、コントロールゲート５を１層目のポリシリコン膜４で形成しているため、コントロールゲート５のパターニングをキャパシタの下部電極のパターニングと兼用できる。
また、１層目のポリシリコン膜４を形成した後に、フローティングゲート１０を分離するためのフォトエッチングを施す必要もなくなる。
【００４１】
さらに、図４（ａ）に示すように、第１ゲート電極形成工程をＭＯＳトランジスタ領域におけるゲート酸化膜形成工程と兼用することができると共に、ＭＯＳトランジスタのＶｔ調整用の不純物注入工程と、ＥＰＲＯＭのＶｔ調整用の不純物注入工程とを兼用することができる。
また、ＭＯＳトランジスタのゲートとソース、ドレインとのオーバラップ長に対して、ＥＰＲＯＭにおけるコントロールゲート５とソース、ドレイン１５（図１参照）とのオーバラップ長を大きくする必要がなくなるため、ＥＰＲＯＭのソース、ドレイン形成工程をＭＯＳトランジスタのソース、ドレイン形成工程と兼用することができる。
【００４２】
このように、ＥＰＲＯＭ形成のためにのみ必要とされた複数の工程を、他の素子形成のための工程と兼用することができるため、製造工程の削減を図ることがきる。
参考として、本実施形態におけるＥＰＲＯＭ特性の一例を示す。
図６はコントロールゲート電圧１２Ｖ、ドレイン電圧８Ｖにおける書き込み特性の一例であり、書きこみ時間［Ｓｅｃ］とＶｔシフト量［Ｖ］（書き込み後Ｖｔ−初期Ｖｔ）の関係を示している。なお、本実施形態におけるＥＰＲＯＭのデータの一例の他に、比較対象として、能動トランジスタのサイズを揃えた従来より使用されている２層ゲート方式と単層ゲート方式のデータを図中に示す。
【００４３】
この図に示されるように、本実施形態におけるＥＰＲＯＭは、既存のＥＰＲＯＭに匹敵する性能を有しており、単層ゲート方式のものと比べて、大幅に書き込みに優れていることが判る。
図７に、不揮発生メモリとして重要な特性である電荷保持寿命を示す。なお、本図のデータは、１０％ｃｈａｒｇｅｌｏｓｓでの推定値である。
【００４４】
この図に示されるように、本実施形態に示すＥＰＲＯＭは、既存の２層ゲート構造のＥＰＲＯＭに対して、若干、寿命の差があると認められるが、一般の不揮発性メモリとして要求されているスペック（８５℃、１０年）を十分満たしている。
このように、本実施形態におけるＥＰＲＯＭは、書き込み及び電荷保持寿命ともに、従来より用いられている２層ゲート方式のＥＰＲＯＭに匹敵する特性を達成できている。
【００４５】
なお、本実施形態とほぼ同様の構造を有するメモリとしてトンネル電流を利用した電気的書き込みの行えるメモリが特表昭６２−５００６２５号公報で提案されているが、トンネル電流を用いるため、電極間の誘電膜として薄膜化が必須であり、電荷保持特性の悪化が考えられる。このため、本実施形態におけるＥＰＲＯＭは電荷保持特性の面においてトンネル電流を利用するメモリよりも優れているといえる。
【００４６】
（第２実施形態）
本実施形態では、第１実施形態に対してコントロールゲート５及びフローティングゲート１０のレイアウトを変更したものであり、他の構造及び製造プロセスについては第１実施形態と同様であるため、コントロールゲート５及びフローティングゲート１０のレイアウトについてのみ説明する。
【００４７】
図８（ａ）に、本実施形態におけるコントロールゲート５及びフローティングゲート１０のレイアウトを示し、図８（ｂ）に、図８（ａ）のＹ−Ｙ矢視断面図を示す。
図８（ａ）に示されるように、領域Ａにおいて、フローティングゲート１０の面積がコントロールゲート５の面積よりも大きくなっており、コントロールゲート５の周囲がフローティングゲート１０で覆われた状態となっている。そして、図８（ｂ）に示すように、コントロールゲート５の内周部上において、フローティングゲート１０は開口しており、この開口した領域を窓部としてコントロールゲート５が電気配線１７ａと電気的に接続されるようになっている。
【００４８】
このような構成によると、フローティングゲート１０とコントロールゲート５とがオーバーラップする面積、つまりフローティングゲート１０とコントロールゲート５の間の容量を第１実施形態と同等に保ちつつ、第１実施気形態の構成よりもセルとして必要な面積を少なくすることができる。
また、このような構成においては、コントロールゲート５の端部上において２層目のポリシリコン膜９をエッチングする必要がなくなるため、コントロールゲート５の側面にポリシリコン膜９のエッチング残りが発生するという問題をなくすことができる。
【００４９】
（第３実施形態）
本実施形態では、ＭＯＳトランジスタ等にサリサイド構造を採用する場合について説明する。
サリサイド構造は、ＭＯＳトランジスタの電極や拡散層と電気配線との接触抵抗を低減するために用いられる。
【００５０】
例えば、上記第１実施形態の製造プロセス中に、サリサイド構造を形成するためのプロセスを導入する場合、図４（ｂ）に示す保護酸化膜１４の形成を終了した後にサリサイドプロセスが行われる。具体的には、保護酸化膜１４を形成した後に、保護酸化膜１４のうち各電極１０、１１、１２の上に配置された部分を除去し、さらにウェハ全面にＴｉ膜等を堆積したのち、熱処理によってＴｉ膜をシリサイド化させるというプロセスを行うと考えられる。
【００５１】
しかしながら、フローティングゲート１０の上の保護酸化膜１４まで除去してしまうため、フローティングゲート１０の表面までシリサイド膜が形成されてしまう。このようにフローティングゲート１０がサリサイド構造になると、電荷保持をしているフローティングゲート１０から電荷が抜けてしまい、ＥＰＲＯＭの電荷保持率を低下させてしまう。
【００５２】
このため、本実施形態では、以下の製造プロセスによってサリサイド構造を採用するようにしている。このサリサイド構造の製造プロセスを図９に示し、この図に基づいて説明を行う。なお、第１実施形態と同様の工程については、図３及び図４を参照して説明は省略する。
まず、第１実施形態と同様に図４（ｂ）に示す工程まで実施し、各電極１０、１１、１２の表面に保護酸化膜１４を形成する。そして、以下の工程を施す。
【００５３】
〔図９（ａ）に示す工程〕
フォトエッチングにより、保護酸化膜１４のうち、キャパシタ領域における上部電極１１及びＭＯＳトランジスタ領域におけるゲート１２の上に配置された部分を除去する。このとき、フローティングゲート１０の上に位置する保護酸化膜１４は除去しないようにする。
【００５４】
これにより、上部電極１１及びゲート１２が露出した状態となる。
〔図９（ｂ）に示す工程〕
次に、ウェハ全面にＴｉ膜３０を成膜する。これにより、上部電極１１及びゲート１２がＴｉ膜３０と接した状態になる。このとき、フローティングゲート１０は保護酸化膜１４で覆われているため、Ｔｉ膜３０と接しない状態になる。
【００５５】
〔図９（ｃ）に示す工程〕
熱処理を施すと、各電極に接している部分のＴｉ膜３０がシリサイド化反応し、上部電極１１及びゲート１２の表面にシリサイド膜３１が形成される。このとき、フローティングゲート１０はＴｉ膜３０と接していないため、フローティングゲート１０の表面にはシリサイド膜３１が形成されない。
【００５６】
この後、Ｔｉ膜３０のうちの未反応部分を除去し、サリサイド構造が完成する。
この後、第１実施形態と同様に、図４（ｃ）に示す工程を施してＥＰＲＯＭを含む不揮発性半導体記憶装置が完成する。
このように、フローティングゲート１０の表面にはシリサイド膜３１が形成されないようにすることにより、ＥＰＲＯＭの電荷保持率の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を適用したＥＰＲＯＭであり、（ａ）はＥＰＲＯＭのレイアウトを示す図、（ｂ）は（ａ）のＸ−Ｘ矢視断面図である。
【図２】図１に示すＥＰＲＯＭの具体的な使用例を示す図である。
【図３】図１に示すＥＰＲＯＭの製造工程を示す図である。
【図４】図３に続くＥＰＲＯＭの製造工程を示す図である。
【図５】保護酸化膜と電荷抜け不良率との関係を示す図である。
【図６】本実施形態におけるＥＰＲＯＭの書き込み特性を示す図である。
【図７】本実施形態におけるＥＰＲＯＭの電荷保持寿命を示す図である。
【図８】第２実施形態におけるＥＰＲＯＭであり、（ａ）はＥＰＲＯＭのレイアウトを示す図、（ｂ）は（ａ）のＹ−Ｙ矢視断面図である。
【図９】第３実施形態におけるサリサイド構造を採用したＥＰＲＯＭの製造工程を示す図である。
【図１０】従来のＥＰＲＯＭの製造工程を説明するための図である。
【図１１】図１０に続くＥＰＲＯＭの製造工程を示す図である。
【図１２】図１１に続くＥＰＲＯＭの製造工程を示す図である。
【図１３】図１２に続くＥＰＲＯＭの製造工程を示す図である。
【図１４】図１３に続くＥＰＲＯＭの製造工程を示す図である。
【図１５】図１４に続くＥＰＲＯＭの製造工程を示す図である。
【符号の説明】
１…Ｓｉ基板、１ａ…Ｐウェル、１ｂ…Ｎウェル、２…フィールド酸化膜、
４…第１層目のポリシリコン膜、５…コントロールゲート、６…下部電極、
７…ゲート保護膜、８ａ…第１ゲート膜、８ｂ…ゲート酸化膜、
９…２層目のポリシリコン膜、１０…フローティングゲート、
１１…上部電極、１２…ゲート、１３…ポリシリコン抵抗、１４…保護酸化膜、
１６…層間絶縁膜、１６ａ〜１６ｃ…コンタクトホール、
１７ａ〜１７ｃ…電気配線、１８…保護膜、３０…Ｔｉ膜。

Claims

フローティングゲート（１０）及びコントロールゲート（５）を有する２層ゲート構造の不揮発性メモリと、上部電極（１１）及び下部電極（６）を有する２層構造のキャパシタと、１層ゲート構造の電界効果型トランジスタとを半導体基板（１）の上に形成してなる不揮発性半導体記憶装置の製造方法において、
半導体基板のうち、前記不揮発性メモリを形成するメモリ領域と、前記キャパシタを形成するキャパシタ領域と、及び前記電界効果型トランジスタを形成するトランジスタ領域とを素子分離する工程と、
前記半導体基板の上面に第１の電極層（４）を形成する工程と、
前記第１の電極層をパターニングし、前記メモリ領域において前記コントロールゲートを形成すると共に、前記キャパシタ領域において前記下部電極を形成する工程と、
前記コントロールゲート及び前記下部電極の表面に絶縁膜（７）を形成する工程と、
前記半導体基板上に絶縁膜を形成することにより、前記メモリ領域において第１のゲート絶縁膜（８ａ）を形成すると共に、前記トランジスタ領域において第２のゲート絶縁膜（８ｂ）を形成する工程と、
前記コントロールゲート及び前記下部電極を含む前記半導体基板の上面に第２の電極層（９）を形成する工程と、
前記第２の電極層をパターニングし、前記メモリ領域において前記コントロールゲートの上から前記第１のゲート絶縁膜に至る前記フローティングゲートを形成すると共に、前記キャパシタ領域において前記上部電極を形成し、さらに前記トランジスタ領域において前記第２のゲート絶縁膜の上にゲート電極（１２）を形成する工程と、
前記半導体基板の表層部のうち、前記フローティングゲートの両側及び前記ゲート電極の両側に、ソース、ドレインを形成する工程と、を含んでいることを特徴とする不揮発性半導体記憶装置の製造方法。
前記絶縁膜（７）を形成する工程と、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程とを同一工程で行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
前記フローティングゲートのうち、前記第１のゲート絶縁膜上に位置する部分の幅を、前記ＭＯＳトランジスタのゲート電極の幅と同等にすると共に、該フローティングゲートのうち、前記コントロールゲートと重なる部分の面積及び膜厚によって、カップリング比の制御を行うことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
前記第２の電極層をパターニングする工程後に、前記フローティングゲート（１０）、前記上部電極（１１）及び前記ゲート電極（１２）の表面に保護酸化膜（１４）を形成する工程と、
前記保護酸化膜（１４）のうち、前記上部電極（１１）及び前記ゲート電極（１２）の上に配置された部分を除去して、前記フローティングゲート（１０）の上に位置する前記保護酸化膜（１４）は除去しないようにする工程とを含み、
前記フローティングゲート（１０）の表面にシリサイド膜が形成されることなく、露出された前記上部電極（１１）及び前記ゲート電極（１２）にサリサイド構造を形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。