JPH04303964A - 半導体不揮発性ｒａｍ - Google Patents
半導体不揮発性ｒａｍInfo
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- JPH04303964A JPH04303964A JP3093654A JP9365491A JPH04303964A JP H04303964 A JPH04303964 A JP H04303964A JP 3093654 A JP3093654 A JP 3093654A JP 9365491 A JP9365491 A JP 9365491A JP H04303964 A JPH04303964 A JP H04303964A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、例えば不揮発性のＲ
ＡＭに係わるものであり、特に、ＲＡＭとしてＤＲＡＭ
セルを用い、不揮発性メモリとしてＥ２ ＰＲＯＭセル
を用い、両者を同一チップ上に混載した半導体不揮発性
ＲＡＭに関する。
ＡＭに係わるものであり、特に、ＲＡＭとしてＤＲＡＭ
セルを用い、不揮発性メモリとしてＥ２ ＰＲＯＭセル
を用い、両者を同一チップ上に混載した半導体不揮発性
ＲＡＭに関する。
【０００２】
【従来の技術】図１２は、ＤＲＡＭセルとＥ２ ＰＲＯ
Ｍセルを混載した従来の不揮発性ＲＡＭの断面図を示す
ものであり、図１３はその等価回路を示すものである。
Ｍセルを混載した従来の不揮発性ＲＡＭの断面図を示す
ものであり、図１３はその等価回路を示すものである。
【０００３】トランジスタＴ１は、ワード線に相当する
セレクトゲートＳＧによって開閉され、ビット線に相当
するドレインＤ（ｎ＋）とＤＲＡＭセルの記憶ノードＮ
Ｐとを選択的に接続するものである。トランジスタＴ２
はトランジスタＴ１とＥ２ ＰＲＯＭセルを構成するト
ランジスタＴ３を接続するものである。
セレクトゲートＳＧによって開閉され、ビット線に相当
するドレインＤ（ｎ＋）とＤＲＡＭセルの記憶ノードＮ
Ｐとを選択的に接続するものである。トランジスタＴ２
はトランジスタＴ１とＥ２ ＰＲＯＭセルを構成するト
ランジスタＴ３を接続するものである。
【０００４】トランジスタＴ１のソースに接続された記
憶ノードＮＰはコントロールゲートＣＧとともに、ＤＲ
ＡＭセルのキャパシタを構成している。コントロールゲ
ートＣＧは、ＤＲＡＭセルのプレート電極の役割をする
とともに、ＤＲＡＭセルからＥ２ ＰＲＯＭセルへのデ
ータ転送（ｓｔｏｒｅ）、およびＥ２ ＰＲＯＭセルか
らＤＲＡＭセルへのデータ転送（ｒｅｃａｌｌ）の際に
パルス駆動される。
憶ノードＮＰはコントロールゲートＣＧとともに、ＤＲ
ＡＭセルのキャパシタを構成している。コントロールゲ
ートＣＧは、ＤＲＡＭセルのプレート電極の役割をする
とともに、ＤＲＡＭセルからＥ２ ＰＲＯＭセルへのデ
ータ転送（ｓｔｏｒｅ）、およびＥ２ ＰＲＯＭセルか
らＤＲＡＭセルへのデータ転送（ｒｅｃａｌｌ）の際に
パルス駆動される。
【０００５】上記構成の不揮発性ＲＡＭは、通常のＤＲ
ＡＭとして動作する場合、トランジスタＴ２のリコール
ゲートＲＧ、コントロールゲートＣＧがともに接地され
、コントロールゲートＣＧがプレート電極とされ、コン
トロールゲートＣＧと記憶ノードＮＰ間の容量を記憶容
量として動作するスタック型のセルとなる。リコールゲ
ートＲＧは接地されているため、ＤＲＡＭセルはＥ２
ＰＲＯＭセルとは分離されている。ＤＲＡＭとしての書
込み、読出し、リフレッシュ等の基本動作は、通常のＤ
ＲＡＭセルと全く同一である。
ＡＭとして動作する場合、トランジスタＴ２のリコール
ゲートＲＧ、コントロールゲートＣＧがともに接地され
、コントロールゲートＣＧがプレート電極とされ、コン
トロールゲートＣＧと記憶ノードＮＰ間の容量を記憶容
量として動作するスタック型のセルとなる。リコールゲ
ートＲＧは接地されているため、ＤＲＡＭセルはＥ２
ＰＲＯＭセルとは分離されている。ＤＲＡＭとしての書
込み、読出し、リフレッシュ等の基本動作は、通常のＤ
ＲＡＭセルと全く同一である。
【０００６】次に、ＤＲＡＭセルの記憶情報をＥ２ Ｐ
ＲＯＭセルへ転送するストアーモード（ｓｔｏｒｅ ｍ
ｏｄｅ）の場合の動作について説明する。
ＲＯＭセルへ転送するストアーモード（ｓｔｏｒｅ ｍ
ｏｄｅ）の場合の動作について説明する。
【０００７】図１４に示すように、ストアーモードは２
つの過程（前半と後半）に分けられる。前半の過程では
、“０”を記憶しているＤＲＡＭセルの情報をＥ２ Ｐ
ＲＯＭセルに書込むために、対応するＥ２ ＰＲＯＭセ
ルのフローティングゲートＦＧからエレクトロンを放出
する消去（ｅｒａｓｅ ）過程である。同図に示すよう
に、この場合、コントロールゲートＣＧは接地に、ソー
スＳは電源Ｖｐにバイアスされるが、この間に２層のフ
ローティングノード、すなわち、記憶ノードＮＰとフロ
ーティングゲートＦＧが介在しており、これらはそれぞ
れ接地と電源Ｖｐとの間で容量結合されている。
つの過程（前半と後半）に分けられる。前半の過程では
、“０”を記憶しているＤＲＡＭセルの情報をＥ２ Ｐ
ＲＯＭセルに書込むために、対応するＥ２ ＰＲＯＭセ
ルのフローティングゲートＦＧからエレクトロンを放出
する消去（ｅｒａｓｅ ）過程である。同図に示すよう
に、この場合、コントロールゲートＣＧは接地に、ソー
スＳは電源Ｖｐにバイアスされるが、この間に２層のフ
ローティングノード、すなわち、記憶ノードＮＰとフロ
ーティングゲートＦＧが介在しており、これらはそれぞ
れ接地と電源Ｖｐとの間で容量結合されている。
【０００８】“０”情報が記憶されたＤＲＡＭセルでは
、コントロールゲートＣＧと記憶ノードＮＰ間の記憶容
量には電荷が充電されておらず、“１”情報が記憶され
たＤＲＡＭセルでは、“＋”電荷が充電されている。 したがって、コントロールゲートＣＧは接地電位、ソー
スＳはＶｐにバイアスされた状態であり、ＤＲＡＭセル
“１”ではフローティングゲートＦＧとソースＳの間の
薄いトンネル酸化膜にかかる電界強度は弱く、ＤＲＡＭ
セル“０”では強くなるため、後者のＥ２ ＰＲＯＭセ
ルのみでＦ−Ｎ電流が流れ、エレクトロンの放出（消去
）が行われる。
、コントロールゲートＣＧと記憶ノードＮＰ間の記憶容
量には電荷が充電されておらず、“１”情報が記憶され
たＤＲＡＭセルでは、“＋”電荷が充電されている。 したがって、コントロールゲートＣＧは接地電位、ソー
スＳはＶｐにバイアスされた状態であり、ＤＲＡＭセル
“１”ではフローティングゲートＦＧとソースＳの間の
薄いトンネル酸化膜にかかる電界強度は弱く、ＤＲＡＭ
セル“０”では強くなるため、後者のＥ２ ＰＲＯＭセ
ルのみでＦ−Ｎ電流が流れ、エレクトロンの放出（消去
）が行われる。
【０００９】次に、ストアーモードの後半の過程では、
“１”を記憶しているＤＲＡＭセルの情報をＥ２ ＰＲ
ＯＭセルに書込むため、対応するＥ２ ＰＲＯＭセルの
フローティングゲートＦＧにエレクトロンを注入するプ
ログラム（ｐｒｏｇｒａｍ ）過程である。図１４に示
すように、この場合はコントロールゲートＣＧが電圧Ｖ
ｐ、ソースＳが接地電位にバイアスされ、フローティン
グゲートＦＧとソースＳの間のトンネル酸化膜にかかる
電界はＤＲＡＭ“０”で弱く、ＤＲＡＭ“１”で強くな
り、後者のＥ２ ＰＲＯＭセルのみで、消去の場合とは
逆方向にＦ−Ｎ電流が流れ、フローティングゲートＦＧ
にエレクトロンが注入されて、プログラムされる。
“１”を記憶しているＤＲＡＭセルの情報をＥ２ ＰＲ
ＯＭセルに書込むため、対応するＥ２ ＰＲＯＭセルの
フローティングゲートＦＧにエレクトロンを注入するプ
ログラム（ｐｒｏｇｒａｍ ）過程である。図１４に示
すように、この場合はコントロールゲートＣＧが電圧Ｖ
ｐ、ソースＳが接地電位にバイアスされ、フローティン
グゲートＦＧとソースＳの間のトンネル酸化膜にかかる
電界はＤＲＡＭ“０”で弱く、ＤＲＡＭ“１”で強くな
り、後者のＥ２ ＰＲＯＭセルのみで、消去の場合とは
逆方向にＦ−Ｎ電流が流れ、フローティングゲートＦＧ
にエレクトロンが注入されて、プログラムされる。
【００１０】次に、Ｅ２ ＰＲＯＭセルの記憶情報をＤ
ＲＡＭセルに転送するリコールモード（ｒｅｃａｌｌ
ｍｏｄｅ）について、図１５を参照して説明する。
ＲＡＭセルに転送するリコールモード（ｒｅｃａｌｌ
ｍｏｄｅ）について、図１５を参照して説明する。
【００１１】先ず、ドレインＤ＝５Ｖ、セレクトゲート
ＳＧ＝８Ｖとし、全てのＤＲＡＭセルに“１”を書込む
。この後、リコールゲートＲＧを８Ｖとすると、“０”
を記憶したＥ２ ＰＲＯＭセルのトランジスタの閾値は
低くなるため、デプレションモード（ｄｅｐｌｅｔｉｏ
ｎ ｍｏｄｅ）となり、“１”を記憶したＥ２ ＰＲＯ
Ｍセルのトランジスタは閾値が高くエンハンスモード（
ｅｎｈａｎｃｅ ｍｏｄｅ ）となる。このため、“０
”を記憶したＥ２ ＰＲＯＭセルに接続されたＤＲＡＭ
セルの“１”として書込まれた電荷のみがリコールゲー
トＲＧトランジスタ、Ｅ２ ＰＲＯＭトランジスタを経
て接地されたソース端子へ放電される。また、“１”が
記憶されたＥ２ ＰＲＯＭに接続されたＤＲＡＭセルの
“１”としての書込み電荷は放電されずに残る。したが
って、Ｅ２ ＰＲＯＭに記憶された情報がＤＲＡＭセル
に転送されたこととなる。
ＳＧ＝８Ｖとし、全てのＤＲＡＭセルに“１”を書込む
。この後、リコールゲートＲＧを８Ｖとすると、“０”
を記憶したＥ２ ＰＲＯＭセルのトランジスタの閾値は
低くなるため、デプレションモード（ｄｅｐｌｅｔｉｏ
ｎ ｍｏｄｅ）となり、“１”を記憶したＥ２ ＰＲＯ
Ｍセルのトランジスタは閾値が高くエンハンスモード（
ｅｎｈａｎｃｅ ｍｏｄｅ ）となる。このため、“０
”を記憶したＥ２ ＰＲＯＭセルに接続されたＤＲＡＭ
セルの“１”として書込まれた電荷のみがリコールゲー
トＲＧトランジスタ、Ｅ２ ＰＲＯＭトランジスタを経
て接地されたソース端子へ放電される。また、“１”が
記憶されたＥ２ ＰＲＯＭに接続されたＤＲＡＭセルの
“１”としての書込み電荷は放電されずに残る。したが
って、Ｅ２ ＰＲＯＭに記憶された情報がＤＲＡＭセル
に転送されたこととなる。
【００１２】
【発明が解決しようとする課題】ところで、上記従来の
不揮発性ＲＡＭセルは、ＤＲＡＭセルとＥ２ ＰＲＯＭ
セルとを効果的に混載したセルであるが、図１２から明
らかなように、３つのトランジスタＴ１，Ｔ２，Ｔ３が
平面的に配置されている。このため、セルの占有面積は
通常のＤＲＡＭセルないしはＥ２ ＰＲＯＭセルに比べ
て大幅に大きくならざるを得ない。
不揮発性ＲＡＭセルは、ＤＲＡＭセルとＥ２ ＰＲＯＭ
セルとを効果的に混載したセルであるが、図１２から明
らかなように、３つのトランジスタＴ１，Ｔ２，Ｔ３が
平面的に配置されている。このため、セルの占有面積は
通常のＤＲＡＭセルないしはＥ２ ＰＲＯＭセルに比べ
て大幅に大きくならざるを得ない。
【００１３】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、ＤＲＡＭ
セルとＥ２ ＰＲＯＭセルとを効果的に混載することが
でき、しかも、セルの占有面積を通常のＤＲＡＭセルあ
るいはＥ２ ＰＲＯＭセルとほぼ同等とすることが可能
な半導体不揮発性ＲＡＭを提供しようとするものである
。
されたものであり、その目的とするところは、ＤＲＡＭ
セルとＥ２ ＰＲＯＭセルとを効果的に混載することが
でき、しかも、セルの占有面積を通常のＤＲＡＭセルあ
るいはＥ２ ＰＲＯＭセルとほぼ同等とすることが可能
な半導体不揮発性ＲＡＭを提供しようとするものである
。
【００１４】
【課題を解決するための手段】すなわち、この発明は、
上記課題を解決するため、第１のトランジスタおよびこ
の第１のトランジスタに接続され、情報を記憶する記憶
領域を有するダイナミックＲＡＭセルと、一部が前記ダ
イナミックＲＡＭセルの記憶領域に記憶された情報に応
じて導通制御されるチャネル領域を有し、この領域を介
して前記第１のトランジスタに接続される第２のトラン
ジスタを有するＥ２ ＰＲＯＭセルとを設けている。
上記課題を解決するため、第１のトランジスタおよびこ
の第１のトランジスタに接続され、情報を記憶する記憶
領域を有するダイナミックＲＡＭセルと、一部が前記ダ
イナミックＲＡＭセルの記憶領域に記憶された情報に応
じて導通制御されるチャネル領域を有し、この領域を介
して前記第１のトランジスタに接続される第２のトラン
ジスタを有するＥ２ ＰＲＯＭセルとを設けている。
【００１５】また、ダイナミックＲＡＭセルの記憶領域
の一部は、前記Ｅ２ ＰＲＯＭセルのフローティングゲ
ートの上層部に延出されており、他の部分は前記ダイナ
ミックＲＡＭセルの記憶領域に記憶された情報に応じて
導通制御されるチャネル領域と対応され、このチャネル
領域は、前記Ｅ２ ＰＲＯＭセルのフローティングゲー
トに対応したチャネル領域と自己整合的に連続的に設け
られている。
の一部は、前記Ｅ２ ＰＲＯＭセルのフローティングゲ
ートの上層部に延出されており、他の部分は前記ダイナ
ミックＲＡＭセルの記憶領域に記憶された情報に応じて
導通制御されるチャネル領域と対応され、このチャネル
領域は、前記Ｅ２ ＰＲＯＭセルのフローティングゲー
トに対応したチャネル領域と自己整合的に連続的に設け
られている。
【００１６】さらに、この発明は、第１、第２の拡散層
およびこれら拡散層の相互間に設けられたチャネル領域
に対応して設けられたゲートを有し、前記第１の拡散層
がビット線に接続され、前記ゲートがワード線に接続さ
れた第１のトランジスタ、およびこの第１のトランジス
タの前記第２の拡散層に接続され、情報を記憶する記憶
ノードを有するダイナミックＲＡＭセルと、前記第１の
トランジスタの第２の拡散層および第３の拡散層と、こ
の第３の拡散層にトンネル酸化膜を介在して設けられた
フローティングゲートと、このフローティングゲートの
上方に前記記憶ノードとともにダイナミックＲＡＭセル
のキャパシタを構成するコントロールゲートを有し、前
記記憶ノードの一部は、前記コントロールゲートとフロ
ーティングゲートの相互間で、フローティングゲートの
上層部に延出され、前記記憶ノードの他の部分は前記フ
ローティングゲートとともに、第２、第３の拡散層の相
互間に位置するチャネル領域と対応された第２のトラン
ジスタを有するＥ２ ＰＲＯＭセルとを設けている。
およびこれら拡散層の相互間に設けられたチャネル領域
に対応して設けられたゲートを有し、前記第１の拡散層
がビット線に接続され、前記ゲートがワード線に接続さ
れた第１のトランジスタ、およびこの第１のトランジス
タの前記第２の拡散層に接続され、情報を記憶する記憶
ノードを有するダイナミックＲＡＭセルと、前記第１の
トランジスタの第２の拡散層および第３の拡散層と、こ
の第３の拡散層にトンネル酸化膜を介在して設けられた
フローティングゲートと、このフローティングゲートの
上方に前記記憶ノードとともにダイナミックＲＡＭセル
のキャパシタを構成するコントロールゲートを有し、前
記記憶ノードの一部は、前記コントロールゲートとフロ
ーティングゲートの相互間で、フローティングゲートの
上層部に延出され、前記記憶ノードの他の部分は前記フ
ローティングゲートとともに、第２、第３の拡散層の相
互間に位置するチャネル領域と対応された第２のトラン
ジスタを有するＥ２ ＰＲＯＭセルとを設けている。
【００１７】
【作用】この発明は、Ｅ２ ＰＲＯＭセルを構成する第
２のトランジスタのチャネル領域の一部を、ダイナミッ
クＲＡＭセルの記憶領域に記憶された情報に応じて導通
制御し、このチャネル領域を介してダイナミックＲＡＭ
セルを構成する第１のトランジスタとＥ２ ＰＲＯＭセ
ルを構成する第２のトランジスタとを接続している。し
かも、ダイナミックＲＡＭセルの記憶領域を構成する記
憶ノードの一部をＥ２ ＰＲＯＭセルのフローティング
ゲートの上方へ延出し、Ｅ２ ＰＲＯＭセルのチャネル
領域のうち、記憶ノードの他の部分に対応するチャネル
領域とフローティングゲートに対応するチャネル領域と
を自己整合的に連続して形成している。したがって、ダ
イナミックＲＡＭセルとＥ２ ＰＲＯＭセルを効果的に
接続することができ、セルの占有面積を従来に比べて減
少することができる。
２のトランジスタのチャネル領域の一部を、ダイナミッ
クＲＡＭセルの記憶領域に記憶された情報に応じて導通
制御し、このチャネル領域を介してダイナミックＲＡＭ
セルを構成する第１のトランジスタとＥ２ ＰＲＯＭセ
ルを構成する第２のトランジスタとを接続している。し
かも、ダイナミックＲＡＭセルの記憶領域を構成する記
憶ノードの一部をＥ２ ＰＲＯＭセルのフローティング
ゲートの上方へ延出し、Ｅ２ ＰＲＯＭセルのチャネル
領域のうち、記憶ノードの他の部分に対応するチャネル
領域とフローティングゲートに対応するチャネル領域と
を自己整合的に連続して形成している。したがって、ダ
イナミックＲＡＭセルとＥ２ ＰＲＯＭセルを効果的に
接続することができ、セルの占有面積を従来に比べて減
少することができる。
【００１８】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
照して説明する。
【００１９】図１は、この発明の構成を示す断面図であ
り、図２は図１の等価回路を示すものである。図１、図
２において、同一部分には同一符号を付す。
り、図２は図１の等価回路を示すものである。図１、図
２において、同一部分には同一符号を付す。
【００２０】半導体基板１の内部には、ＤＲＡＭセルの
アクセストランジスタＴ１を構成するドレインＤ、ソー
スＳとしてのｎ＋拡散層、およびＥ２ ＰＲＯＭセルの
トランジスタＴ２を構成するソースＳとしてのｎ＋拡散
層が所定間隔離間して設けられている。前記ＤＲＡＭセ
ルを構成するソースＳとしてのｎ＋拡散層はＥ２ ＰＲ
ＯＭセルのドレインＤを兼ねている。
アクセストランジスタＴ１を構成するドレインＤ、ソー
スＳとしてのｎ＋拡散層、およびＥ２ ＰＲＯＭセルの
トランジスタＴ２を構成するソースＳとしてのｎ＋拡散
層が所定間隔離間して設けられている。前記ＤＲＡＭセ
ルを構成するソースＳとしてのｎ＋拡散層はＥ２ ＰＲ
ＯＭセルのドレインＤを兼ねている。
【００２１】前記アクセストランジスタＴ１のセレクト
ゲートＳＧは、半導体基板１上に絶縁層を介在して設け
られ、このセレクトゲートＳＧはワード線ＷＬに接続さ
れている。また、アクセストランジスタＴ１のドレイン
Ｄはビット線ＢＬに接続されている。さらに、ＤＲＡＭ
セルの記憶容量は、トランジスタＴ１のソースＳに接続
された記憶ノードＮＰと、この記憶ノードＮＰの上部に
絶縁膜を介在して配置されたプレート電極としてのコン
トロールゲートＣＧとの間に形成される。
ゲートＳＧは、半導体基板１上に絶縁層を介在して設け
られ、このセレクトゲートＳＧはワード線ＷＬに接続さ
れている。また、アクセストランジスタＴ１のドレイン
Ｄはビット線ＢＬに接続されている。さらに、ＤＲＡＭ
セルの記憶容量は、トランジスタＴ１のソースＳに接続
された記憶ノードＮＰと、この記憶ノードＮＰの上部に
絶縁膜を介在して配置されたプレート電極としてのコン
トロールゲートＣＧとの間に形成される。
【００２２】Ｅ２ ＰＲＯＭセルにおいて、トランジス
タＴ２のソースＳの上には薄いトンネル酸化膜ＴＯが設
けられ、このトンネル酸化膜ＴＯの上にはフローティン
グゲートＦＧが設けられている。このフローティングゲ
ートＦＧ上には絶縁層が設けられ、この絶縁層の上には
前記ＤＲＡＭセルの記憶ノードＮＰが設けられている。 この記憶ノードＮＰの上には絶縁層が設けられ、この絶
縁層の上にはコントロールゲートＣＧが設けられている
。 このコントロールゲートＣＧの上には絶縁層が設けられ
、この絶縁層の上には前記ビット線ＢＬが設けられてい
る。
タＴ２のソースＳの上には薄いトンネル酸化膜ＴＯが設
けられ、このトンネル酸化膜ＴＯの上にはフローティン
グゲートＦＧが設けられている。このフローティングゲ
ートＦＧ上には絶縁層が設けられ、この絶縁層の上には
前記ＤＲＡＭセルの記憶ノードＮＰが設けられている。 この記憶ノードＮＰの上には絶縁層が設けられ、この絶
縁層の上にはコントロールゲートＣＧが設けられている
。 このコントロールゲートＣＧの上には絶縁層が設けられ
、この絶縁層の上には前記ビット線ＢＬが設けられてい
る。
【００２３】また、前記フローティングゲートＦＧの一
部はトランジスタＴ２のソース、ドレインの中間部に延
出されている。さらに、前記記憶ノードＮＰのうち、フ
ローティングゲートＦＧと重なっていない低層部分ＮＰ
１は、前記トランジスタＴ２のソース、ドレインの中間
部に位置され、且つ、前記半導体基板１の表面からの距
離は前記フローティングゲートＦＧの延出部ＦＧ１と同
一とされている。これら低層部分ＮＰ１と前記半導体基
板１との相互間、およびフローティングゲートＦＧの延
出部ＦＧ１と前記半導体基板１との相互間には絶縁層が
設けられている。トランジスタＴ２のソース、ドレイン
相互間のチャネルＣＨはフローティングゲートＦＧの延
出部ＦＧ１によって制御される部分と、記憶ノードＮＰ
の低層部分ＮＰ１によって制御される部分とを自己整合
的に連続的に形成することができるため、フローティン
グゲートＦＧと記憶ノードＮＰとの間の結合容量を大き
く保つことができ、しかも、セルの占有面積を減少する
ことができる。
部はトランジスタＴ２のソース、ドレインの中間部に延
出されている。さらに、前記記憶ノードＮＰのうち、フ
ローティングゲートＦＧと重なっていない低層部分ＮＰ
１は、前記トランジスタＴ２のソース、ドレインの中間
部に位置され、且つ、前記半導体基板１の表面からの距
離は前記フローティングゲートＦＧの延出部ＦＧ１と同
一とされている。これら低層部分ＮＰ１と前記半導体基
板１との相互間、およびフローティングゲートＦＧの延
出部ＦＧ１と前記半導体基板１との相互間には絶縁層が
設けられている。トランジスタＴ２のソース、ドレイン
相互間のチャネルＣＨはフローティングゲートＦＧの延
出部ＦＧ１によって制御される部分と、記憶ノードＮＰ
の低層部分ＮＰ１によって制御される部分とを自己整合
的に連続的に形成することができるため、フローティン
グゲートＦＧと記憶ノードＮＰとの間の結合容量を大き
く保つことができ、しかも、セルの占有面積を減少する
ことができる。
【００２４】上記構成において、動作について図３乃至
図５を参照して説明する。
図５を参照して説明する。
【００２５】不揮発性ＲＡＭの動作は、前述したように
ＤＲＡＭセルに記憶されている情報をＥ２ ＰＲＯＭセ
ルへ転送して書込むストアモードと、Ｅ２ ＰＲＯＭセ
ルの記憶情報をＤＲＡＭセルに転送するリコールモード
、および通常のＤＲＡＭとしての動作の３つに分けられ
る。
ＤＲＡＭセルに記憶されている情報をＥ２ ＰＲＯＭセ
ルへ転送して書込むストアモードと、Ｅ２ ＰＲＯＭセ
ルの記憶情報をＤＲＡＭセルに転送するリコールモード
、および通常のＤＲＡＭとしての動作の３つに分けられ
る。
【００２６】ＤＲＡＭセルに記憶されている情報をＥ２
ＰＲＯＭセルへ転送するということは、ＤＲＡＭセル
に記憶されている“１”あるいは“０”の情報に対応し
て、Ｅ２ ＰＲＯＭセルのフローティングゲートＦＧか
らエレクトロンを放出する消去動作、あるいはフローテ
ィングゲートＦＧにエレクトロンを注入するプログラム
動作を行うことである。この発明のセルでは、以下の動
作によって、ＤＲＡＭセルに記憶されている情報がＥ２
ＰＲＯＭセルへ転送される。
ＰＲＯＭセルへ転送するということは、ＤＲＡＭセル
に記憶されている“１”あるいは“０”の情報に対応し
て、Ｅ２ ＰＲＯＭセルのフローティングゲートＦＧか
らエレクトロンを放出する消去動作、あるいはフローテ
ィングゲートＦＧにエレクトロンを注入するプログラム
動作を行うことである。この発明のセルでは、以下の動
作によって、ＤＲＡＭセルに記憶されている情報がＥ２
ＰＲＯＭセルへ転送される。
【００２７】先ず、ＤＲＡＭセルに記憶されている情報
がビット線ＢＬに読出される。すなわち、ビット線ＢＬ
が初期電圧にイニシャライズされ、セレクトゲートＳＧ
によって一群のセルを選択し、この選択されたセルから
ビット線ＢＬに微小信号が読出される。この読出された
微小信号は、図示せぬセンスアンプによって増幅される
。
がビット線ＢＬに読出される。すなわち、ビット線ＢＬ
が初期電圧にイニシャライズされ、セレクトゲートＳＧ
によって一群のセルを選択し、この選択されたセルから
ビット線ＢＬに微小信号が読出される。この読出された
微小信号は、図示せぬセンスアンプによって増幅される
。
【００２８】この後、セレクトゲートＳＧが閉じられ、
コントロールゲートＣＧが、例えば１２Ｖの高電位（以
下、この高電位をＶｐと称す）とされる。この時、それ
まで電源Ｖｃｃ（５Ｖ）に保持されていたトランジスタ
Ｔ２のソースＳが接地電位ＧＮＤに下げられる。図３（
ａ）はこの状態を示している。この場合、コントロール
ゲートＣＧが高電位Ｖｐとなているため、コントロール
ゲートＣＧと容量結合されている記憶ノードＮＰも昇圧
され、さらに、記憶ノードＮＰと容量結合されているフ
ローティングゲートＦＧも昇圧される。
コントロールゲートＣＧが、例えば１２Ｖの高電位（以
下、この高電位をＶｐと称す）とされる。この時、それ
まで電源Ｖｃｃ（５Ｖ）に保持されていたトランジスタ
Ｔ２のソースＳが接地電位ＧＮＤに下げられる。図３（
ａ）はこの状態を示している。この場合、コントロール
ゲートＣＧが高電位Ｖｐとなているため、コントロール
ゲートＣＧと容量結合されている記憶ノードＮＰも昇圧
され、さらに、記憶ノードＮＰと容量結合されているフ
ローティングゲートＦＧも昇圧される。
【００２９】一方、トランジスタＴ２のソースＳは接地
電位とされているため、トンネル酸化膜ＴＯにはソース
ＳからフローティングゲートＦＧにエレクトロンが注入
される方向に電界が生ずる。この時、記憶ノードＮＰに
電荷が蓄積されていない“０”記憶状態で、エレクトロ
ンが注入されるようにしておけば、図３（ｂ）に示す“
１”が記憶されたセルでは、さらに、トンネル酸化膜Ｔ
Ｏに加わる電界が強まるが、Ｅ２ ＰＲＯＭセルのトラ
ンジスタＴ２がオン状態となるため、記憶ノードＮＰに
蓄積された電荷は、破線で示すごとく、ソースＳに放電
され、“０”が記憶されたセルと同様に、フローティン
グゲートＦＧにエレクトロンが注入された状態となる。 つまり、ＤＲＡＭセルに記憶されている“１”または“
０”の情報とは無関係に、先ず、フローティングゲート
ＦＧにエレクトロンが注入され、プログラムされる。
電位とされているため、トンネル酸化膜ＴＯにはソース
ＳからフローティングゲートＦＧにエレクトロンが注入
される方向に電界が生ずる。この時、記憶ノードＮＰに
電荷が蓄積されていない“０”記憶状態で、エレクトロ
ンが注入されるようにしておけば、図３（ｂ）に示す“
１”が記憶されたセルでは、さらに、トンネル酸化膜Ｔ
Ｏに加わる電界が強まるが、Ｅ２ ＰＲＯＭセルのトラ
ンジスタＴ２がオン状態となるため、記憶ノードＮＰに
蓄積された電荷は、破線で示すごとく、ソースＳに放電
され、“０”が記憶されたセルと同様に、フローティン
グゲートＦＧにエレクトロンが注入された状態となる。 つまり、ＤＲＡＭセルに記憶されている“１”または“
０”の情報とは無関係に、先ず、フローティングゲート
ＦＧにエレクトロンが注入され、プログラムされる。
【００３０】次に、ビット線ＢＬに読出されていたＤＲ
ＡＭセルの記憶情報を、再びＤＲＡＭセルに書込んだ後
、“０”が記憶されるセルのみエレクトロンが消去され
る。すなわち、図５に示すように、再びトランジスタＴ
２のソースＳをＶｃｃとし、コントロールゲートＣＧを
接地電位ＧＮＤに戻した後、セレクトゲートＳＧが開け
られる。つまり、ビット線ＢＬに読出されていたＤＲＡ
Ｍセルの記憶情報が、再びＤＲＡＭセルに書込まれる。 この後、トランジスタＴ２のソースＳを高電位Ｖｐとす
ると、記憶ノードＮＰに電荷が蓄積されていない、つま
り“０”が記憶されたＥ２ ＰＲＯＭセルのトンネル酸
化膜ＴＯにエレクトロンを放出する方向に強い電界が加
わる。また、“１”が記憶されたＥ２ ＰＲＯＭセルで
は、記憶ノードＮＰとコントロールゲートＣＧの間に正
電荷が蓄積されているため、トンネル酸化膜ＴＯに加わ
る電界が弱く、エレクトロンは放出されない。この時、
“０”が記憶されるセルでは、記憶ノードＮＰの低層部
分ＮＰ１をゲートとするチャネル部分がカットオフとさ
れているため、高電位Ｖｐが加わっているソースＳから
電荷が記憶ノードＮＰに流れ込むことはない。したがっ
て、最終的には、“０”が記憶されたセルでは、フロー
ティングゲートＦＧにエレクトロンが捕獲されておらず
、Ｅ２ ＰＲＯＭセルのトランジスタＴ２の閾値は低く
なるが、“１”が記憶されたセルは、フローティングゲ
ートＦＧにエレクトロンが捕獲されているため、トラン
ジスタＴ２の閾値は高くなる。
ＡＭセルの記憶情報を、再びＤＲＡＭセルに書込んだ後
、“０”が記憶されるセルのみエレクトロンが消去され
る。すなわち、図５に示すように、再びトランジスタＴ
２のソースＳをＶｃｃとし、コントロールゲートＣＧを
接地電位ＧＮＤに戻した後、セレクトゲートＳＧが開け
られる。つまり、ビット線ＢＬに読出されていたＤＲＡ
Ｍセルの記憶情報が、再びＤＲＡＭセルに書込まれる。 この後、トランジスタＴ２のソースＳを高電位Ｖｐとす
ると、記憶ノードＮＰに電荷が蓄積されていない、つま
り“０”が記憶されたＥ２ ＰＲＯＭセルのトンネル酸
化膜ＴＯにエレクトロンを放出する方向に強い電界が加
わる。また、“１”が記憶されたＥ２ ＰＲＯＭセルで
は、記憶ノードＮＰとコントロールゲートＣＧの間に正
電荷が蓄積されているため、トンネル酸化膜ＴＯに加わ
る電界が弱く、エレクトロンは放出されない。この時、
“０”が記憶されるセルでは、記憶ノードＮＰの低層部
分ＮＰ１をゲートとするチャネル部分がカットオフとさ
れているため、高電位Ｖｐが加わっているソースＳから
電荷が記憶ノードＮＰに流れ込むことはない。したがっ
て、最終的には、“０”が記憶されたセルでは、フロー
ティングゲートＦＧにエレクトロンが捕獲されておらず
、Ｅ２ ＰＲＯＭセルのトランジスタＴ２の閾値は低く
なるが、“１”が記憶されたセルは、フローティングゲ
ートＦＧにエレクトロンが捕獲されているため、トラン
ジスタＴ２の閾値は高くなる。
【００３１】なお、前記“０”が記憶されるセルにおい
て、記憶ノードＮＰの低層部分ＮＰ１をゲートとするチ
ャネル部分がカットオフとされ、高電位Ｖｐが加わって
いるソースＳから記憶ノードＮＰに電荷の流れ込みを阻
止する動作は、通常のＤＲＡＭ動作時にＥ２ ＰＲＯＭ
セルの影響を受けないように、ＤＲＡＭセルとＥ２ Ｐ
ＲＯＭセルとを分離する場合と同様である。通常のＤＲ
ＡＭ動作については後述する。
て、記憶ノードＮＰの低層部分ＮＰ１をゲートとするチ
ャネル部分がカットオフとされ、高電位Ｖｐが加わって
いるソースＳから記憶ノードＮＰに電荷の流れ込みを阻
止する動作は、通常のＤＲＡＭ動作時にＥ２ ＰＲＯＭ
セルの影響を受けないように、ＤＲＡＭセルとＥ２ Ｐ
ＲＯＭセルとを分離する場合と同様である。通常のＤＲ
ＡＭ動作については後述する。
【００３２】次に、図６乃至図８を参照して、Ｅ２ Ｐ
ＲＯＭセルからＤＲＡＭセルに情報を取出すリコールモ
ードの動作について説明する。
ＲＯＭセルからＤＲＡＭセルに情報を取出すリコールモ
ードの動作について説明する。
【００３３】先ず、トランジスタＴ１のドレインＤ（ビ
ット線ＢＬ）が電位Ｖｃｃとされるとともに、セレクト
ゲートＳＧが電位Ｖｃｃとされ、一群のＤＲＡＭセルが
選択される。この選択されたＤＲＡＭセルに全て“１”
情報が書込まれる。この後、トランジスタＴ１のドレイ
ンＤおよびセレクトゲートＳＧが共に接地電位に戻され
、この状態で、トランジスタＴ２のソースＳを接地電位
に下げると、フローティングゲートＦＧにエレクトロン
が捕獲されておらず、閾値が低くなっている（デプレシ
ョンタイプ：ｄｅｐｌｅｔｉｏｎ ｔｙｐｅ）のトラン
ジスタＴ２のみがオンとなる。したがって、図６に示す
ように、“０”が記憶されているセルのみ、ＤＲＡＭセ
ルの容量に充電された正電荷がトランジスタＴ２のソー
スに放電されてＤＲＡＭセルの記憶情報が“０”に変更
される。また、図７に示すように、“１”が記憶されて
いるセルでは、ＤＲＡＭセルの容量に充電された正電荷
が放電が放電されないため、ＤＲＡＭセルの記憶情報が
“１”のまま保持される。つまり、Ｅ２ ＰＲＯＭセル
からＤＲＡＭセルへ情報が転送されたこととなる。その
後、トランジスタＴ２のソースＳが電位Ｖｃｃとされ、
Ｅ２ ＰＲＯＭセルとＤＲＡＭセルは電気的に分離され
る。
ット線ＢＬ）が電位Ｖｃｃとされるとともに、セレクト
ゲートＳＧが電位Ｖｃｃとされ、一群のＤＲＡＭセルが
選択される。この選択されたＤＲＡＭセルに全て“１”
情報が書込まれる。この後、トランジスタＴ１のドレイ
ンＤおよびセレクトゲートＳＧが共に接地電位に戻され
、この状態で、トランジスタＴ２のソースＳを接地電位
に下げると、フローティングゲートＦＧにエレクトロン
が捕獲されておらず、閾値が低くなっている（デプレシ
ョンタイプ：ｄｅｐｌｅｔｉｏｎ ｔｙｐｅ）のトラン
ジスタＴ２のみがオンとなる。したがって、図６に示す
ように、“０”が記憶されているセルのみ、ＤＲＡＭセ
ルの容量に充電された正電荷がトランジスタＴ２のソー
スに放電されてＤＲＡＭセルの記憶情報が“０”に変更
される。また、図７に示すように、“１”が記憶されて
いるセルでは、ＤＲＡＭセルの容量に充電された正電荷
が放電が放電されないため、ＤＲＡＭセルの記憶情報が
“１”のまま保持される。つまり、Ｅ２ ＰＲＯＭセル
からＤＲＡＭセルへ情報が転送されたこととなる。その
後、トランジスタＴ２のソースＳが電位Ｖｃｃとされ、
Ｅ２ ＰＲＯＭセルとＤＲＡＭセルは電気的に分離され
る。
【００３４】次に、通常のＤＲＡＭ動作について、図９
を参照して説明する。
を参照して説明する。
【００３５】同図に示すごとく、トランジスタＴ２のソ
ースＳを電位Ｖｃｃとすることにより、ＤＲＡＭセルに
記憶された情報、あるいはＥ２ ＰＲＯＭセルに記憶さ
れた情報の如何に係わらず、ＤＲＡＭセルとＥ２ ＰＲ
ＯＭセルは電気的に分離される。
ースＳを電位Ｖｃｃとすることにより、ＤＲＡＭセルに
記憶された情報、あるいはＥ２ ＰＲＯＭセルに記憶さ
れた情報の如何に係わらず、ＤＲＡＭセルとＥ２ ＰＲ
ＯＭセルは電気的に分離される。
【００３６】図１０は従来の不揮発性ＲＡＭセルの平面
図を示すものであり、図１１はこの実施例の不揮発性Ｒ
ＡＭセルの平面図を示すものである。図１０、図１１に
おいて、コントロールゲートＣＧは図示していない。
図を示すものであり、図１１はこの実施例の不揮発性Ｒ
ＡＭセルの平面図を示すものである。図１０、図１１に
おいて、コントロールゲートＣＧは図示していない。
【００３７】この実施例の場合、従来のリコールゲート
ＲＧを除去することができ、さらに、Ｅ２ ＰＲＯＭを
構成するトランジスタＴ２のフローティングゲートＦＧ
の延出部ＦＧ１によって制御される部分と、記憶ノード
ＮＰの低層部分ＮＰ１によって制御される部分とを自己
整合的に作ることができる。したがって、セルの占有面
積を従来の約８７％とすることができ、従来に比べて集
積度を向上することができる。
ＲＧを除去することができ、さらに、Ｅ２ ＰＲＯＭを
構成するトランジスタＴ２のフローティングゲートＦＧ
の延出部ＦＧ１によって制御される部分と、記憶ノード
ＮＰの低層部分ＮＰ１によって制御される部分とを自己
整合的に作ることができる。したがって、セルの占有面
積を従来の約８７％とすることができ、従来に比べて集
積度を向上することができる。
【００３８】尚、この発明は上記実施例に限定されるも
のではなく、発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
のではなく、発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
【００３９】
【発明の効果】以上詳述したようにこの発明によれば、
ＤＲＡＭセルとＥ２ ＰＲＯＭセルとを効果的に混載す
ることができ、しかも、セルの占有面積を通常のＤＲＡ
ＭセルあるいはＥ２ ＰＲＯＭセルとほぼ同等とするこ
とが可能な半導体不揮発性ＲＡＭを提供できる。
ＤＲＡＭセルとＥ２ ＰＲＯＭセルとを効果的に混載す
ることができ、しかも、セルの占有面積を通常のＤＲＡ
ＭセルあるいはＥ２ ＰＲＯＭセルとほぼ同等とするこ
とが可能な半導体不揮発性ＲＡＭを提供できる。
【図１】この発明の第１の実施例を示す側断面図。
【図２】図１の等価回路図。
【図３】図１、図２の消去、プログラム動作を説明する
ために示す図。
ために示す図。
【図４】図１、図２の消去、プログラム動作を説明する
ために示す図。
ために示す図。
【図５】図１、図２の消去、プログラム動作を説明する
ために示す波形図。
ために示す波形図。
【図６】図１、図２のリコール動作を説明するために示
す図。
す図。
【図７】図１、図２のリコール動作を説明するために示
す図。
す図。
【図８】図１、図２のリコール動作を説明するために示
す波形図。
す波形図。
【図９】図１、図２のＤＲＡＭ動作を説明するために示
す等価回路図。
す等価回路図。
【図１０】従来の半導体不揮発性ＲＡＭの要部のパター
ン平面図。
ン平面図。
【図１１】この発明の半導体不揮発性ＲＡＭの要部のパ
ターン平面図。
ターン平面図。
【図１２】従来の半導体不揮発性ＲＡＭの側断面図。
【図１３】図１２の等価回路図。
【図１４】図１２、図１３の消去、プログラム動作を説
明するために示す波形図。
明するために示す波形図。
【図１５】図１２、図１３のリコール動作を説明するた
めに示す波形図。
めに示す波形図。
１…半導体基板、Ｔ１…ＤＲＡＭセルを構成するトラン
ジスタ、Ｔ２…Ｅ２ ＰＲＯＭセルを構成するトランジ
スタ、ＳＧ…セレクトゲート、ＦＧ…フローティングゲ
ート、ＮＰ…記憶ノード、ＣＧ…コントロールゲート。
ジスタ、Ｔ２…Ｅ２ ＰＲＯＭセルを構成するトランジ
スタ、ＳＧ…セレクトゲート、ＦＧ…フローティングゲ
ート、ＮＰ…記憶ノード、ＣＧ…コントロールゲート。
Claims (3)
- 【請求項１】 第１のトランジスタおよびこの第１の
トランジスタに接続され、情報を記憶する記憶領域を有
するダイナミックＲＡＭセルと、一部が前記ダイナミッ
クＲＡＭセルの記憶領域に記憶された情報に応じて導通
制御されるチャネル領域を有し、この領域を介して前記
第１のトランジスタに接続される第２のトランジスタを
有するＥ２ ＰＲＯＭセルと、を具備したことを特徴と
する半導体不揮発性ＲＡＭ。 - 【請求項２】 前記ダイナミックＲＡＭセルの記憶領
域の一部は、前記Ｅ２ ＰＲＯＭセルのフローティング
ゲートの上層部に延出されており、他の部分は前記ダイ
ナミックＲＡＭセルの記憶領域に記憶された情報に応じ
て導通制御されるチャネル領域と対応され、このチャネ
ル領域は、前記Ｅ２ ＰＲＯＭセルのフローティングゲ
ートに対応したチャネル領域と自己整合的に連続的に設
けられていることを特徴とする請求項１記載の半導体不
揮発性ＲＡＭ。 - 【請求項３】 第１、第２の拡散層およびこれら拡散
層の相互間に設けられたチャネル領域に対応して設けら
れたゲートを有し、前記第１の拡散層がビット線に接続
され、前記ゲートがワード線に接続された第１のトラン
ジスタ、およびこの第１のトランジスタの前記第２の拡
散層に接続され、情報を記憶する記憶ノードを有するダ
イナミックＲＡＭセルと、前記第１のトランジスタの第
２の拡散層および第３の拡散層と、この第３の拡散層に
トンネル酸化膜を介在して設けられたフローティングゲ
ートと、このフローティングゲートの上方に前記記憶ノ
ードとともにダイナミックＲＡＭセルのキャパシタを構
成するコントロールゲートを有し、前記記憶ノードの一
部は、前記コントロールゲートとフローティングゲート
の相互間で、フローティングゲートの上層部に延出され
、前記記憶ノードの他の部分は前記フローティングゲー
トとともに、第２、第３の拡散層の相互間に位置するチ
ャネル領域と対応された第２のトランジスタを有するＥ
２ ＰＲＯＭセルと、を具備したことを特徴とする半導
体不揮発性ＲＡＭ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3093654A JP2500871B2 (ja) | 1991-03-30 | 1991-03-30 | 半導体不揮発性ｒａｍ |
| KR1019920005136A KR960012250B1 (ko) | 1991-03-30 | 1992-03-28 | 반도체 비휘발성 ram |
| US08/376,644 US5557566A (en) | 1991-03-30 | 1995-01-20 | Semiconductor nonvolatile ram having E2PROM with a floating gate located above the midportion of the transistor channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3093654A JP2500871B2 (ja) | 1991-03-30 | 1991-03-30 | 半導体不揮発性ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04303964A true JPH04303964A (ja) | 1992-10-27 |
| JP2500871B2 JP2500871B2 (ja) | 1996-05-29 |
Family
ID=14088372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3093654A Expired - Fee Related JP2500871B2 (ja) | 1991-03-30 | 1991-03-30 | 半導体不揮発性ｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5557566A (ja) |
| JP (1) | JP2500871B2 (ja) |
| KR (1) | KR960012250B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0883855A (ja) * | 1994-09-13 | 1996-03-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US5482881A (en) * | 1995-03-14 | 1996-01-09 | Advanced Micro Devices, Inc. | Method of making flash EEPROM memory with reduced column leakage current |
| KR0142603B1 (ko) * | 1995-03-14 | 1998-07-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| KR0147352B1 (ko) * | 1995-05-17 | 1998-08-01 | 김주용 | 다이나믹 램의 셀 및 그 제조방법 |
| KR0179175B1 (ko) * | 1995-10-05 | 1999-03-20 | 문정환 | 반도체 메모리 장치 및 제조방법 |
| US5856691A (en) * | 1996-02-23 | 1999-01-05 | Nippon Steel Corporation | Element-to-element interconnection in semiconductor device |
| KR100205309B1 (ko) | 1996-07-23 | 1999-07-01 | 구본준 | 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법 |
| US6642574B2 (en) | 1997-10-07 | 2003-11-04 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
| JP4363679B2 (ja) * | 1997-06-27 | 2009-11-11 | 聯華電子股▲ふん▼有限公司 | 半導体装置の製造方法 |
| US6420753B1 (en) | 1997-06-30 | 2002-07-16 | Winbond Memory Laboratory | Electrically selectable and alterable memory cells |
| US6232633B1 (en) | 1998-06-08 | 2001-05-15 | International Business Machines Corporation | NVRAM cell using sharp tip for tunnel erase |
| DE19950362C1 (de) * | 1999-10-19 | 2001-06-07 | Infineon Technologies Ag | DRAM-Zellenanordnung, Verfahren zu deren Betrieb und Verfahren zu deren Herstellung |
| JP4096687B2 (ja) * | 2002-10-09 | 2008-06-04 | 株式会社デンソー | Ｅｅｐｒｏｍおよびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4998220A (en) * | 1988-05-03 | 1991-03-05 | Waferscale Integration, Inc. | EEPROM with improved erase structure |
| JPH02222571A (ja) * | 1989-02-23 | 1990-09-05 | Sharp Corp | 半導体記憶装置 |
| JPH0748553B2 (ja) * | 1989-03-14 | 1995-05-24 | シャープ株式会社 | 半導体装置 |
| JPH03214778A (ja) * | 1990-01-19 | 1991-09-19 | Sharp Corp | 半導体記憶装置の動作方法 |
-
1991
- 1991-03-30 JP JP3093654A patent/JP2500871B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-28 KR KR1019920005136A patent/KR960012250B1/ko not_active IP Right Cessation
-
1995
- 1995-01-20 US US08/376,644 patent/US5557566A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5557566A (en) | 1996-09-17 |
| JP2500871B2 (ja) | 1996-05-29 |
| KR960012250B1 (ko) | 1996-09-18 |
| KR920018946A (ko) | 1992-10-22 |
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