KR960012250B1 - 반도체 비휘발성 ram - Google Patents

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KR960012250B1
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가부시기가이샤 도시바
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Abstract

내용없음

Description

반도체 비휘발성 RAM
제1도는 본 발명의 일실시예를 도시하는 측단면도.
제2도는 제1도의 등가 회로도.
제3도는 제1도, 제2도의 소거, 프로그램 동작을 설명하는 도면.
제4도는 제1도, 제2도의 소거, 프로그램 동작을 설명하는 도면.
제5도는 제1도, 제2도의 소거, 프로그램 동작을 설명하는 파형도.
제6도는 제1도, 제2도의 리콜 동작을 설명하는 도면.
제7도는 제1도, 제2도의 리콜 동작을 설명하는 도면.
제8도는 제1도, 제2도의 리콜 동작을 설명하는 파형도.
제9도는 제1도의 DRAM 동작을 설명하는 등가 회로도.
제10도는 종래의 반도체 비휘발성 RAM의 주요부의 패턴 평면도.
제11도는 본 발명의 반도체 비휘발성 RAM의 주요부의 패턴 평면도.
제12는 종래의 반도체 비휘발성 RAM의 측단면도.
제13도는 제12도의 등가 회로도.
제14도는 제12도, 제13도의 소거, 프로그램 동작을 설명하는 파형도.
제15도는 제12도, 제13도의 리콜 동작을 설명하는 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 T1 : DRAM 셀을 구성하는 트랜지스터
T2 : E2PROM 셀을 구성하는 트랜지스터 SG : 선택 게이트
FG : 플로팅 게이트 NP : 기억 노드
CG : 제어 게이트
본 발명은 비휘발성 RAM에 관한 것으로, 특히 RAM으로서 DRAM 셀을 사용하고, 비휘발성 메모리로서, E2PROM 셀을 사용하며, 양자를 동일 칩상에 혼합하여 사용하는 반도체 비휘발성 RAM에 관한 것이다.
제12도는 DRAM 셀과 E2PROM 셀을 혼합하여 사용한 종래의 비휘발성 RAM의 단면도를 도시한 것이고, 제13도는 그 등가 회로를 도시하는 것이다.
트랜지스터(T1)는 워드선을 상당하는 선택 게이트(SG)에 의하여 개폐되고, 비트선에 상당하는 드레인 D(n+)와 DRAM셀의 기억 노드(NP)를 선택적으로 접속하는 것이다. 트랜지스터(T2)는 트랜지스터(T1)와 E2PROM 셀을 구성하는 트랜지스터(T3)를 접속한 것이다.
트랜지스터(T1)의 소스에 접속된 기억 노드(NP)는 제어 게이트(CG)와 함께 DRAM 셀의 커패시터를 구성하고 있다. 제어 게이트(CG)는 DRAM 셀의 플레이트 전극의 역할을 함과 동시에 DRAM 셀에서 E2PROM 셀로의 데이타 전송(store) 및 E2PROM 셀에서 DRAM 셀로의 데이타 전송(recall)시에 펄스 구동된다.
상기 구성의 비휘발성 RAM은 통상의 DRAM으로서 동작하는 경우, 트랜지스터(T2)의 리콜 게이트(RG), 제어 게이트(CG)가 동시에 접지되고, 제어 게이트(CG)가 플레이트 전극이 되며, 제어 게이트(CG)와 기억 노드(NP)간의 용량을 기억 용량으로 하여 동작하는 스택형의 셀이 된다. 리콜 게이트(RG)는 접지되어 있기 때문에 DRAM 셀을 E2PROM 셀과는 분리되어 있다. DRAM으로서의 기록, 돌출, 재생 등의 기본 동작은 통상의 DRAM셀과 완전 동일하다.
다음에 DRAM 셀의 기억 정보를 E2PROM 셀로 전송하는 기억 노드(store mode)의 경우의 동작에 대하여 설명한다.
제14도의 도시와 같이 기억 노드는 2개의 과정(전반과 후반)으로 구분된다. 전반의 과정에서는 0 을 기억하고 있는 DRAM 셀의 정보를 E2PROM 셀에 기록하기 위하여 대응하는 E2PROM 셀의 플로팅 게이트(FG)로부터 전자를 방출하는 소거(erase) 과정이다. 상기 도면의 도시와 같이, 이 경우 제어 게이트(CG)는 접지에, 소스(S)는 전원(Vp)에 바이어스되는데, 이 사이에 2층의 플로팅 노드 즉, 기억 노드(NP)와 플로팅게이트(FG)가 개재되어 있고, 이들은 각각 접지와 전원(Vp) 사이에서 용량 결합되어 있다.
0 정보가 기억된 DRAM 셀에서는 제어 게이트(CG)와 기억 노드(NP)간의 기억 용량에는 전하가 충전되어 있지 안혹 1 정보가 기억된 DRAM 셀에서는 + 전하가 충전되어 있다. 따라서 제어 게이트(CG)는 접지 전위, 소스(S)는 전원(Vp)에 바이어스된 상태이고, DRAM 셀 1에서는 플로팅 게이트(FG)와 소스(S)간의 얇은 터널 산화막에 인가되는 전계 강도는 약하고, DRAM 셀 0에서는 강해지기 때문에 후자의 E2PROM 셀만으로 F-N 전류가 흘러서 전자의 방출(소거)이 실행된다.
다음에 기억 모드의 후반의 과정에서는 1을 기억하고 있는 DRAM 셀의 정보를 E2PROM 셀에 기록하기 위하여 대응하는 E2PROM 셀의 플로팅 게이트(FG)에 전자를 주입하는 프로그램(program) 과정이다. 제14도의 도시와 같이 이 경우는 제어 게이트(CG)가 전압(Vp), 소스(S)가 접지 전우로 바이어스 되고, 프로팅 게이트(FG)와 소스(S)간의 터널 산화막에 인가되는 전계는 DRAM 0에서 약하고, DRAM 1에서 강해지며, 후자의 E2PROM 셀만으로 소거의 경우와는 역방향으로 F-N 전류가 흐르고, 플로팅 게이트(FG)에 전자가 주입되어 프로그램 된다.
다음에 E2PROM 셀의 기억 정보를 DRAM 셀로 전송하는 리콜 모드(recall mode)에 대하여 제15도를 참조하여 설명한다.
우선, 드레인 D=5V, 선택 게이트 SG=8V로 하고, 모든 DRAM 셀에 1을 기입한다. 그 후에 리콜 게이트(RG)를 8V로 하면, 0을 기억한 E2PROM 셀의 트랜지스터의 임계치는 낮아지기 때문에 디플리션 모드(depletion mode)가 되고, 1을 기억한 E2PROM 셀의 트랜지스터는 임계치가 높아져서 인핸스 모드(enhance mode)가 된다. 이 때문에 0을 기억한 E2PROM 셀에 접속된 DRAM 셀의 1로 기입된 전하만이 리콜 게이트(RG) 트랜지스터, E2PROM 트랜지스터를 경유하여 접지된 소스 단자로 방전된다. 또 1이 기억된 E2PROM에 접속된 DRAM 셀의 1로서의 기입 전하는 방전되지 않고 남는다. 따라서 E2PROM에 기억된 정보가 DRAM 셀로 전송된다.
그런데, 상기 종래의 비휘발성 RAM 셀은 DRAM 셀과 E2PROM 셀을 효과적으로 혼합하여 사용한 셀이지만, 제12도와 같이 3개의 트랜지스터(T1,T2,T3)가 평면적으로 배치되어 있다. 이로 인해 셀의 점유 면적은 통상의 DRAM 셀 내지 E2PROM 셀에 비교해서 큰 폭으로 커질 수 밖에 없다.
본 발명은 상기 과제를 해결하기 위하여 연구된 것으로, 그 목적은 DRAM 셀과 E2PROM 셀을 효과적으로 혼합하여 사용할 수 있고, 또한 셀의 점유 면적을 통상의 DRAM 셀 또는 E2PROM 셀과 거의 동일하게 할 수 있는 반도체 비휘발성 RAM을 제공하는데 있다.
즉, 본 발명은 상기의 과제를 해결하기 위하여 제1트랜지스터 및 상기 제1트랜지스터에 접속되어 정보를 기억하는 기억 영역을 갖는 다이나믹 RAM 셀과, 일부가 상기 다이나믹 RAM 셀의 기억 영역에 기억된 정보에 따라서 도통 제어되는 채널 영역을 가지며 상기 채널 영역을 통하여 상기 제1트랜지스터에 접속되는 제2트랜지스터를 갖는 E2PROM 셀을 설치하고 있다.
또 다이나믹 RAM 셀의 기억 영역의 일부는 상기 E2PROM 셀의 플로팅 게이트의 상층부에서 연장되어 있고, 다른 부분은 상기 다이나믹 RAM 셀의 기억 영역에 기억된 정보에 따라서 도통 제어되는 채널 영역과 대응되고, 상기 채널 영역은 상기 E2PROM 셀의 플로팅 게이트에 대응하는 채널 영역과 자기 정합적으로 연속 설치되어 있다.
또 본 발명은 제1확산층, 제2확산층 및 이들 확산층의 상호간에 설치된 채널 영역에 대응해서 설치된 게이트를 구비하고, 상기 제1확산층이 비트선에 접속되며, 상기 게이트가 워드선에 접속된 제1트랜지스터 및 상기 제1트랜지스터의 상기 제2확산층에 접속되어 정보를 기억하는 기억 노드를 갖는 다이나믹 RAM 셀과, 상기 제1트랜지스터의 제2확산층 및 제3확산층과, 상기 제3확산층에 터널 산화막을 통하여 설치된 플로팅 게이트와, 상기 플로팅 게이트의 상부 방향으로 상기 기억 노드와 함께 다이나믹 RAM 셀의 커패시터를 구성하는 제어 게이트를 가지고, 상기 기억 노드의 일부는 상기 제어 게이트와 플로팅 게이트의 상호간에서 플로팅 게이트의 상층부에서 연자되고, 상기 기억 노드의 다른 부분은 상기 플로팅 게이트와 함께 제2 및 제3확산층의 상호간에 위치하는 채널 영역과 대응되는 제2트랜지스터를 갖는 E2PROM 셀을 설치하고 있다.
본 발명은 E2PROM 셀을 구성하는 제2트랜지스터의 채널 영역의 일부를 다이나믹 RAM 셀의 기억 영역에 기억된 정보에 따라서 도통 제어하고, 상기 채널 영역을 통하여 다이나믹 RAM 셀을 구성하는 제1트랜지스터와 E2PROM 셀을 구성하는 제2트랜지스터를 접속하고 있다. 또한 다이나믹 RAM 셀의 기억 영역을 구성하는 기억 노드의 일부를 E2PROM 셀의 플로팅 게이트의 상부 방향으로 연장하여 배치하고, E2PROM 셀의 채널 영역 중 기억 노드의 다른 부분에 대응하는 채널 영역과 플로팅 게이트에 대응하는 채널영역이 자기 정합적으로 연속적으로 형성하고 있다. 따라서 다이나믹 RAM 셀과 E2PROM 셀을 효과적으로 접속할 수 있고, 셀의 점유 면적을 종래에 비해서 감소시킬 수 있다.
실시예
이하, 본 발명의 일 실시예에 대해서 도면을 참조하여 설명한다.
제1도는 본 발명의 구성을 도시하는 단면도이고, 제2도는 제1도의 등가 회로를 도시한다. 제1도와 제2도에 있어서 동일 부분에는 동일 부호를 부여한다.
반도체 기판(1)의 내부에는 DRAM 셀의 액세스 트랜지스터(T1)를 구성하는 드레인(D), 소스(S)로서의 n+확산층(10,20) 및 E2PROM 셀의 트랜지스터(T2)를 구성하는 소스(S)로서의 n+확산층(30)이 소정의 간격을 두고 설치되어 있다. 상기 DRAM 셀을 구성하는 소스(S)로서의 n+확산층(20)은 E2PROM 셀의 드레인(D)을 겸하고 있다.
상기 액세스 트랜지스터(T1)의 선택 게이트(SG)는 반도체 기판(1)상에 절연층을 통하여 설치되고, 상기 선택 게이트(SG)는 워드선(WL)에 접속되어 있다. 또 액세스 트랜지스터(T1)의 드레인(D)(10)은 비트선(BL)에 접속된다. 또 DRAM 셀의 기억 용량은 트랜지스터(T1)의 소스(S)(20)에 접속된 기억 노드(NP)와, 상기 기억 노드(NP)의 상부에 절연막을 통하여 배치된 플레이트 전극으로서의 제어 게이트(CG)와의 사이에 형성된다.
E2PROM 셀에 있어서, 트랜지스터(T2)의 소스(S)(30)의 상부에는 얇은 터널 산화막(TO)이 설치되고, 이 터널 산화막(TO)의 상부에는 플로팅 게이트(FG)가 설치된다. 이 플로팅 게이트(FG)의 상부에는 절연층이 설치되고, 이 절연층 위에서 상기 DRAM 셀의 기억 노드(NP)가 설치되어 있다. 이 기억 노드(NP)의 위에서 절연층이 설치되고, 이 절연층 위에는 절연 게이트(CG)가 설치되어 있다. 이 제어 게이트(CG)의 위에는 절연층이 설치되고, 이 절연층 위에는 상기 비트선(BL)이 설치되어 있다.
또, 상기 플로팅 게이트(FG)의 일부는 트랜지스터(T2)의 소스(30), 드레인(20)의 중간에서 연장되어 있다. 또 상기 기억 노드(NP)중 플로팅 게이트(FG)와 중첩되지 않는 저층 부분(NP1)은 상기 트랜지스터(T2)의 소스(30), 드레인(20)의 중간부에 위치되고, 또 상기 반도체 기판(1)의 표면으로부터의 거리는 상기 플로팅 게이트(FG)의 연출부(FG1)와 동일하게 되어 있다. 이들 저층 부분(NP1)과 상기 반도체 기판(1)과의 상호간 및 플로팅 게이트(FG)의 연출부(FG1)와 상기 반도체 기판(1)과의 상호간에는 절연층이 설치되어 있다. 트랜지스터(T2)의 소스(30), 드레인(20) 상호간의 채널(CH)은 플로팅 게이트(FG)의 연출부(FG1)에 의하여 제어되는 부분과, 기억 노드(NP)의 저층 부분(NP1)에 의하여 제어되는 부분을 자기 정합적으로 연속적으로 형성할 수가 있기 때문에 플로팅 게이트(FG)와 기억 노드(NP)간의 결합 용량을 크게 유지할 수 있고, 또한 셀의 점유 면적을 감소시킬 수 있다.
상기 구성에 있어서 동작에 대하여 제3도 내지 제5도를 참조하여 설명한다.
비휘발성 RAM의 동작은 상기한 바와 같이 DRAM 셀에 기억되어 있는 정보를 E2PROM 셀에 전송하여 기입하는 기억 노드와, E2PROM 셀의 기억 정보를 DRAM 셀로 전송하는 리콜 모드, 및 통상의 DRAM으로서의 동작의 3개로 나눌 수 있다.
DRAM 셀에 기억되어 있는 정보를 E2PROM 셀로 전송하는 것은 DRAM 셀에 기억되어 있는 1 또는 0의 정보에 대응해서 E2PROM 셀의 플로팅 게이트(FG)에서 전자를 방출하는 소거 동작, 또는 플로팅 게이트(FG)에 전자를 주입하는 프로그램 동작을 실행하는 것이다. 본 발명의 셀에서는 이하의 동작에 의하여 DRAM 셀에 기억되어 있는 정보가 E2PROM 셀로 전송된다.
우선, DRAM 셀에 기억되어 있는 정보가 비트선(BL)에 독출된다. 즉, 비트선(BL)이 초기 전압으로 초기화되고, 선택 게이트(SG)에 의하여 일군의 셀을 선택하고, 이 선택된 셀에서 비트선(BL)에 미소 신호가 독출된다. 이 독출된 미소 신호는 도시 생략한 센스 증폭기에 의하여 증폭된다.
그 후에 선택 게이트(SG)가 닫히고, 제어 게이트가, 예를 들면 12V의 고전위(이하, 이 고전위를 Vp로 기재)가 된다. 이 때, 그 때까지 전원 Vcc(5V)로 유지되고 있던 트랜지스터(T2)의 소스(S)가 접지 전위(GND)로 하강 된다. 제3(a)도는 이 상태를 도시하고 있다. 이 경우, 제어 게이트(CG)가 고전위(Vp)가 되고 있으므로 제어 게이트(CG)와 용량 결합되는 기억 노드(NP)도 승압되어 다시 기억 노드(NP)와 용량 결합되고 있는 플로팅 게이트(FG)도 승압된다.
한편, 트랜지스터(T2)의 소스(S)는 접지 전위가 되고 있으므로 터널 산화막(TO)에는 소스(S)로부터 플로팅 게이트(FG)에 전자가 주입되는 방향으로 전계가 발생한다. 이 때 기억 노드(NP)에 전하가 축적되어 있지 않는 0 기억 상태에서 전자가 주입되도록 해놓으면 제3(b)도에 도시하는 1이 기억된 셀에서는 다시 터널 산화막(TO)에 인가되는 전계가 강화되나, E2PROM 셀의 트랜지스터(T2)가 온 상태로 되기 때문에 기억 노드(NP)에 축적된 전하는 파선으로 도시한 것과 같이 소스(S)로 방전되고, 0이 기억된 셀과 동일하게 플로팅 게이트(FG)에 전자가 주입된 상태가 된다. 즉, DRAM 셀에 기억되어 있는 1 또는 0의 정보와는 관계없이 우선, 플로팅 게이트(FG)에 전자가 주입되어 프로그램된다.
다음에 비트선(BL)에 독출되고 있던 DRAM 셀의 기억 정보를 재차 DRAM 셀에 기입된 후에 0이 기억되는 셀만 전자가 소거된다. 즉, 제5도에 도시한 바와 같이 재차 트랜지스터(T2)의 소스(S)를 Vcc로 하고, 제어 게이트(CG)를 접지 전위(GND)로 복귀시킨 후, 선택 게이트(SG)가 개방된다. 즉 비트선(BL)에 독출되고 있던 DRAM 셀의 기억 정보가 재차 DRAM 셀에 기입된다. 그 후 트랜지스터(T2)의 소스(S)를 고전위(Vp)로 하면 기억 노드(NP)에 전하가 축적되고 있지 않는, 즉 0이 기억된 E2PROM 셀의 터널 산화막(TO)에 전자를 방출하는 방향으로 강한 전게가 인가된다. 또, 1이 기억된 E2PROM 셀에서는 기억 노드(NP)와 제어 게이트(CG) 사이에 정전하가 축적되고 있으므로 터널 산화막(TO)에 인가되는 전계가 약해져서 전자는 방출되지 않는다. 이때 0이 기억된 셀에서는 기억 노드(NP)의 저층 부분(NP1)을 게이트로 하는 채널 부분이 차단되어 있으므로 고전위(Vp)가 인가되어 있는 소스(S)로부터 전하가 기억 노드(NP)에 흘러 들어가는 일은 없다. 따라서 최종적으로는 0이 기억된 셀에서는 플로팅 게이트(FG)에 전자가 포획되어 있지 않고, E2PROM 셀의 트랜지스터(T2)의 임계치는 낮아지나, 1이 기억된 셀은 플로팅 게이트(FG)에 전자가 포획되어 있기 때문에 트랜지스터(T2)의 임계치는 높아진다.
또, 상기 0이 기억된 셀에 있어서, 기억 노드(NP)의 저층 부분(NP1)을 게이트로 하는 채널 부분이 차단되고, 고전위(Vp)가 인가되어 있는 소스(S)로부터 기억 노드(NP)에 전하의 유입을 저지하는 동작을 통상의 DRAM 동작시에 E2PROM 셀의 영향을 받지 않도록 DRAM 셀과 E2PROM 셀을 분리하는 경우와 동일하다. 통상의 DRAM 동작에 대해서는 후술한다.
다음에 제6도 내지 제8도를 참조하여 E2PROM 셀에서 DRAM 셀로 정보를 취출하는 리콜 모드의 동작에 대하여 설명한다.
우선, 트랜지스터(T1)의 드레인(D)(비트선 BL)이 전위 Vcc로 됨과 동시에 선택 게이트(SG)가 전위 Vcc로 되고, 일군의 DRAM 셀이 선택된다. 이 선택된 DRAM 셀에 모두 1 정보가 기입된다. 그후 트랜지스터(T1)의 드레인(D) 및 선택 게이트(SG)가 동시에 접지 전위로 복귀되고, 이 상태에서 트랜지스터(T2)의 소스(S)를 접지 전위로 하강시키면 플로팅 게이트(FG)에 전자가 포획되어 있지 않고, 임계치가 낮아진 디플리션 타입(depletion type)의 트랜지스터(T2)만이 온 된다. 따라서, 제6도의 도시와 같이 0이 기억되어 있는 셀만 DRAM 셀의 용량으로 충전된 정전하가 트랜지스터(T2)의 소스에 방전되어 DRAM 셀의 기억 정보가 0으로 변경된다. 또 제7도의 도시와 같이 1이 기억되는 셀에서는 DRAM 셀의 용량으로 충전된 정전하가 방전되지 않기 때문에 DRAM 셀의 기억 정보가 1이 그대로 유지된다. 즉, E2PROM 셀에서 DRAM 셀로 정보가 전송된 것이 된다. 그후, 트랜지스터(T2)의 소스(S)가 전위 Vcc가 되고, E2PROM 셀과 DRAM 셀은 전기적으로 분리된다.
다음에 통상의 DRAM 동작에 대하여 제9도를 참조하여 설명한다.
상기 도면의 도시와 같이 트랜지스터(T2)의 소스(S)를 전위 Vcc로 함으로써 DRAM 셀에 기억된 정보 또는 E2PROM 셀에 기억된 정보의 여하에 관계없이 DRAM 셀과 E2PROM 셀은 전기적으로 분리된다.
제10도는 종래의 비휘발성 DRAM 셀의 평면도를 도시하는 것이고, 제11도는 본 실시예의 비휘발성 RAM 셀의 평면도를 도시하는 것이다. 제10도, 제11도에 있어서 제어 게이트(CG)는 도시를 생략한다.
본 실시예의 경우, 종래의 리콜 게이트(RG)를 제거할 수 있고, 또 E2PROM을 구성하는 트랜지스터(T2)의 플로팅 게이트(FG)의 연출부(FG1)에 의하여 제어되는 부분과, 기억 노드(NP)의 저층 부분(NP1)에 의하여 제어되는 부분을 자기 정합적으로 만들 수가 있다. 따라서 셀의 점유 면적을 종래의 약 87%로 할 수 있고, 종래에 비해서 집적도를 향상시킬 수 있다.
또, 본 발명은 상기 실시예로 한정되는 것은 아니고, 발명의 요지를 변경하지 않는 범위에서 여러가지로 변형 실시가 가능하다.
이상 상술한 바와 같이 본 발명에 의하면 DRAM 셀과 E2PROM 셀을 효과적으로 혼합하여 사용할 수가 있고, 또한 셀의 점유 면적을 통상의 DRAM 셀 또는 E2PROM 셀과 거의 동일하게 할 수 있는 반도체 비휘발성 RAM을 제공할 수 있다.

Claims (8)

  1. 비트선에 접속된 일단부를 갖는 전류 경로와, 워드선에 접속된 게이트 및 상기 전류 경로의 다른 단부에 접속된 일단부를 가지며 데이타를 저장하는 기억 영역을 포함하는 제1트랜지스터를 구비한 다이나믹 RAM 셀과 ; 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 제1부분 및 제2부분을 갖는 채널 영역, 상기 채널 영역의 제1부분 및 상기 소스 영역의 상부에 배치된 플로팅 게이트 및 제어 게이트를 포함하는 제2트랜지스터를 갖는 E2PROM 셀을 구비하는데, 상기 제2트랜지스터의 드레인 영역은 상기 제1트랜지스터의 전류 경로의 다른 단부에 접속되고, 상기 기억 영역의 다른 단부는 제1부분 및 제2부분을 가지며, 상기 기억 영역의 제1부분은 상기 채널 영역의 제2부분의 상부에 배치되고, 상기 기억 영역의 제2부분은 상기 플로팅 게이트의 상부에 배치되며, 상기 채널 영역의 제2부분은 특정한 하나의 논리 데이타가 상기 기억 영역에 저장될때 전도성을 갖고, 다른 논리 데이타가 상기 기억 영역에 저장될때는 비전도성을 갖는 것을 특징으로 하는 반도체 비휘발성 RAM.
  2. 제1항에 있어서, 상기 채널 영역의 제2부분 및 상기 기억 영역의 제1부분은 상기 채널 영역의 제1부분과 자기 정합적으로 배치되는 것을 특징으로 하는 반도체 비휘발성 RAM.
  3. 제1확산층, 제2확산층, 이들 확산층 사이에 설치된 채널 영역 및, 상기 채널 영역 상부에 대응해서 절연되어 설치된 게이트를 포함하는 제1트랜지스터와, 데이타를 저장하는 기억 노드를 구비하고, 상기 제1확산층, 상기 게이트 및 상기 제2확산층은 각각 비트선, 워드선 및 상기 기억 노드의 일단부에 접속되는 다이나믹 RAM 셀과 ; 상기 제1트랜지스터의 제2확산층, 제3확산층, 상기 제2 및 제3확산층 사이에 설치되고 제1 및 제2부분을 갖는 채널 영역, 상기 제3확산층 및 상기 채널 영역의 상기 제1부분의 상부에 설치되고 터널 산화막에 의해 상기 제3확산층으로부터 절연되는 플로팅 게이트 및 상기 기억 노드의 상부에 배치된 제어 게이트를 포함하는 제2트랜지스터를 갖는 E2PROM 셀을 구비하는데, 상기 기억 노드는 상기 플로팅 게이트 및 상기 채널 영역의 제2부분의 상부에 배치되고, 상기 제어 게이트 및 상기 기억 노드는 상기 다이나믹 RAM 셀의 커패시터를 포함하며, 상기 채널 영역의 제2부분은 하나의 논리 데이타가 상기 기억 노드에 저장될때 전도성을 갖고, 다른 논리 데이타가 상기 기억 노드에 저장될때는 비전도성을 갖는 것을 특징으로 하는 반도체 비휘발성 RAM.
  4. 비트선, 기억 노드의 일단부 및 워드선에 각각 접속되는 드레인, 소스 및 게이트를 포함하는 제1트랜지스터와, 커패시터로서 제공되는 기억 노드를 구비하는 다이나믹 RAM 셀과 ; 전원 소스에 접속되는 소스, 상기 제1트랜지스터의 상기 소스와 공통 접속되는 드레인, 상기 드레인 및 소스 사이에 설치되고 제1 및 제2부분을 갖는 채널 영역, 상기 소스 및 상기 채널 영역의 상기 제1부분의 상부에 설치되고 터널 산화막에 의해 상기 소스로부터 절연되는 플로팅 게이트 및, 상기 기억 노드 상부에 대응해서 절연되어 설치된 제어 게이트를 포함하는 제2트랜지스터를 갖는 E2PROM 셀을 구비하는데, 상기 기억 노드는 상기 플로팅 게이트 및 상기 채널 영역의 제2부분의 상부에 배치되고, 상기 제어 게이트 및 상기 기억 노드는 상기 다이나믹 RAM 셀의 커패시터를 형성하며, 상기 채널 영역의 제2부분은 하나의 논리 데이타가 상기 기억 노드에 저장될때 전도성을 갖고, 다른 논리 데이타가 상기 기억 노드에 저장될때는 비전도성을 가지며, 상기 반도체 비휘발성 RAM은 상기 다이나믹 RAM 셀로부터 상기 E2PROM 셀로 데아타를 전송하는 기억 모드와, 상기 E2PROM 셀로부터 상기 다이나믹 RAM 셀로 전송하는 리콜 모드를 포함하고, 상기 기억 모드에서 상기 기억 노드가 상기 다이나믹 RAM 셀에 저장된 데이타 1에 따라서 충전될때 전자는 상기 제2트랜지스터의 소스로부터 상기 플로팅 게이트에 주입되어 포획되고, 상기 기억 노드가 상기 다이나믹 RAM셀에 저장된 데이타 0에 따라서 충전되어 있지 않을때는 전자는 상기 플로팅 게이트로부터 상기 제2트랜지스터의 소스로 방출되며, 상기 리콜 모드에서 상기 플로팅 게이트내에 전자가 포획되면 상기 기억 노드에는 상기 전자에 의한 전하의 충전이 유지되어, 상기 제2트랜지스터의 상기 채널 영역의 제1부분은 비전도성을 갖고, 상기 플로팅 게이트로부터 전자가 방출되면 상기 기억 노드의 상기 전하가 상기 E2PROM 셀의 상기 채널 영역을 통하여 상기 제2트랜지스터의 소스로 방전되어, 상기 제2트랜지스터의 상기 채널 영역의 제1 및 제2부분은 전도성을 갖는 것을 특징으로 하는 반도체 비휘발성 RAM.
  5. 제4항에 있어서, 상기 E2PROM 셀은 데이타가 상기 E2PROM 셀로 전송하는 상기 다이나믹 RAM 셀내에 저장된 기억 모드에서 소스에 공급되는 접진 전위보다 높은 소정의 전위 레벨을 유지하는 동안 상기 소스로부터 상기 플로팅 게이트에 전자를 주입하고, 상기 기억 노드에 데이타 1이 저장될 때 상기 플로팅 게이트내에 주입된 전자를 보전하는 것을 특징으로 하는 반도체 비휘발성 RAM.
  6. 제4항에 있어서, 상기 E2PROM 셀은 그 내부에 저장된 데이타가 상기 다이나믹 RAM 셀로 전송되는 리콜 모드에서 상기 기억 노드에 저장된 데이타에 따라서 상기 제2트랜지스터의 상기 채널 영역의 제2부분에 전도성을 제공하고, 상기 플로팅 게이트에 전자가 주입되지 않을때 상기 기억 노드에 저장된 데이타를 전도 상태에 있는 상기 채널 영역을 통하여 상기 제2트랜지스터의 소스로 방전시키기 위하여 상기 채널 영역의 제1부분에 전도성을 제공하는 것을 특징으로 하는 반도체 비휘발성 RAM.
  7. 제1항에 있어서, 상기 반도체 비휘발성 RAM은 상기 다이나믹 RAM 셀로부터 상기 E2PROM 셀로 데이타를 전송하는 기억 노드와, 상기 E2PROM 셀로부터 상기 다이나믹 RAM 셀로 데이타를 전송하는 리콜 모드를 포함하고, 상기 기억 노드에서 상기 기억 영역이 상기 다이나믹 RAM 셀에 저장된 데이타1에 따라서 충전될때 전자는 상기 소스 영역으로부터 상기 플로팅 게이트에 주입되어 포획되고, 상기 기억 영역이 상기 다이나믹 RAM 셀에 저장된 데이타0에 따라서 충전되어 있지 않을때는 전자는 상기 플로팅 게이트로부터 상기 소스 영역으로 방출되며, 상기 리콜 모드에서 상기 플로팅 게이트내에 전자가 포획되면 상기 기억 영역에는 상기 전자에 의한 전하의 충전이 유지되어, 상기 제2트랜지스터의 상기 채널 영역의 제1부분은 비전도성을 갖고, 상기 플로팅 게이트로부터 전자가 방출되면 상기 기억 영역의 상기 전하가 상기 E2PROM 셀의 상기 채널 영역을 통하여 상기 소스 영역으로 방전되어, 상기 제2트랜지스터의 상기 채널 영역의 제1 및 제2부분은 전도성을 갖는 것을 특징으로 하는 반도체 비휘발성 RAM.
  8. 제3항에 있어서, 상기 반도체 비휘발성 RAM은 상기 다이나믹 RAM 셀로부터 상기 E2PROM 셀로 데이타를 전송하는 기억 모드와, 상기 E2PROM 셀로부터 상기 다이나믹 RAM 셀로 데이타를 전송하는 리콜 모드를 포함하고, 상기 기억 모드에서 상기 기억 노드가 상기 다이나믹 RAM 셀에 저장된 데이타1에 따라서 충전될때 전자는 상기 제3확산층으로부터 상기 플로팅 게이트에 주입되어 포획되고, 상기 기억 노드가 상기 다이나믹 RAM 셀에 저장된 데이타 0에 따라서 충전되어 있지 않을때는 전자는 상기 플로팅게이트로부터 상기 제3확산층으로 방출되며, 상기 리콜 모드에서 상기 플로팅 게이트내에 전자가 포획되면 상기 기억 노드에는 상기 전자에 의한 전하의 충전이 유지되어, 상기 제2트랜지스터의 상기 채널 영역의 제1부분은 비전도성을 갖고, 상기 플로팅 게이트로부터 전자가 방출되면 상기 기억 노드의 상기 전하가 상기 E2PROM 셀의 상기 채널 영역을 통하여 상기 제3확산층으로 방전되어, 상기 제2트랜지스터의 상기 채널 영역의 제1 및 제2부분은 전도성을 갖는 것을 특징으로 하는 반도체 비휘발성 RAM.
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