JPH06268230A

JPH06268230A - 半導体装置の製造方法

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Publication number: JPH06268230A
Application number: JP5382293A
Authority: JP
Inventors: Noriyuki Shimoji; 規之下地
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1993-03-15
Filing date: 1993-03-15
Publication date: 1994-09-22
Anticipated expiration: 2019-06-07
Also published as: JP3535186B2

Abstract

(57)【要約】【目的】埋め込み拡散層の横広がりを防止し集積度を
向上させる。【構成】図１Ｃに示すように端部にバーズビーク構造
を有する選択酸化膜５およびｎ⁺型ソース４を形成した
のち、フッ酸によりエッチングを行ない、図１Ｄに示す
ように、選択酸化膜５のバーズビーク構造部分５ａを取
り除き、ソース４の一部を露出させる。つぎに、基板表
面にトンネル酸化膜８を形成し、ソース４の一部を含む
基板表面をトンネル酸化膜８で覆う。バーズビーク構造
部分５ａを一旦エッチングした後、トンネル酸化膜を形
成するので、ソース４を横方向に広げることなく、ソー
ス４の端部の上にトンネル酸化膜を形成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の製造方
法に関するものであり、特に半導体装置の微細化に関す
る。

【０００２】

【従来の技術】今日、セルアレイ中のコンタクトが不要
で、セルの縮小化が図れるフラッシュメモリとしてＦＡ
ＣＥ（FLASH ARRAY CONTACTLESS EPROM）セル構造のフ
ラッシュメモリが知られている。

【０００３】図６にＦＡＣＥセル５０の構造を示す。Ｆ
ＡＣＥセル５０は、基板内に設けられたｐ形シリコンウ
エル２内にｎ⁺型ドレイン３及びｎ⁺型ソース４が設けら
れる。ドレイン３とソース４間は、チャネル領域１６で
ある。チャネル領域１６上には、トンネル酸化膜８が設
けられる。さらに、トンネル酸化膜８上にポリシリコン
で構成されたフローティングゲート１２、層間絶縁膜１
３、コントロールゲート電極１４が順に設けられる。

【０００４】上記のＦＡＣＥセル５０に対する情報の書
き込みおよび消去について説明する。情報”１”を書き
込む場合、コントロールゲート電極１４、ドレイン３に
高電圧を印加し、かつソース４、およびウエル２に接地
電位を与える。これにより、ドレイン３近傍で発生した
ホットエレクトロンは、トンネル酸化膜８の電位障壁を
飛び越えてフローティングゲート１２内に流入する。こ
れにより、ＦＡＣＥセル５０に情報”１”が書き込まれ
た状態である。

【０００５】一方、ＦＡＣＥセル５０に情報”０”を記
憶させる（消去する）場合、フローティングゲート１２
に流入させた電子を、ソース４に戻すため、フローティ
ングゲート１２とソース４間に、情報の書き込み時とは
反対方向の高電圧を印加する。これにより、書き込み時
とは反対方向の電界が発生し、Ｆ−Ｎ（Fowler-Nordhei
m)トンネリングにより電子がソース４に引戻される。

【０００６】このように電子が引戻されることにより、
チャネル領域１６にチャネルを形成させるためのコント
ロールゲート電圧のしきい値が降下する。この状態が、
ＦＡＣＥセル５０に情報”０”を記憶させた状態である
（以下非書き込み状態という）。

【０００７】次に、不揮発性メモリＦＡＣＥセル５０に
おける情報の読み出し動作を説明する。まず、コントロ
ールゲート電極１４に、センス電圧Vsを印加する。セン
ス電圧Vsとは、書き込み状態のしきい値電圧と、非書き
込み状態のしきい値電圧の中間の電圧をいう。

【０００８】ＦＡＣＥセル５０が書き込み状態であれ
ば、ＦＡＣＥセル５０のしきい値電圧よりセンス電圧Vs
の方が低いので、チャネル領域１６にチャネルが形成さ
れない。よって、ソース４の電位をドレイン３の電位よ
り高くしても、ドレイン３とソース４間に電流が流れな
い。

【０００９】これに対して、ＦＡＣＥセル５０が非書き
込み状態であれば、ＦＡＣＥセル５０のしきい値電圧よ
りセンス電圧Vsの方が高いので、チャネル領域１６にチ
ャネルが形成される。よって、ドレイン３の電位をソー
ス４の電位より高くすることにより、ドレイン３とソー
ス４間に電流が流れる。

【００１０】このように、ＦＡＣＥセル５０において
は、読み出し時には、コントロールゲート電極１４にセ
ンス電圧Vsを印加することにより、チャネル領域１６に
チャネルが形成されるか否かを検出して、書き込み状態
か非書き込み状態かを判断することができる。

【００１１】つぎに、図７を用いて、ＦＡＣＥセル５０
の製造方法を説明する。半導体基板のｐ型シリコンウエ
ル２の表面に熱酸化膜８０(pad oxide)を形成し、その
上に、化学気相成長（ＣＶＤ）法を用いてシリコン窒化
膜を形成した後、フォトレジストを用いて選択的にエッ
チングして、開口部８１を有するシリコン窒化膜８２を
形成する。この状態を図７Ａに示す。この状態から、図
７Ｂに示すように半導体基板全面にヒ素（Ａｓ）をイオ
ン注入する。これにより、シリコン窒化膜８２で覆われ
ていない開口部８１の半導体基板領域１０１に、ヒ素イ
オンが注入される。

【００１２】つぎに、半導体基板を熱処理することによ
り、シリコン窒化膜８２で覆われていなかった部分だけ
酸化が進み、図７Ｃに示すように端部にバーズビーク構
造を有する選択酸化膜５が形成される。同時に、この熱
処理により、選択酸化膜５の下部のｐ型シリコンウエル
２内に、埋め込み拡散層であるｎ⁺型ソース４が形成さ
れる。

【００１３】つぎに、シリコン窒化膜８２および熱酸化
膜８０を除去したのち、図７Ｄに示すように、基板表面
に薄膜の希釈酸化によりトンネル酸化膜８を形成する。
その後フローティングゲート１２、層間絶縁膜１３、コ
ントロールゲート電極１４を形成する（図６参照）。

【００１４】このように、ＦＡＣＥセル５０は、ソース
４が埋め込み拡散層として、半導体基板内に形成されて
いるためコンタクトが不要であり、また、ソース４およ
び選択酸化膜５を自己整合的に形成することができる
為、セル面積の縮小化を図ることができる。

【００１５】

【発明が解決しようとする課題】しかしながら、上記の
ようなＦＡＣＥセル５０においては、次のような問題が
あった。

【００１６】ＦＡＣＥセル５０においては、選択酸化膜
５の端部にバーズビーク構造の部分が形成される。この
バーズビーク構造の部分は、シリコン窒化膜８２で覆っ
た部分にまで横方向に広がって形成される。このため、
図８に示すように、ソース４とフローティングゲート１
２とのオーバラップ部分のトンネル酸化膜として機能す
る部分の膜厚が厚くなってしまい、その分電界が弱ま
り、Ｆ−Ｎトンネリング電流が減少する。

【００１７】もちろん、選択酸化膜５の形成における熱
処理により、ソース４のｎ⁺領域が拡散して、ソース４
の幅α１が選択酸化膜５の幅β１よりも横方向に広が
り、ソース４の端部がバーズビーク構造部分を追越すこ
ともある。しかし、この場合、ソース４の不純物濃度が
低くなるという問題が発生する。このような不純物濃度
の低下がおこると、消去時にソース４に高電圧を印加し
た場合に空乏層が発生し、トンネル酸化膜８の膜厚が実
質的に厚くなったのと等しくなり、電界が弱まりＦ−Ｎ
電流が減少するという問題がある。

【００１８】また、選択酸化膜５の形成の際、シリコン
窒化膜８２の膜厚を厚く、熱酸化膜８０(pad oxide)の
膜厚を薄く、酸化の温度を高くすれば、バーズビークを
横方向に広がらない様にすることができる。しかし、こ
のような処理は半導体基板にかかるストレスが大きい。

【００１９】すなわち、上記のようなＦＡＣＥセルの製
造方法では、セル面積の縮小化とソース領域の不純物濃
度の低下という双方の問題を解決することはできなかっ
た。この発明は、上記のような問題点を解決し、埋め込
み拡散層の横広がりを防止し集積度の向上が可能な半導
体装置を提供することを目的とする。

【００２０】

【課題を解決するための手段】請求項１の半導体装置の
製造方法においては、開口部を有するマスクで、半導体
基板表面を覆い、前記開口部から不純物を注入する不純
物注入工程、前記開口部に、端部にバーズビーク構造を
もつ選択酸化膜を形成するとともに、不純物を注入した
部分に埋め込み拡散層を形成する埋め込み拡散層形成工
程、少なくとも前記選択酸化膜のバーズビーク構造部分
を除去し、前記埋め込み拡散層の一部を露出させる埋め
込み拡散層露出工程、前記基板表面に、絶縁性薄膜を形
成する絶縁性薄膜形成工程、前記絶縁性薄膜を介して導
電体層を形成する導電体層形成工程、を備えたことを特
徴とする。

【００２１】請求項２の半導体装置の製造方法において
は、前記埋め込み拡散層露出工程における前記選択酸化
膜のバーズビーク構造部分の除去は、前記選択酸化膜に
対してのみエッチング作用を有するエッチャントによっ
て行なわれることを特徴とする。

【００２２】請求項３の半導体装置の製造方法において
は、前記埋め込み拡散層露出工程における前記選択酸化
膜のバーズビーク構造部分の除去は、基板表面の凹凸状
態をほぼ平坦化するため、平坦化膜を形成した後、半導
体基板、選択酸化膜、および前記平坦化膜に対して、エ
ッチングレートがほぼ同じエッチャントを用いて行なわ
れること、を特徴とする。

【００２３】請求項４の半導体装置の製造方法において
は、前記絶縁性薄膜形成工程後、熱処理をする工程を備
えたことを特徴とする。

【００２４】請求項５のフラッシュメモリの製造方法に
おいては、前記導電体層はフローティングゲートであ
り、前記導電体層形成した後、前導電体層の上に層間絶
縁膜を形成する工程、前記層間絶縁膜の上に制御原極を
形成する制御電極形成工程、を備えたことを特徴とす
る。

【００２５】請求項６の高耐圧トランジスタの製造方法
においては、前記導電体層はゲート電極であることを特
徴とする。

【００２６】請求項７の半導体装置の製造方法において
は、開口部を有するマスクで、半導体基板表面を覆い、
前記開口部から不純物を注入する不純物注入工程、前記
開口部に、端部にバーズビーク構造をもつ選択酸化膜を
形成するとともに、不純物を注入した部分に埋め込み拡
散層を形成する埋め込み拡散層形成工程、前記基板表面
に、絶縁性薄膜を形成する絶縁性薄膜形成工程、前記絶
縁性薄膜形成工程後、熱処理をする熱処理工程、前記絶
縁性薄膜を介して導電体層を形成する導電体層形成工
程、を備えたことを特徴とする。

【００２７】

【作用】請求項１の半導体装置の製造方法においては、
埋め込み拡散層を形成したのち、少なくとも前記選択酸
化膜のバーズビーク構造部分を除去し、前記埋め込み拡
散層の一部を露出させ、絶縁性薄膜を形成している。し
たがって、埋め込み拡散層を横方向に広げることなく、
前記埋め込み拡散層の端部の上に前記絶縁性薄膜を形成
することができる。

【００２８】請求項２の半導体装置の製造方法において
は、前記選択酸化膜のバーズビーク構造部分の除去は、
前記選択酸化膜に対してのみエッチング作用を有するエ
ッチャントによって行なわれる。したがって、前記選択
酸化膜のバーズビーク構造部分を容易に除去することが
できる。

【００２９】請求項３の半導体装置の製造方法において
は、平坦化膜を形成した後、半導体基板、選択酸化膜、
および前記平坦化膜に対して、エッチングレートがほぼ
同じエッチャントを用いて前記選択酸化膜のバーズビー
ク構造部分の除去を行なう。したがって、バーズビーク
構造部分の除去後の基板表面に段差ができることを防止
する。

【００３０】請求項４の半導体装置の製造方法において
は、前記絶縁性薄膜形成工程後、熱処理をする工程を備
えている。したがって、埋め込み拡散層をそれほど横方
向に広げることなく、前記埋め込み拡散層の端部の上に
前記絶縁性薄膜を確実に形成することができる。

【００３１】請求項５のフラッシュメモリの製造方法に
おいては、前記導電体層はフローティングゲートであっ
て、その上に層間絶縁膜を形成しさらにその上に制御原
極を形成する。したがって、制御電極に所定の電圧を印
加することにより、フローティングゲートと埋め込み拡
散層との間で、低い電圧でトンネリング電流を発生させ
ることができる。

【００３２】請求項６のトランジスタの製造方法におい
ては、前記導電体層はゲート電極であり、埋め込み拡散
層の端部が、前記ゲート電極の下部の半導体基板領域の
電路形成可能領域まで及んでいる。したがって、前記電
路形成可能領域上に膜厚の厚い酸化膜が形成されること
はない。すなわち、前記ゲート電極に所定のしきい値電
圧を印加した場合に、前記電路形成可能領域に確実に電
路を形成することができる。

【００３３】請求項７の半導体装置の製造方法において
は、埋め込み拡散層を形成し、絶縁性薄膜を形成し、熱
処理を行なう。これにより、埋め込み拡散層が拡散す
る。したがって、前記埋め込み拡散層の端部の上に前記
絶縁性薄膜を形成することができる。

【００３４】

【実施例】本発明の一実施例について説明する。図２
に、本発明の一実施例である製造方法によって製造した
ＦＡＣＥセル５１を示す。

【００３５】ＦＡＣＥセル５１は、基板内に設けられた
ｐ形シリコンウエル２内に埋め込み拡散層であるｎ⁺型
ドレイン３及びｎ⁺型ソース４が設けられる。ドレイン
３及びソース４はともに、低濃度不純物領域であるｎ^-
領域を有している。ドレイン３とソース４間のウェル領
域は、チャネル領域１６であり、チャネル領域１６上に
は、絶縁性薄膜であるトンネル酸化膜８が設けられる。
さらに、トンネル酸化膜８上に導電体層であるフローテ
ィングゲート１２、層間絶縁膜１３、コントロールゲー
ト電極１４が順に設けられる。

【００３６】なお、コントロールゲート電極１４とソー
ス４、コントロールゲート電極１４とドレイン３とは選
択酸化膜５によって、絶縁されている。

【００３７】つぎに、ＦＡＣＥセル５１の製造方法につ
いて図１を用いて説明する。半導体基板のｐ型シリコン
ウエル２の表面に熱酸化膜８０(pad oxide)を形成し、
その上に、ＣＶＤ法を用いてシリコン窒化膜を形成した
後、フォトレジストを用いて選択的にエッチングして、
開口部８１を有するマスクであるシリコン窒化膜８２を
形成する。この状態を図１Ａに示す。この状態から半導
体基板全面にヒ素（Ａｓ）をイオン注入する。これによ
り、シリコン窒化膜８２で覆われていない開口部８１の
半導体基板領域１０１に、ヒ素イオンが注入される。

【００３８】つぎに、半導体基板を熱処理することによ
り、シリコン窒化膜８２で覆われていなかった部分だけ
酸化が進み、図１Ｂに示すように端部にバーズビーク構
造５ａを有する選択酸化膜５が４００ｎｍで形成され
る。同時に、この熱処理により、選択酸化膜５の下部の
ｐ型シリコンウエル２内に、埋め込み拡散層であるｎ⁺
型ソース４が形成される。

【００３９】つぎに、図１Ｃに示すように、シリコン窒
化膜８２を除去する。その後、シリコン酸化膜に対して
のみエッチング作用を有するエッチャントによってエッ
チングを行なう。本実施例においては、このエッチャン
トとしてフッ酸を用いた。これにより、図１Ｄに示すよ
うに、選択酸化膜５が２００ｎｍとなり、バーズビーク
構造部分５ａが取り除かれ、ソース４の一部が露出す
る。

【００４０】なお、本実施例においては、ウェットエッ
チングによって選択酸化膜５のバーズビーク構造部分５
ａをエッチングしたが、ドライエッチングで、除去する
ようにしてもよい。

【００４１】この状態で、基板表面に希釈酸化により１
０ｎｍのトンネル酸化膜８を形成する。これにより、ソ
ース４の一部を含む基板表面がトンネル酸化膜８で覆わ
れる。

【００４２】つぎに、ＣＶＤ法を用いて１５０ｎｍのポ
リシリコン層を形成し、フォトレジストを用いたエッチ
ングを行ない、図１Ｆに示すようにフローティングゲー
ト１２を形成する。

【００４３】つぎに、基板全面に順にシリコン酸化膜、
シリコン窒化膜、シリコン酸化膜から構成される層間絶
縁膜１３を形成する。本実施例においては、最下層のシ
リコン酸化膜は希釈酸化により形成し、シリコン窒化膜
は減圧ＣＶＤ法により形成し、最上層のシリコン酸化膜
はウエット酸化により形成した。

【００４４】つぎに、ＣＶＤ法を用いて、層間絶縁膜１
３上に３００ｎｍのポリシリコン層を形成し、フォトレ
ジストを用いたエッチングを行ない、図２に示すように
コントロールゲート電極１４を形成する。このようにし
て、ＦＡＣＥセル５１が形成される。

【００４５】このように、本実施例においては、バーズ
ビーク構造部分５ａを一旦エッチングした後、トンネル
酸化膜を形成しているので、ソース４を横方向に広げる
ことなく、ソース４の端部の上にトンネル酸化膜として
機能するシリコン酸化膜を形成することができる。ま
た、バーズビークを横方向に広がらない様にする処理が
不要となるので、半導体基板にかかるストレスもない。

【００４６】ところで、一般に、熱酸化においては、酸
化膜が形成される酸化レートは半導体の不純物濃度が高
いほど高くなる。したがって、トンネル酸化膜８の膜厚
については、図３Ａに示すように、ソース４の上の膜厚
ｔ１が、基板上の膜厚ｔ２よりも厚くなるということも
考えられる。この為、図１Ｅでトンネル酸化膜８を形成
した後、再び熱処理を行なうようにしてもよい。

【００４７】このような再熱処理により、図３Ｂに示す
ように、ソース４のｎ⁺領域が拡散して、ソース４の幅
α２が選択酸化膜の幅β２よりも横方向に広がり、ソー
ス４の端部がバーズビーク構造部分５ａ（図１Ｃ参照）
を追越すようにさせることができる。

【００４８】この場合、バーズビーク構造部分５ａを一
旦エッチングした後、熱処理を行なっているので、埋め
込み拡散層であるソース４をそれほど横方向に広げる必
要がない。したがって、ソース４の端部の上にトンネル
酸化膜として機能する絶縁性薄膜を確実に形成すること
ができる。また、バーズビークを横方向に広がらない様
にする処理が不要となるので、半導体基板にかかるスト
レスもない。

【００４９】すなわち、本実施例に示すＦＡＣＥセルの
製造方法により、セル面積の縮小化とソース領域の不純
物濃度の低下という双方の問題を解決することはでき
る。

【００５０】なお、本実施例においては、シリコン酸化
膜に対してのみエッチング作用を有するエッチャントに
よってエッチングを行なっている。したがって、図１Ｅ
に示す様に、凹部８８が形成される。このような凹部８
８は、その後フローティイングゲート１２等を形成する
際、段差を発生させる。このような段差が発生すると、
電界が集中し、トンネル酸化膜８の信頼性が低下する等
のおそれもある。よって、このような問題を回避する
為、選択酸化膜５のバーズビーク構造部５ａがなめらか
に伸びている方が望ましい。このため、選択酸化膜５の
形成の際、シリコン窒化膜８２の膜厚を薄く、熱酸化膜
８０(pad oxide)の膜厚を厚く、酸化の温度を低くする
ことが望ましい。

【００５１】図４に、バーズビーク構造部分５ａの取除
き方法の他の実施例を示す。図４Ａは図１Ｃの状態を示
す。この状態から図４Ｂに示すように平坦化膜８４を形
成する。その後、半導体基板２、選択酸化膜５、および
平坦化膜８４に対して、エッチングレートがほぼ同じエ
ッチャントを用いて、選択酸化膜５のバーズビーク構造
部分５ａの除去を行なう。これにより、図４Ｃに示すよ
うに、バーズビーク構造部分５ａが取り除かれる。

【００５２】このように、平坦化膜８４を形成後バーズ
ビーク構造部分５ａの除去を行なうことにより、バーズ
ビーク構造部分の除去後の基板表面に段差ができること
を防止することができる。これにより、電界の集中を防
止し、トンネル酸化膜８の信頼性低下を防止することが
できる。

【００５３】なお、本実施例においては、前記平坦化膜
８４として、シリコン酸化膜を用いた。これによりエッ
チャントとして、シリコンとシリコン酸化膜のエッチン
グレートを考慮すればよい。

【００５４】また、この方法では、図４Ｃの状態で半導
体基板から所定の分γだけエッチングした段階でエッチ
ング工程を終了する必要があるが、エッチングにより発
生したシリコンの量を検出（ディテクト）することによ
り、容易に制御することができる。

【００５５】なお、シリコン酸化膜以外に、他の材質、
たとえば単結晶シリコン、アモルファスシリコン、シリ
コン窒化膜等を用いてもよい。

【００５６】図５に、本発明を用いて製造したトランジ
スタ６１を示す。トランジスタ６１は、ｐ形シリコンウ
エル２内にｎ⁺型ドレイン３及びｎ⁺型ソース４が設けら
れる。ドレイン３及びソース４はともに、低濃度不純物
領域であるｎ^-領域を有している。ドレイン３とソース
４間は、チャネル領域１６であり、チャネル領域１６上
には、絶縁性薄膜である４０ｎｍのゲート酸化膜１８が
設けられる。さらに、ゲート酸化膜１８上に導電体層で
あるゲート電極１５が設けられている。ゲート電極１５
は層間膜２６で覆われる。ソース４にはソース電極２
４、ドレイン３にはドレイン電極２３が接続されてい
る。

【００５７】なお、ゲート電極１５とソース４、ゲート
電極１５とドレイン３とは選択酸化膜５によって、絶縁
されている。

【００５８】このように、本発明はフラシュメモリに限
らず、選択酸化膜５の下部に埋め込み拡散層がある半導
体装置であれば、どのようなものにも応用することがで
きる。

【００５９】なお、上記ＦＡＣＥセルの製造方法におい
ては、バーズビーク構造部分５ａを一旦エッチングした
後、熱処理を行なっているが、バーズビーク構造部分５
ａのエッチング工程を省略して、熱処理を行なうように
してもよい。これによっても、バーズビークを横方向に
広がらない様にする処理が不要となるので、半導体基板
にかかるストレスを防止することができる。

【００６０】

【発明の効果】請求項１の半導体装置の製造方法におい
ては、埋め込み拡散層を形成したのち、少なくとも前記
選択酸化膜のバーズビーク構造部分を除去し、前記埋め
込み拡散層の一部を露出させ、絶縁性薄膜を形成してい
る。したがって、埋め込み拡散層の横広がりを防止し集
積度の向上が可能な半導体装置を提供することができ
る。

【００６１】請求項２の半導体装置の製造方法において
は、前記選択酸化膜のバーズビーク構造部分の除去は、
前記選択酸化膜に対してのみエッチング作用を有するエ
ッチャントによって行なわれる。したがって、集積度の
向上が可能な半導体装置を容易に提供することができ
る。

【００６２】請求項３の半導体装置の製造方法において
は、さらに、平坦化膜を形成した後、半導体基板、選択
酸化膜、および前記平坦化膜に対して、エッチングレー
トがほぼ同じエッチャントを用いて前記選択酸化膜のバ
ーズビーク構造部分の除去を行なう。したがって、バー
ズビーク構造部分の除去後の基板表面に段差ができるこ
とを防止でき、より信頼性の高い半導体装置を提供する
ことができる請求項４の半導体装置の製造方法において
は、前記絶縁性薄膜形成工程後、熱処理をする工程を備
えている。したがって、埋め込み拡散層をそれほど横方
向に広げることなく、前記埋め込み拡散層の端部の上に
前記絶縁性薄膜を確実に形成でき、集積度の向上が可能
な半導体装置を提供することができる。

【００６３】請求項５のフラッシュメモリの製造方法に
おいては、前記導電体層はフローティングゲートであっ
て、その上に層間絶縁膜を形成しさらにその上に制御原
極を形成する。したがって、制御電極に所定の電圧を印
加することにより、フローティングゲートと埋め込み拡
散層との間で、低い電圧でトンネリング電流を発生させ
ることができる。したがって、埋め込み拡散層の横広が
りを防止し集積度の向上が可能なフラッシュメモリを提
供することができる。

【００６４】請求項６のトランジスタの製造方法におい
ては、前記導電体層はゲート電極であり、埋め込み拡散
層の端部が、前記ゲート電極の下部の半導体基板領域の
電路形成可能領域まで及んでいる。したがって、前記電
路形成可能領域に確実に電路を形成することができる。
これにより、集積度の向上が可能なトランジスタを提供
することができる。

【００６５】請求項７の半導体装置の製造方法において
は、埋め込み拡散層を形成し、絶縁性薄膜を形成し、熱
処理を行なうことにより、前記埋め込み拡散層の端部の
上に前記絶縁性薄膜を形成することができる。したがっ
て、バーズビーク構造を押える複雑な工程が不要とな
り、信頼性の高い半導体装置を提供することができる。

【図面の簡単な説明】

【図１】ＦＡＣＥセル５１の製造工程を示す図である。

【図２】ＦＡＣＥセル５１の構造を示す図である。

【図３】トンネル酸化膜８を形成後、熱処理を行なう場
合と行なわない場合との比較図である。

【図４】他の製造方法を示す図である。

【図５】本発明にかかる製造方法にて、製造したトラン
ジスタ６１の構造を示す図である。

【図６】従来のＦＡＣＥセルの構造を示す図である。

【図７】従来のＦＡＣＥセルの製造工程を示す図であ
る。

【図８】従来のＦＡＣＥセルの詳細を示す図である。

【符号の説明】

３・・・・・・・・ドレイン４・・・・・・・・ソース５・・・・・・・・選択酸化膜５ａ・・・・・・・バーズビーク構造部分８・・・・・・・・トンネル酸化膜１２・・・・・・・フローティングゲート１３・・・・・・・層間絶縁膜１４・・・・・・・コントロールゲート電極１５・・・・・・・ゲート電極８１・・・・・・・開口部８２・・・・・・・シリコン窒化膜

Claims

【特許請求の範囲】

【請求項１】開口部を有するマスクで、半導体基板表面
を覆い、前記開口部から不純物を注入する不純物注入工
程、前記開口部に、端部にバーズビーク構造をもつ選択酸化
膜を形成するとともに、不純物を注入した部分に埋め込
み拡散層を形成する埋め込み拡散層形成工程、少なくとも前記選択酸化膜のバーズビーク構造部分を除
去し、前記埋め込み拡散層の一部を露出させる埋め込み
拡散層露出工程、前記基板表面に、絶縁性薄膜を形成する絶縁性薄膜形成
工程、前記絶縁性薄膜を介して導電体層を形成する導電体層形
成工程、を備えたことを特徴とする半導体装置の製造方法。
【請求項２】請求項１の半導体装置の製造方法におい
て、前記埋め込み拡散層露出工程における前記選択酸化膜の
バーズビーク構造部分の除去は、前記選択酸化膜に対し
てのみエッチング作用を有するエッチャントによって行
なわれること、を特徴とする半導体装置の製造方法。
【請求項３】請求項１の半導体装置の製造方法におい
て、前記埋め込み拡散層露出工程における前記選択酸化膜の
バーズビーク構造部分の除去は、基板表面の凹凸状態をほぼ平坦化するため、平坦化膜を
形成した後、半導体基板、選択酸化膜、および前記平坦化膜に対し
て、エッチングレートがほぼ同じエッチャントを用いて
行なわれること、を特徴とする半導体装置の製造方法。
【請求項４】請求項１ないし請求項３の半導体装置の製
造方法において、前記絶縁性薄膜形成工程後、熱処理をする熱処理工程、を備えたことを特徴とする半導体装置の製造方法。
【請求項５】請求項１ないし請求項４の半導体装置の製
造方法において、前記導電体層はフローティングゲートであって、前導電体層の上に層間絶縁膜を形成する工程、前記層間絶縁膜の上に制御原極を形成する制御電極形成
工程、を備えたことを特徴とするフラッシュメモリの製造方
法。
【請求項６】請求項１ないし請求項４の半導体装置の製
造方法において、前記導電体層はゲート電極であること、を特徴とするトランジスタの製造方法。
【請求項７】開口部を有するマスクで、半導体基板表面
を覆い、前記開口部から不純物を注入する不純物注入工
程、前記開口部に、端部にバーズビーク構造をもつ選択酸化
膜を形成するとともに、不純物を注入した部分に埋め込
み拡散層を形成する埋め込み拡散層形成工程、前記基板表面に、絶縁性薄膜を形成する絶縁性薄膜形成
工程、前記絶縁性薄膜形成工程後、熱処理をする熱処理工程、前記絶縁性薄膜を介して導電体層を形成する導電体層形
成工程、を備えたことを特徴とする半導体装置の製造方法。