CN1178283C - 消除掺杂物损害的源极/漏极固态源掺杂 - Google Patents
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Abstract
一种制造快擦写内存装置的方法，其中经由下列步骤可产生最小的栅极边缘掀起现象(gate edge lifting)：将栅极叠层(gate stack)和基片暴露出的表面予以最低的氧化；从该基片各向异性地蚀刻氧化物层；在基片上要形成源极区的部份上形成经掺杂的固态源极材料及使该掺杂物(dopants)，从该固态源极材料扩散到所述基片之内。
Description
本申请与在美国同日申请，申请号为09/420,220，名称为“NITRIDEPLUG TO REDUCE GATE EDGE LIFTING”，转让给本申请受让人的申请相关。
技术领域
本发明概括而言涉及浮栅型半导体装置，例如EEPROM。更具体地说，本发明涉及制造例如EEPROM的浮栅型半导体装置的方法。甚而更具体地说，本发明涉及制造这样的如EEPROM的浮栅型半导体装置的方法：其可减少栅极边缘掀起程度，减少源极区需要与栅极重叠的距离，从而可以制成具有更小尺寸的EEPROM。
背景技术
有一类称为“快擦”EEPROM(快擦编程只读存储器)装置的非易失性存储装置结合了EPROM的密度与EEPROM的可电擦除性的优点。使快擦EEPROM存储单元有别于标准EEPROM存储单元的一个特点在于与标准EEPROM存储单元不同，快擦EEPROM存储单元不含有与每一浮栅存储单元呈一对一(one-for-one)基础的选择晶体管(selecttransistor)。选择晶体管为一种晶体管，其使得可在内存装置内选择出个别的存储单元，并用来选择性地擦除某一特定存储单元。因为快擦EEPROM不具有针对每一浮栅晶体管的选择晶体管，所以快擦EEPROM存储单元不能够个别地擦除并因此而必须整批擦除，这种擦除可通过擦除整个芯片或通过擦除成页的存储单元组或体来进行。省略选择晶体管可使存储单元尺寸较小并使得快擦EEPROM相对于有可相比拟尺寸的标准EEPROM具有就制造产量而言(从存储容量上看)的优点。
典型地，在一片半导体基片(其也称为硅晶片)上形成众多快擦EEPROM存储单元。图1示范说明具有双扩散源极区的单一传统快擦EEPROM存储单元。如图1所示，在p-型基片110上形成快擦写存储单元100而且包括n型双扩散源极区102和n+漏极区104。所述漏极区104和源极区102彼此相隔开形成沟道区122。源极电极114和漏极电极112分别连接到源极区102和漏极区104。
双扩散源极区102由轻微掺杂的n区128(磷掺杂)和嵌入在深n区128之内经较浓掺杂但较浅的n+区130(砷掺杂)所形成。n区128内的磷掺杂会减低在源极区102与基片110之间的水平电场。
浮栅106以一短距离配置在源极区102、漏极区104和沟道区122上方，隔着一介电层118，该介电层118也称为隧道氧化区。在该浮栅106上方而且隔着介电层116设置控制栅108。所述介电层116典型地由氧化物/氮化物/氧化物层所形成，在半导体制造技术中称为ONO层。在该控制栅108上连接一控制栅电极120。尺寸L栅极132代表快擦写存储单元100中所含各栅极的栅极长度。
在常规操作方法中，快擦EEPROM存储单元的编程(programming)通过从靠近漏极区104的一段沟道122诱导“热电子”注入浮栅106之内而完成。注入的电子使得浮栅106载有负电荷。将源极区102接地，将控制栅108偏压到相对高的正电压及将漏极区104偏压到中度正电压即可诱发出热电子。
例如，要对快擦写存储单元100编程时，将源极电极114连接到地，将漏极电极112连接到相对高的电压(通常+4伏至+9伏)并将控制电极120连接到相对高的电压电平(通常+8伏至+12伏)。电子会从源极区102加速通过沟道122到达漏极区104而在靠近漏极区104处产生“热电子”。某些所述热电子会穿过相当薄的栅极介电层118注入，并且捕获于浮栅106之内，从而给予该浮栅106一负电位。
在浮栅106上面蓄积充足的负电荷之后，浮栅106的负电位会提升叠层栅晶体管的门限电压，并于随后的“读取”模式中抑制电流通过沟道122。读取电流的大小则用来确定存储单元是否已经编程过。
反之，为了擦除快擦写内存装置，典型地经由将控制栅108偏压到一大负电压并将源极区102偏压到一低正电压，从而在隧道氧化物内产生足够大的垂直电场而将电子驱逐出浮栅106。隧道氧化物内的大垂直电场136会使贮存在浮栅106中的电子产生通过隧道氧化物而进入源极区102之内的Fowler-Nordheim(F-N)隧道。浮栅106中电子进入源极区102的隧道以箭头105表示。从浮栅106取出的电荷即产生门限电压位移。
例如在擦除期间，在源极电极114上施加相对低的正电压(通常+0.5伏至+5伏)而在控制栅电极120上施加相对大的负电压(通常-7伏至-13伏)。将基片电极126的电压接地并使漏极电极112浮动。在控制栅108与源极区102之间建立的垂直电场诱导事先贮存在浮栅106内的电子经由Fowler-Nordheim隧道通过介电层11 8并进入源极区102之内。
为在隧道氧化物内产生足够电场，通常需要将控制栅108偏压到一足够大的负电压，使得浮栅106达到约-5.5伏电压。源极区102与浮栅106之间的典型电位差VSF处于10伏量级，并因此而在令源极电位VS正值较小时，必须使控制栅电压VCG变成负值更大。一旦选定源极为浮栅电压VSF，其余因子优选根据下面的方程式予以约束：
VFG＝αCG(VCG-ΔVT)+αSVS+αBVB
其中
VFG＝浮栅电压；
VCG＝控制栅电压；
VS＝源极电压；
VB＝基片或p-阱电压；
ΔVT＝从控制栅测量到的经由在浮栅加入的负电荷所产生的门限电压差值；
αCG＝从控制栅至浮栅的电容耦合系数；
αS＝源极与浮栅之间的电容耦合系数；
αB＝基片或p-阱与浮栅之间的电容耦合系数。
随着技术的进步，整个业界的一项持续目标为增加内存装置的密度。通过减少快擦EEPROM装置的尺寸可取得更大的内存容量。可以预期，每晶片的基片(die)愈多，可以减低每基片的成本。此外，使用较高密度的内存装置减少整体电力的消耗。
为增加快擦EEPROM装置的内存密度，通常减小存储单元尺寸，例如减小该装置的整体占位面积(footprint)，这通过缩减栅极长度(L栅 极)132而完成。不过，缩减存储单元栅极的长度会有个问题，那就是，源极区102与漏极区104之间的距离L沟道122也必须缩小。随源极区102趋近于漏极区104，源极区128中所含磷的侧向扩散会造成源极区102与漏极区104之间的漏泄而导致有害的短沟道效应。短沟道效应会在快擦写存储单元内产生严重问题，而且通常在栅极长度(L栅极)132缩减到小于0.4微米时变得明显。
减低短沟道效应的一种方法是消除掉双扩散源极区128。通过使用单扩散磷区，即不再有磷扩散重叠距离LDD124的存在且即可明显地消除短沟道效应问题。消除磷扩散重叠距离LDD124可使栅极长度(L栅极)缩减到小于0.4微米并且可提供增加的存储单元的组装密度(packingdensity)。
不过，消除磷掺杂N区128会产生在存储单元擦除期间增加在源极区102与基片110之间PN结(pn junction)中水平电场EH的不希望的副效应。这种水平电场EH的增加会有助于带间电流(band-to-bandcurrent)的增加，因为普遍承认：
其中：
Jb-t-b＝带间电流密度(安培/平方厘米)(amps/cm2)
Ab-t-b，Bb-t-b＝常数
f(E)有时候模式化为E2
E＝SQRT(Ev 2+EH 2)(结内隧道效应)。
因为在存储单元擦除期间的源极对基片偏压，所以会形成反向偏压PN结而在源极结中产生带间电流(也称为齐纳电流(Zemer current))。这种带间电流通常比Fowler-Nordheim电流要大几个数量级。从电路设计观点来看，这种带间电流难以持续，并且还认为会产生有害的可靠性问题，例如隧道氧化物中的空穴陷阱(hole trapping)。
要进一步缩减快擦写存储单元尺寸的一项障碍是在制造快擦写存储单元时，会有氧化工艺中发生的称为栅极边缘掀起的现象。栅极边缘掀起现象会使隧道氧化物的每一端都增厚，并成为隧道氧化物源极端处的一项特别问题，在Fowler-Nordheim擦除期间电子必须隧穿该隧道氧化物源极端。因为栅极边缘掀起现象对于每一存储单元都不相同，所以每一存储单元的擦除特性可能不同，结果必须延长擦除程序以确保所有的存储单元都被擦除。此外，为使每一存储单元能在尽可能低的电压下被擦除，必须将源极区在栅极区下扩展，直到双扩散源极区浓掺杂区到达未增厚的隧道氧化物的一区下方为止。如此才能确保所有存储单元的擦除特性都相同。不过，源极区在栅极区下扩展直到浓掺杂区到达隧道区下未经增厚部份为止，会阻碍存储单元的缩小。
所以，需要有一种制造快擦写存储单元的方法，其可减低栅极边缘掀起量，使源极在栅极下需要扩展的距离得以减小并使存储单元得以缩小。
US-A-5,143,860公开了一种工艺，用于形成EPROM内存中的存储单元，其中通过经栅极氧化物将热电子注入至场氧化层间隔(fieldoxide spacer)侧壁上形成的浮栅，来对存储单元加以编程。
US-A-4,597,824公开了一种工艺，用于形成一种MOS晶体管，其中一掺杂的氧化膜提供了砷和硼离子，以便双扩散源极和漏极区，在基片浸没于NH4F中以从栅极侧壁上去除该氧化膜之前，所述掺杂的氧化膜沉积在硅基片和栅极上。
根据本发明提供了一种制造快擦写内存装置的方法，其中所述方法包括：
(a)在基片上形成栅极叠层，其中该栅极叠层包括在一半导体基片上形成的隧道氧化物、在该隧道氧化物上形成的浮栅、在该浮栅上形成的介电层以及在该介电层上形成的控制栅；
(b)在所述栅极叠层和所述基片邻近该栅极叠层的部份上形成一氧化物层；
(c)从所述栅极叠层的水平表面各向异性地蚀刻所述氧化物层并暴露出所述的基片部份，从而形成叠层侧壁(stack sidewall)；
(d)在所述栅极叠层和所述暴露的基片部份上形成一掩模材料层；
(e)使所述掩模材料层图形化并将该图形化的掩模材料层显影，以暴露所述基片上要形成源极区的选定部份；
(f)在所述掩模材料层上和所述基片选定部份上形成一固态源极材料层，其中该固态源极材料层用第一和第二掺杂物离子加以掺杂；
(g)进行热处理，由此使得所述第一和第二掺杂物离子从所述固态源极材料层扩散进入所述基片选定部份中，从而形成第一和第二源极区，所述第一源极区处于所述第二源极区内。
所述第一掺杂物离子最好是磷离子，所述第二掺杂物离子最好是砷离子。
一种实施本发明的方法提供了具有最小栅极边缘掀起的快擦写内存存储单元。
附图简要说明
相信是本发明特征的新颖特点都列于后附权利要求书范围中。不过，本发明本身及其较佳实施方式，以及其它目的与优点，最好参看下面示范实施例的详细说明并配合附图加以了解；其中：
图1显示出典型快擦写存储单元的构造；
图2A至2D表示原有技术制造快擦写内存装置所用方法的一部份；
图2A显示出快擦写内存装置的一部份，包括基片、在该基片上形成的隧道氧化物层和在该隧道氧化物层上形成的“栅极叠层”，此栅极叠层包括浮栅、NON层和控制栅；
图2B显示出图2A中所示快擦写内存装置的一部份，经氧化工艺处理而在所述栅极叠层上形成薄的氧化物层，以在随后的离子注入(ionimplantaion)工艺中保护该栅极叠层；
图2C显示出图2B中所示快擦写内存装置的一部份，经离子注入以形成源极区和漏极区；
图2D显示出图2C中所示快擦写内存装置的一部份，经退火处理以驱使注入的离子进入基片而形成源极区和漏极区。
图3A至3H表示根据本发明的制造快擦写内存装置所用方法的一部份；
图3A显示出快擦写内存装置的一部份，包括基片、在该基片上形成的隧道氧化物层和在该隧道氧化物层上形成的“栅极叠层”，此栅极叠层包括浮栅、NON层和控制栅；
图3B显示出图3A所示快擦写内存装置的一部份，经氧化工艺处理而在所述栅极叠层上形成薄的氧化物层，以在随后的工艺中保护该栅极叠层；
图3C显示出图3B所示快擦写内存装置的一部份，经过了各向异性的蚀刻；
图3D显示出图3C所示快擦写内存装置的一部份，其中在该快擦写内存装置的部份的表面上形成固态源极材料层；
图3E显示出图3D所示快擦写内存装置的一部份，经退火处理以驱使掺杂物从固态源极材料进入基片，从而形成该快擦写内存装置的源极区；
图3F显示出图3E所示快擦写内存装置的一部份，其中已脱除固态源极材料而在基片内浅浅地形成双扩散源极区；
图3G显示出图3F所示快擦写内存装置的一部份，其中在该快擦写内存装置部份的表面上形成第二固态源极材料层，并进行一工艺以驱使掺杂物从该固态源极材料进入基片从而加到源极区并形成该快擦写内存装置的漏极区；
图3H显示出图3G所示快擦写内存装置的一部份，其中已脱除第二固态源极材料层，而且显示出完全形成的所述快擦写内存装置的双扩散源极区和漏极区。
具体实施方式
现参看本发明特定具体实施例的详细说明，其示范说明本发明人目前所拟实施本发明所用的最佳方式。
图2A至2D阐示原有技术制造快擦写内存装置所用方法的一部份。图2A显示出快擦写内存装置的一部份200，其中包括基片202，此基片202具有在该基片202表面上形成的隧道氧化物层204。在该隧道氧化物层204上形成称之为“栅极叠层”的结构206。如半导体制造技术人员所知悉者，该栅极叠层结构206系经由下述所形成者：形成一层多晶硅，作为浮栅208；NON层210，此ONO层为一层薄的氧化硅层、一层薄氮化硅层、和一层薄氧化硅层：及多晶硅层，作为控制栅212。形成各材料层之后，进行蚀刻工艺而形成该栅极叠层，如图2A所示。
图2B显示出图2A所示快擦写内存装置的部份200，此部份200经过氧化工艺处理，该氧化工艺用于在栅极叠层上形成保护性氧化物层214，以特定地保护多晶硅材料的暴露端部，从而随后通过在该暴露的硅表面上形成一层薄的氧化物层214而形成浮栅208和控制栅212。不过，所述氧化工艺会造成栅极边缘掀起现象，如216所示，并引致在隧道氧化物层204的一部份的下方形成氧化物，如218所示。如半导体制造技术人员所知，由轻微掺杂硅所形成的基片会发生氧化，如实线220和222所示。虚线224显示出硅基片202的原始轮廓。虚线226显示出该隧道氧化物204的原始轮廓。
图2C显示出图2B中所示快擦写内存装置的部份200，其中箭头228代表各种离子注入进基片202中，以形成双扩散源极区和漏极区。如半导体制造技术人员所知，其中可以有一种以上的离子注入以将磷离子注入到该基片内而形成该双扩散源极区的n区，以及另一种离子注入以将砷离子注入到该基片内而形成该双扩散源极区的n+区和该快擦写内存装置的漏极区。
图2D显示出图2C中所示快擦写内存装置的部份200，此部份200经过退火处理，以驱使注入的磷和砷离子进入基片202之内，从而形成磷注入的源极区230和砷注入的源极区232。该退火工艺引起进一步的氧化，从而可能引起氧化物层厚度的增加。该退火工艺为一种氧化工艺，用于修补掺杂离子注入过程中所发生的损坏。因为这种氧化为来自注入掺杂物所含的高杂质浓度所增强，因而导致增加的栅极边缘掀起现象。虚线238表示第一次氧化所得氧化物层214的原有厚度，而线240表示该氧化物层厚度增加之后所具轮廓。该退火工艺也会促成增加的栅极边缘掀起现象，如242所示。如半导体制造技术人员所知，磷离子比砷离子可更顺畅地迁移，并且在同时含有磷离子和砷离子的区域内的单一退火处理可能导致双扩散区，如区230和232所示。如圆圈234中所示，源极区端的隧道氧化物在此区域中已增厚，在此区域，236所示电子在Fowler-Nordheim擦除程序期间必须从浮栅208隧道通过该隧道氧化物204而隧穿到达源极区232。如快擦写内存技术人员所知，电子会隧穿通过隧道氧化物204而到达双扩散源极区中已注入砷离子的部份。如上所述，电子必须隧穿通过一较厚的隧道氧化物，这仍如上所述，可能随每一存储单元而变化并且可能使得每一存储单元具有不同的擦除特性。此外，因为电子会隧穿到双扩散源极区所含注入砷的部份，所以该双扩散源极区所含注入磷的部份必定被进一步驱动到该隧道氧化物的下方，而且为了维持最小的所需沟道长度，存储单元的尺寸就无法减低。因此，显然不包括该第二退火/氧化工艺的方法允许较短的存储单元及较少的栅极边缘掀起现象。
图3A至3H阐示出根据本发明的制造快擦写内存装置所用方法的一部份。图3A显示出快擦写内存装置的一部份300，其中包括基片302，具有在该基片302表面上形成的隧道氧化物层304。在该隧道氧化物层304上形成称为栅极叠层的结构306。如半导体制造技术人员所知，该栅极叠层结构306通过下述步骤形成：形成一层作为浮栅308的多晶硅；ONO层310，其为一层薄的氧化硅层、一层薄的氮化硅层以及一层薄的氧化硅层；及作为控制栅312的多晶硅层。形成各材料层之后，以蚀刻工艺形成所述栅极叠层，如图3A所示。
图3B显示出图3A中所示快擦写内存装置的部份300，此部份300经过氧化工艺的处理，该氧化工艺用于在栅极叠层上形成保护性氧化物层314，以特定地保护多晶硅材料的暴露端部，通过在该暴露的硅表面上形成薄的氧化物层314而形成浮栅308和控制栅312。应注意与原有技术不同，所述薄氧化物层314可以比原有技术工艺中所形成的对应氧化物层214(图2B)明显更薄。因为所述薄氧化物层314可以明显较薄，所以该氧化工艺可较为短暂并且其结果使得于316处所示的栅极边缘掀起现象也比在原有技术工艺中所经历的(图2B中216)明显更少。此外，在隧道氧化物层304下方形成的氧化物也比在原有技术工艺中所经历的(图2B中的218)明显更少。较少栅极边缘掀起现象与隧道氧化物下方较少氧化物生长的组合导致比原有技术工艺所取得的隧道氧化物层(图2B中204)更薄的隧道氧化物层304。基片302和隧道氧化物304的原始轮廓分别以虚线324和326表示。
图3C显示出图3B中所示快擦写内存装置的部份300，经过了各向异性蚀刻，已脱除水平表面上暴露出的氧化物材料。如此一来，在控制栅312表面上的层314部份即被脱除，如同基片302表面上在328和330处的层314部份一般。
图3D显示出图3C中所示快擦写内存装置的部份300，其中在快擦写内存装置的该部份300的表面部份上形成掩模334。该掩模构成该快擦写内存装置部份300上源极区以外部份的保护层。在该快擦写内存装置的该部份300的表面上形成固态源极材料层336。图中表示层336同时嵌入了磷离子(P)和砷(As)离子，不过应理解，该固态源极材料可以在该层336形成时同时嵌入磷离子和砷离子，或者可以在该层336形成之后同时(或在分开的工艺中)嵌入磷离子和砷离子。例如，可以先形成只含磷离子的层336并且于随后的退火工艺中将磷离子驱入基片内，脱除该层336，形成一新的层，注入砷离子，然后将砷离子以退火工艺驱入基片内。
图3E显示出图3D所示快擦写内存装置的部份300，经过箭头338所示的退火处理，该退火处理驱使嵌入固态源极材料中的离子进入基片，如箭头340所示。
图3F显示出图3E中所示快擦写内存装置的部份300，其中已形成具有浅区344和较深的区346的双扩散源极区342。
图3G显示出图3F中所示快擦写内存装置的部份300，其中在该快擦写内存装置部份300的表面上形成第二固态源极材料层348。所示第二固态源极材料层348具有砷(As)离子，这些砷离子在沉积该固态源极材料层348时即存在于该层内，或是在其后嵌入该固态源极材料层348中。箭头350指出该快擦写内存装置部份300正进行退火工艺，将砷(As)离子从固态源极材料层348驱入基片302内。这些砷离子被驱入到浅浅地形成的双扩散源极区342之内，并增加了双扩散源极区342所含区344中的砷浓度。该砷离子也被驱进入该基片302中的区352之内，在此形成漏极区。
图3H显示出图3G中所示快擦写内存装置的部份300，其中已脱除第二固态源极材料层348，双扩散源极区342完全形成而具有注入砷的区344和注入磷的区346。圆圈354显示出电子356从浮栅308穿隧通过隧道氧化物304，到达该双扩散源极区342所含注入砷的区344区域。应注意，该隧道氧化物304没有增厚，并且该内存装置可缩短，而仍然可让电子穿隧通过未增厚的隧道氧化物304。该隧道氧化物304厚度没有增厚的原因在于因为没有注入工艺，所以不需要进行第二次氧化处理来修补注入损害。
概括的说，本发明可克服原有技术的限制，并满足对于具有最小或不具有栅极边缘掀起现象的快擦写存储单元的需求。所述制造快擦写存储单元的方法可提供具有最小栅极边缘掀起现象的快擦写存储单元。
为示例和说明目的而作了本发明具体实施例的以上描述。其意并非是要详尽无遗地说明或将本发明限制到所示的精确形式。从以上示范，可作出明显的更改或变动。所选择并描述的具体实施例是提供对本发明原理及其实际应用的最佳阐释，以使得本领域普通技术人员可利用本发明各具体实施例及各种更改来配合所拟定的特殊用途。所有这种更改或变动都处于后附权利要求书根据其公平、合法及平等解释的宽度所确定的本发明范围。
Claims (5)
1.一种制造快擦写内存装置(300)的方法，其中所述方法包括：
(a)在基片(302)上形成栅极叠层(306)，其中该栅极叠层包括在一半导体基片上形成的隧道氧化物(304)、在该隧道氧化物上形成的浮栅(308)、在该浮栅上形成的介电层(310)以及在该介电层上形成的控制栅(312)；
(b)在所述栅极叠层和所述基片邻近该栅极叠层的部份上形成一氧化物层(314)；
(c)从所述栅极叠层的水平表面各向异性地蚀刻所述氧化物层，以从所述栅极叠层的水平表面去除氧化物并在基片的所述部分暴露基片，以形成叠层侧壁；
(d)在所述栅极叠层和所述暴露的基片部份上形成一掩模材料层(334)；
(e)使所述掩模材料层图形化并将该图形化的掩模材料层显影，以暴露所述基片上要形成源极区(342)的选定部份；
(f)在所述掩模材料层上和所述基片选定部份上形成一固态源极材料层(336)，其中该固态源极材料层用第一和第二掺杂物离子加以掺杂；
(g)进行热处理，由此使得所述第一和第二掺杂物离子从所述固态源极材料层(336)扩散进入所述基片选定部份中，从而形成第一和第二源极区(344，346)，所述第一源极区(344)处于所述第二源极区内。
2.如权利要求1所述的方法，其中所述第一掺杂物离子是磷离子而所述第二掺杂物离子是砷离子。
3.如权利要求2所述的方法，其中所述固态源极材料层(336)在该层形成后以所述P离子和As离子加以掺杂。
4.如权利要求3所述的方法，其中
所述固态源极材料层(336)以所述P离子或所述As离子进行第一次掺杂，而于其后分别地以第一次掺杂所未用的另一种所述离子进行掺杂。
5.如权利要求2所述的方法，其中
第一固态源极材料层(336)以所述P离子进行掺杂并将该P离子扩散进所述基片选定部份中，从而形成所述第一源极区，随后去除所述第一固态源极材料层并形成以As离子掺杂的第二固态源极材料层(348)，所述As离子随后扩散进入所述基片选定部份中，从而形成所述第二源极区。
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| JP2008028338A (ja) * | 2006-07-25 | 2008-02-07 | Mitsumi Electric Co Ltd | 半導体装置の製造方法 |
| KR100781580B1 (ko) * | 2006-12-07 | 2007-12-03 | 한국전자통신연구원 | 이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법 |
| US7851339B2 (en) * | 2008-05-29 | 2010-12-14 | Promos Technologies Pte. Ltd. | Method of repairing deep subsurface defects in a silicon substrate that includes diffusing negatively charged ions into the substrate from a sacrificial oxide layer |
| JP2012204394A (ja) * | 2011-03-23 | 2012-10-22 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
| US8592270B2 (en) | 2011-05-25 | 2013-11-26 | International Business Machines Corporation | Non-relaxed embedded stressors with solid source extension regions in CMOS devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5933860A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | 半導体装置およびその製造方法 |
| US4597824A (en) | 1983-11-11 | 1986-07-01 | Kabushiki Kaisha Toshiba | Method of producing semiconductor device |
| JP2624709B2 (ja) * | 1987-10-07 | 1997-06-25 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US5143860A (en) | 1987-12-23 | 1992-09-01 | Texas Instruments Incorporated | High density EPROM fabricaiton method having sidewall floating gates |
| US5231038A (en) * | 1989-04-04 | 1993-07-27 | Mitsubishi Denki Kabushiki Kaisha | Method of producing field effect transistor |
| JPH03285334A (ja) * | 1990-03-31 | 1991-12-16 | Nec Corp | 半導体装置の製造方法 |
| JP2940316B2 (ja) * | 1992-01-07 | 1999-08-25 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP3200497B2 (ja) * | 1993-03-19 | 2001-08-20 | 三菱電機株式会社 | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法 |
| JP3139306B2 (ja) * | 1994-08-31 | 2001-02-26 | 日本鋼管株式会社 | 拡散層の形成方法 |
| JPH08125039A (ja) * | 1994-08-31 | 1996-05-17 | Nkk Corp | 拡散層の形成方法 |
| US5482881A (en) * | 1995-03-14 | 1996-01-09 | Advanced Micro Devices, Inc. | Method of making flash EEPROM memory with reduced column leakage current |
| JPH08264553A (ja) * | 1995-03-24 | 1996-10-11 | Hitachi Ltd | 半導体装置の製造方法 |
| US5976939A (en) * | 1995-07-03 | 1999-11-02 | Intel Corporation | Low damage doping technique for self-aligned source and drain regions |
| US5624863A (en) * | 1995-07-17 | 1997-04-29 | Micron Technology, Inc. | Semiconductor processing method of forming complementary N-type doped and P-type doped active regions within a semiconductor substrate |
| US5770490A (en) * | 1996-08-29 | 1998-06-23 | International Business Machines Corporation | Method for producing dual work function CMOS device |
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| US5747378A (en) * | 1997-05-27 | 1998-05-05 | Mosel Vitelic Inc. | Method of damage free doping for forming a dram memory cell |
| JPH11145430A (ja) * | 1997-11-10 | 1999-05-28 | Nec Corp | 半導体装置の製造方法 |
| KR100253351B1 (ko) * | 1997-11-19 | 2000-04-15 | 김영환 | 반도체소자의 제조방법 |
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