CN103311282B

CN103311282B - 半导体器件及其制造方法

Info

Publication number: CN103311282B
Application number: CN201210067773.2A
Authority: CN
Inventors: 殷华湘; 赵超; 陈大鹏
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2012-03-14
Filing date: 2012-03-14
Publication date: 2016-08-10
Anticipated expiration: 2032-03-14
Also published as: CN103311282A

Abstract

本发明公开了一种半导体器件，包括衬底、衬底上的多个栅极堆叠结构、每个栅极堆叠结构两侧衬底中的多个源漏区、衬底上的层间介质层，其特征在于：源漏区沿第一方向分布，栅极堆叠结构沿垂直于第一方向的第二方向延伸，并且栅极堆叠结构进一步包括，隧穿介质层、存储介质层、栅极层间电介质层以及控制栅。依照本发明的半导体器件及其制造方法，采用后栅工艺形成存储器的栅极结构，有效保护了超薄的栅极不受后续工艺影响，提高了器件的可靠性并降低了P/E电压。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种后栅工艺的存储器结构及其制造方法。

背景技术

一种典型的存储器结构是电可擦除可编程只读存储器(EEPROM)，其单元结构包括衬底上多个控制栅(CG)以及控制栅之间的浮栅(FG)。然而从亚40nm NAND flash开始，随着器件特征尺寸的不断缩小，相邻存储单元、特别是相邻的CG/FG之间的耦合效应日趋严重，因此需要不断提高器件的编程/擦除(P/E)电压以提高效率。然而随着电压提高，器件的可靠性降低且读出信号分布恶化，而这又要求更高的P/E电压以保证逻辑正确，因此可靠性进一步降低，最终造成恶性循环。

已经提出了许多改进方法以降低P/E电压、从而提高编程效率。其中一种方法是采用超薄的凹形金属浮栅结构：刻蚀衬底上较厚的场氧化层形成沿第一方向(平行于沟道方向)的形成凹槽，凹槽底部构成隧穿氧化层，厚度例如仅7nm；在凹槽中依次沉积填充并沿第二方向(垂直于沟道方向)刻蚀得到沿第二方向延伸的条状多晶硅的FG(FG的底面为隧穿氧化层)、FG侧面以及顶面上的层间电介质(IPD)、环绕FG的金属或多晶硅的CG。其中FG厚度为7～75nm，且与衬底之间仅有超薄的隧穿氧化层。基于FN隧道效应，这种超薄的浮栅结构有利于冲击电子从衬底穿越浮栅结构的各个势垒直至CG，从而有效降低了P/E电压。

针对上述结构，可以采用隧穿介质/存储薄膜的能带工程，也即通过调整IPD和CG的材质，改变隧穿能带结构，在一定的编程时间下减小P/E电压或者在一定的P/E电压下缩减编程时间。例如高k材料作为IPD和/或隧穿介质，可以减小P/E电压，而采用金属材料作为CG可以有效降低势垒高度进一步减小P/E电压。因此，优选地，可以采用高kIPD/金属FG的结构。

然而，上述这种高k/金属FG结构的形成通常属于先栅工艺(gate-first)，也即在形成FG/IPD/CG结构之后再注入衬底并退火驱动形成源漏区，并且有时为了提高沟道区应力会采用嵌入式应力源漏区结构，这进一步需要刻蚀衬底形成凹槽然后再外延生长。这些后续工艺将影响栅极结构的稳定性、可靠性，使得工艺失效几率成倍增加，最终形成成品率。例如，在源漏区注入或者刻蚀过程中，高能离子可能穿过掩膜层并击穿超薄的栅极结构，造成器件失效。

此外，上述凹形金属浮栅结构需要沿不同方向多次刻蚀，光刻/刻蚀图形对准精度要求高，制作工艺复杂、成本较高，难以得到精细的可靠半导体存储器。

发明内容

由上所述，本发明的目的在于提供一种能有效降低P/E电压并且保证器件可靠性的半导体存储器结构及其制造方法。

为此，本发明提供了一种半导体器件，包括衬底、衬底上的多个栅极堆叠结构、每个栅极堆叠结构两侧衬底中的多个源漏区、衬底上的层间介质层，其特征在于：源漏区沿第一方向分布，栅极堆叠结构沿垂直于第一方向的第二方向延伸，并且栅极堆叠结构进一步包括，隧穿介质层、存储介质层、栅极层间电介质层以及控制栅。

本发明还提供了一种半导体器件制造方法，包括：在衬底上形成多个伪栅极堆叠结构；在每个伪栅极堆叠结构两侧的衬底中形成源漏区；在衬底上形成层间介质层；去除伪栅极堆叠结构，形成多个栅极沟槽，露出衬底；在栅极沟槽中依次形成隧穿介质层、存储介质层、栅极层间电介质层以及控制栅，构成多个栅极堆叠结构，其中，源漏区沿第一方向分布，栅极堆叠结构沿垂直于第一方向的第二方向延伸。

其中，形成控制栅之后进一步包括，平坦化栅极堆叠结构，直至露出层间介质层；以及在层间介质层和栅极堆叠结构上，再次形成另一层间介质层。

其中，隧穿介质层和/或栅极层间电介质层包括氧化硅、氮化硅、氮氧化硅、高k材料及其组合。其中，高k材料包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。

其中，存储介质层为导电材料。其中，导电材料包括多晶硅、金属、金属的合金、金属的氮化物及其组合。其中，金属包括Al、Ta、Ti及其组合。

其中，存储介质层为电荷陷阱材料。其中，电荷陷阱材料包括氮化硅、纳米晶硅、金属、量子点及其组合。

依照本发明的半导体器件及其制造方法，采用后栅工艺形成存储器的栅极结构，有效保护了超薄的栅极不受后续工艺影响，提高了器件的可靠性并降低了P/E电压。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图6为依照本发明的制造方法各步骤的剖面示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效降低P/E电压并且保证器件可靠性的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

以下将参照图1至图6的剖面示意图来详细说明依照本发明的制造方法各步骤。

首先，参照图1，在衬底上形成多个虚拟栅极堆叠，在每个虚拟栅极堆叠两侧的衬底中形成多个源漏区，相邻源漏区之间的衬底构成沟道区，具有平行于衬底表面的第一方向或沟道区方向(沿纸面左右方向)。具体地，先提供衬底1。衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳米管等等。优选地，衬底1为体硅或SOI。优选地，在衬底1中形成浅沟槽隔离(STI，未示出)，例如先光刻/刻蚀衬底1形成浅沟槽然后采用LPCVD、PECVD等常规技术沉积绝缘隔离材料并CMP平坦化直至露出衬底1，形成STI。其中STI的填充材料可以是氧化物、氮化物或氮氧化物。STI包围的区域可以构成用于形成半导体存储器单元阵列的有源区。对于闪存特别是NAND闪存而言，单元阵列可以包括多个串并联的与非门，因此有源区内可以包括多个相邻、相间以及相连(例如共用源区或漏区)的MOSFET。此外，衬底1有源区可含有掺杂离子从而具有第一导电类型，例如衬底1为轻掺杂的p-衬底，或者本征的衬底1中注入形成具有第一导电类型的阱区(未示出)，例如p-阱区。

在整个晶片表面也即衬底1表面依次沉积垫氧化层2和伪栅极层3并光刻/刻蚀形成多个伪栅极堆叠结构(2/3)。其中，多个伪栅极堆叠结构为具有第二方向的长条形，第二方向垂直于第一方向(沟道区方向)、且垂直于衬底表面，也即第二方向垂直于纸面向外或向内。垫氧化层2材质优选为氧化硅或氮氧化硅，用于在后续刻蚀过程中保护衬底1的沟道以及消除界面缺陷。伪栅极层3材质优选为多晶硅、非晶硅或微晶硅甚至是氧化硅，用于限定器件栅极的几何尺寸。伪栅极堆叠结构的宽度和厚度依照NAND闪存单元中各MOSFET版图设计规则、器件导电特性需要而制定。

以多个伪栅极堆叠结构为掩膜，向衬底1注入掺杂剂以形成各个MOSFET的源漏区4。源漏区4具有与衬底1的有源区不同的第二导电类型，例如为n+掺杂，其掺杂剂例如包括As、P、N等等，掺杂浓度一般要高于衬底1有源区的浓度。

其次，参照图2，在整个器件上形成层间介质层(ILD)5。例如采用CVD、PVD等常规方法，在衬底1、伪栅极层3、源漏区4上沉积I LD5，其材质包括氧化硅、磷硅玻璃、掺氟氧化硅、掺碳氧化硅、氮化硅、低介电常数(low-k，LK)材料及其组合。优选地，沉积完成之后采用CMP等平坦化工艺或者干法回刻等处理，直至暴露伪栅极层3的顶部，使ILD5的上表面与伪栅极堆叠结构顶部平齐，剩余的ILD5在第一方向上位于伪栅极堆叠结构2/3的左右两侧，在第二方向上平行于伪栅极堆叠结构2/3且包围该伪栅极堆叠结构2/3，换言之，从器件顶面俯视(也即垂直衬底顶面向下)看到的伪栅极堆叠结构2/3为包围在ILD5内的沿第二方向延伸的长条形。

再次，参照图3，去除伪栅极堆叠，形成栅极沟槽，暴露衬底。例如，可以采用KOH、TMAH等碱性溶液腐蚀去除硅材质的伪栅极层3，然后使用HF、BOE等酸性溶液腐蚀去除氧化硅材质的垫氧化层2。此外，也可以采用干法刻蚀，例如采用含氟气体(碳氟基气体、SF₆、NF₃)等离子刻蚀一步去除整个伪栅极堆叠。去除之后，可以进一步清洗晶片表面以减小表面缺陷。形成的栅极沟槽暴露了衬底1。栅极沟槽与伪栅极堆叠结构2/3共形，因此也沿第二方向延伸。

接着，参照图4，在栅极沟槽中以及ILD5上形成栅极堆叠材料层。例如依次沉积隧穿介质层6、存储介质层7、栅极层间电介质层8、控制栅9形成栅极堆叠材料层。对于NAND闪存而言，存储介质层7是导电材质的浮栅；对于CTF闪存而言，存储介质层7是绝缘材料。形成各层的方法例如是LPCVD、PECVD、HDPCVD、ALD等常规的CVD或PVD方法。

隧穿介质层6的材质例如包括氧化硅(SiO_x)、氮化硅(SiN_x，x可为1～2，不限于整数)、氮氧化硅(SiO_xN_y，x、y可依照需要合理调整)，或是高k材料。高k材料包括但不限于包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。隧穿介质层6的厚度例如为10nm以下，例如7nm。隧穿介质层6除了如图所示而仅位于栅极沟槽的底部之外，还可以位于栅极沟槽的侧壁以及位于ILD5的顶部。

对于NAND闪存的浮栅结构而言，存储介质层7为导电材料，包括多晶硅(可掺杂)、金属、该金属的合金、该金属的氮化物及其组合，其中所述的金属包括Al、Ta、Ti及其组合。对于CTF闪存结构而言，存储介质7为电荷陷阱材料，包括氮化硅(SiN_x，x可为1～2，不限于整数)、纳米晶硅、金属、量子点及其组合。存储介质层7的厚度例如为7～75nm，位于隧穿介质层6上以使得隧穿介质层6包围存储介质层7。

栅极层间电介质层8(IPD)材质可与隧穿介质层6材质相同、相近或者不同。类似地，IPD 8包括氧化硅(SiO_x)、氮化硅(SiN_x，x可为1～2，不限于整数)、氮氧化硅(SiO_xN_y，x、y可依照需要合理调整)，或是高k材料。高k材料包括但不限于包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。IPD8的厚度通常比隧穿介质层6的厚度要大，例如10nm以上，例如10～30nm。IPD8位于存储介质层7上，以使得存储介质层7包围IPD8。

控制栅9为导电材料，其材质可与浮栅相同，例如也包括多晶硅(可掺杂)、金属、该金属的合金、该金属的氮化物及其组合，其中所述的金属包括Al、Ta、Ti及其组合。控制栅9厚度通常大于浮栅7，例如为100nm以上。

由于以上的栅极堆叠结构在形成源漏区4之后才形成，避免了注入、蚀刻对于超薄栅极结构的损伤，有效提高了器件的可靠性。

然后，参照图5，采用CMP或干法回刻等平坦化工艺对栅极堆叠材料层进行处理，直至暴露ILD5的顶部。其中，沿第一方向平坦化栅极堆叠材料层，形成的栅极堆叠结构为俯视图中包围在ILD5内的沿第二方向的长条形。这使得形成的栅极堆叠结构中，控制栅9为沿第二方向延伸的“T”型，具有沿第一方向的第一宽度的下部、以及沿第一方向的第二宽度的上部，其中第二宽度大于第一宽度；IPD8沿第二方向延伸，包围了控制栅9的下部，并且与上部的底面接触；存储介质层7沿第二方向延伸，位于IPD8下方并且包围了IPD8；隧穿介质层6沿第二方向延伸，位于存储介质层7下方，并且与衬底1接触。

最后，参照图6，在整个晶片上再次沉积ILD。该第二次沉积的ILD可以与第一次沉积的ILD5材质相同，因而构成统一的ILD5。但是第二次沉积的ILD材质可以与ILD5材质不同，因而形成分层结构，也即位于下方的ILD5以及位于上方的ILD5’。

最终形成的半导体器件结构如图6所示，包括衬底1、衬底1上的多个栅极堆叠结构、多个栅极堆叠结构两侧的衬底1中的源漏区4、源漏区4之间的沟道区、以及层间介质层5，其特征在于：源漏区与沟道区沿第一方向分布，栅极堆叠结构沿垂直于第一方向的第二方向分布，并且栅极堆叠结构进一步包括，隧穿介质层6、存储介质层7、栅极层间电介质层8、控制栅9。对于NAND闪存而言，存储介质层7为导电材料；对于CTF闪存而言，存储介质层7为电荷陷阱材料。以上各层的具体材质、形成方法已详述在以上制造方法中，在此不再赘述。

此后，与现有技术类似地，在ILD5中形成分别与源漏区4接触的多个源漏接触孔，在各个源漏接触孔中形成金属塞，在ILD5中形成上层布线以连接多个MOSFET至控制电路(例如闪存的行列译码器以及电源控制电路等等)，最终完成存储器。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种半导体器件制造方法，包括：

在衬底上形成多个伪栅极堆叠结构；

在每个伪栅极堆叠结构两侧的衬底中形成源漏区；

在衬底上形成层间介质层；

去除伪栅极堆叠结构，形成多个栅极沟槽，露出衬底，栅极沟槽与源漏区之间的沟道区等宽；

在栅极沟槽中依次形成隧穿介质层、存储介质层、栅极层间电介质层以及控制栅，构成多个栅极堆叠结构，其中隧穿介质层与栅极沟槽等宽并直接接触层间介质层的侧壁而使得隧穿介质层与源漏区之间的沟道区等宽，

其中，源漏区沿第一方向分布，栅极堆叠结构沿垂直于第一方向的第二方向延伸，栅极层间电介质层包围控制栅的下部，存储介质层包围栅极层间电介质层，栅极层间电介质层比隧穿介质层厚度大。

2.如权利要求1的半导体器件制造方法，其中，形成控制栅之后进一步包括，平坦化栅极堆叠结构，直至露出层间介质层；以及在层间介质层和栅极堆叠结构上，再次形成另一层间介质层。

3.如权利要求1的半导体器件制造方法，其中，隧穿介质层和/或栅极层间电介质层包括氧化硅、氮化硅、氮氧化硅、高k材料及其组合。

4.如权利要求3的半导体器件制造方法，其中，高k材料包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。

5.如权利要求1的半导体器件制造方法，其中，存储介质层为导电材料。

6.如权利要求5的半导体器件制造方法，其中，导电材料包括多晶硅、金属、金属的合金、金属的氮化物及其组合。

7.如权利要求6的半导体器件制造方法，其中，金属包括Al、Ta、Ti及其组合。

8.如权利要求1的半导体器件制造方法，其中，存储介质层为电荷陷阱材料。

9.如权利要求8的半导体器件制造方法，其中，电荷陷阱材料包括氮化硅、纳米晶硅、金属、量子点及其组合。