CN102479801B - 一种半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件，所述半导体器件形成于半导体衬底上，所述半导体器件包括栅极堆叠、沟道区和源漏区，所述栅极堆叠形成于所述沟道区上，所述沟道区位于所述半导体衬底中，所述源漏区嵌于所述半导体衬底中，所述源漏区包括侧壁和底壁，远离所述底壁的部分所述侧壁与所述沟道区之间夹有第二半导体层，所述底壁中至少远离所述侧壁的部分经第一半导体层接于所述半导体衬底，所述底壁和/或所述侧壁的剩余部分经绝缘层接于所述半导体衬底。还提供了一种半导体器件的形成方法，利于减少源漏区内的掺杂离子向半导体衬底中扩散。
Description
技术领域
本发明通常涉及半导体制造技术领域，具体来说，涉及一种半导体器件及其形成方法。
背景技术
随着半导体技术的发展，CMOS(互补金属氧化物半导体)器件的尺寸越来越小，在跨入纳米时代以后，临近半导体器件极限的问题接踵而来，尤其是源漏区的掺杂离子向衬底的扩散而导致的电容损耗、短沟道效应、漏电流增大以及元件间隔离性降低等问题，目前通过SOI(SemiconductorOn Insulator，绝缘体上半导体)技术来解决掺杂离子向衬底中扩散的问题，SOI技术通过在两层半导体基板(如硅片)之间埋入绝缘层(如SiO2 BuriedOxide，SiO2埋氧层)，从而使晶体管元件相互隔离，SiO2埋氧层能有效阻挡掺杂离子向衬底的扩散，从而减小器件的寄生电容、降低短沟道效应。
但是，SOI技术是以通过复杂工艺形成的SOI为衬底而制造CMOS器件的，因此，仍然有必要从改进CMOS器件自身结构及其制造工艺的角度，进一步提出一种更为简便的方式形成阻止源漏区掺杂离子向衬底中扩散的结构及方法。
发明内容
本发明的目的旨在提供一种半导体器件及其形成方法，以减少源漏区掺杂离子向半导体衬底中扩散。
本发明提供了一种半导体器件，所述半导体器件形成于半导体衬底上，所述半导体器件包括栅极堆叠、沟道区和源漏区，所述栅极堆叠形成于所述沟道区上，所述沟道区位于所述半导体衬底中，所述源漏区嵌于所述半导体衬底中，所述源漏区包括侧壁和底壁，远离所述底壁的部分所述侧壁与所述沟道区之间夹有第二半导体层，所述底壁中至少远离所述侧壁的部分经第一半导体层接于所述半导体衬底，所述底壁和/或所述侧壁的剩余部分经绝缘层接于所述半导体衬底。
本发明还提供了形成上述半导体器件的形成方法，所述方法包括：
在半导体衬底上形成栅极堆叠，并以所述栅极堆叠为掩膜在所述半导体衬底中形成凹槽，所述凹槽具有侧壁和底壁；
顺序形成第一半导体层和源漏材料层，所述第一半导体层覆盖所述侧壁和所述底壁，所述第一半导体层材料与所述半导体衬底材料和所述源漏材料层材料不同；
去除部分所述第一半导体层，以形成第一缝隙，所述第一缝隙至少暴露所述侧壁；
以绝缘材料填充所述第一缝隙中部分区域，以形成第二缝隙，所述第二缝隙暴露靠近所述栅极堆叠的所述侧壁；
以第二半导体层填充所述第二缝隙。
使远离所述底壁的部分所述侧壁与所述沟道区之间夹有第二半导体层，所述底壁中至少远离所述侧壁的部分经第一半导体层接于所述半导体衬底，所述底壁和/或所述侧壁的剩余部分经绝缘层接于所述半导体衬底，通过在源漏区和靠近栅极堆叠的沟道区之间形成第二半导体层，利于保持源漏区和靠近栅极堆叠的沟道区之间的载流子迁移通道；通过在源漏区和远离栅极堆叠的沟道区之间形成绝缘层，以在源漏区和远离栅极堆叠的沟道区之间形成隔离区，利于阻挡源漏区内的掺杂离子向衬底扩散。
附图说明
图1-图5为本发明半导体器件的形成方法实施例中各个制造阶段的结构示意图。
具体实施方式
下文的公开提供了许多不同的实施例或例子。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用性和/或其他材料的使用。
如图5所示，本发明提供了一种半导体器件，所述半导体器件形成于半导体衬底200上，所述半导体器件包括栅极堆叠、沟道区201和源漏区218，所述栅极堆叠形成于所述沟道区201上，所述沟道区201位于所述半导体衬底200中，所述源漏区218嵌于所述半导体衬底200中，所述源漏区218包括侧壁218-1和底壁218-2，远离所述底壁218-2的部分所述侧壁218-1与所述沟道区201之间夹有第二半导体层224，所述底壁218-2中至少远离所述侧壁218-1的部分经第一半导体层214接于所述半导体衬底200，所述底壁218-2和/或所述侧壁218-1的剩余部分经绝缘层220接于所述半导体衬底200。
其中，半导体衬底200可以为任何基本半导体衬底，例如Si、Ge、SiGe、GaAs、InP或Si:C等，可以包括各种掺杂配置，还可以包括外延层；第一半导体层214和所述源漏区218可采用与半导体衬底200不同的材料，所述半导体衬底200材料为Si时，所述第一半导体层材料可为Si1-XGeX、Ge或Si:C中的一种或其组合；所述半导体衬底200材料为Si时，所述绝缘层220的材料可为半导体氧化物、半导体氮化物或高介电常数介质材料中的一种或其组合(本文件中，术语“组合”可为叠层结构，相邻的两层之间材料不同)。所述半导体衬底200材料为Si时，所述第二半导体层224材料为Si、Si1-XGeX、Ge或Si:C中的一种或其组合。特别地，所述第一半导体层214、所述绝缘层220和/或所述第二半导体层224的厚度可为5nm-20nm，如10nm或15nm。
可选地，栅极堆叠可以包括栅介质层204和栅电极206，栅介质层204可以为普通栅介质材料，例如氧化硅和氮氧化硅等，还可以是高k栅介质层，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的任一种或多种的组合。栅电极206可以是一层或多层结构，可以为金属、金属化合物、多晶硅和金属硅化物，及其它们的组合，栅极堆叠还可以包括其他结构，例如侧墙，本发明实施例以两层侧墙210-1和210-2为例，在其他实施例中，所述栅极堆叠可不包括侧墙，本发明对此并不局限。
该半导体器件形成于有源区上，各有源区被隔离结构202隔离。其中，第一半导体层214与隔离结构202相接，隔离结构202可以是本领域常规结构如STI(浅沟槽隔离)，也可以是能够对有源区进行隔离的任何合适的结构，本发明对此不作限定。
以下将结合附图1-图5详细描述半导体器件的形成方法。
首先，参考图1，在半导体衬底200上形成栅极堆叠，并以所述栅极堆叠为掩膜在所述半导体衬底200中形成凹槽212，所述凹槽212具有侧壁212-1和底壁212-2。
半导体衬底200优选地包括隔离结构202。在本实施例中，半导体衬底200以硅衬底(例如硅片)为例，在实际运用中，还可以包括其他基本半导体或化合物半导体，例如Ge、SiGe、GaAs、InP或SiC等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，半导体衬底200可以包括各种掺杂配置。此外，可选地半导体衬底200可以包括外延层。隔离结构202用于隔离有源区，可选地包括氧化物，如氧化硅或者其他绝缘材料；隔离结构202可以通过本领域公知的STI技术形成，也可以通过其他合适的方法形成，本发明对此不作限定。
栅极堆叠可以包括栅介质层204和栅电极206，优选地，还可以在栅电极206上形成氮化物帽层208，以起到保护栅电极206的作用。其中，栅介质层204可以为氧化硅和氮氧化硅等，还可以是高k介质材料，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的任一种或多种的组合；栅介质层的淀积可以采用常规淀积工艺形成，例如化学气相淀积(CVD)、脉冲激光淀积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他方法。栅电极206可以是一层或多层结构，可以为金属、金属化合物、多晶硅和金属硅化物，及其它们的组合；栅电极可以采用常规的导电材料沉积方法，例如PVD(包括蒸发、溅射、电子束等)、CVD、PLD、PEALD、电镀或其他合适的方法。
通常地，栅极堆叠还可以包括侧墙210，所述侧墙210可以为一层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、低k电介质材料及其组合，和/或其他合适的材料形成，在本发明实施例中，所述侧墙为两层结构，包括第一侧墙210-1和第二侧墙210-2。
可选地，在形成侧墙210之前，可以根据需要，在半导体衬底200的有源区进行倾角离子注入以形成晕圈(halo)注入区(图中未示出)，和/或进行倾角离子注入以形成源/漏延伸区(图中未示出)。
随后，刻蚀栅极堆叠两侧的半导体衬底200，以在半导体衬底200中形成凹槽212可以利用反应离子蚀刻法(RIE，Reactive Ion Etching)或其他刻蚀方法刻蚀所述半导体衬底200。本发明实施例中，凹槽212暴露隔离结构202的侧壁。
再后，如图2所示，顺序形成第一半导体层214和源漏材料层218，所述第一半导体层214覆盖所述侧壁212-1和所述底壁212-2(说明，由于形成第一半导体层214和源漏材料层218后，凹槽212消失，由此，图2及后续附图中不再标示涉及凹槽212的相关标号)，所述第一半导体层214材料与所述半导体衬底200材料和所述源漏材料层218材料不同。
具体地，首先，可以通过外延生长(Epi)的方法在所述凹槽212的侧壁212-1及底壁212-2上形成第一半导体层214，所述半导体衬底200材料为Si时，所述第一半导体层214材料为Si1-XGeX(0＜X＜1)、Ge或Si:C中的一种或其组合。需注意地是，由于凹槽212靠近隔离结构202的一侧即直接以隔离结构202为侧壁，而隔离结构202与半导体衬底200的材料明显不同，因此通过外延生长生成的第一半导体层214仅形成于凹槽212的底壁212-2和靠近栅极堆叠的侧壁212-1。所述第一半导体层214的厚度为5nm-20nm，如10nm或15nm。
而后，可以通过外延生长的方法在所述第一半导体层214上形成源漏材料层218，所述源漏材料层218材料与半导体衬底200材料的选取范围相同，所述源漏材料层218材料可与半导体衬底200材料相同或不同。在本发明实施例中，源漏材料层218可为硅。
然后，如图3所示，去除部分所述第一半导体层214，以形成第一缝隙216，所述第一缝隙216至少暴露所述侧壁212-1。
具体地，可以利用湿法刻蚀或干法刻蚀，选择性刻蚀第一半导体层214，例如可以通过调节刻蚀剂的浓度和刻蚀时间以精确控制刻蚀进度，从而在源漏材料层218与凹槽的侧壁212-1及部分底壁212-2之间形成第一缝隙216。
再后，如图4所示，以绝缘材料220填充所述第一缝隙216中部分区域，以形成第二缝隙222，所述第二缝隙222暴露靠近所述栅极堆叠的所述侧壁212-1。
具体地，以绝缘材料220填充所述第一缝隙216中部分区域的步骤可以包括：首先，对所述半导体衬底200执行钝化操作，以在所述第一缝隙216中形成钝化层；随后，去除靠近所述栅极堆叠的所述钝化层。可采用热氧化工艺执行所述钝化操作，在所述半导体衬底200材料为Si时，所述钝化层为氧化硅。
此外，以绝缘材料220填充所述第一缝隙216中部分区域的步骤还可以包括：首先，以绝缘材料220填充所述第一缝隙216；随后，去除靠近所述栅极堆叠的所述绝缘材料220。可采用HARP(High Aspect Ratio Process，高纵横比工艺)填充所述第一缝隙216。在所述半导体衬底200材料为Si时，所述绝缘材料可为半导体氧化物(如氧化硅)、半导体氮化物(如氮化硅或氮氧化硅)或高介电常数介质材料(如前述实施例中所述的)中的一种或其组合。
然后，可以利用湿法刻蚀或干法刻蚀，选择性刻蚀靠近栅极堆叠的部分绝缘材料220，以形成第二缝隙222。
最后，如图5所示，以第二半导体层224填充所述第二缝隙222。
可以通过外延生长的方法，在第二缝隙222内形成第二半导体层224，从而预留出源漏区之间载流子迁移的通道。
在本发明的优选实施例中，第二半导体层224具有与源漏材料层218以及半导体衬底200相同的材料，在本发明其他实施例中，第二半导体层224可为硅。至此，就形成了既可以将源漏区(由所述源漏材料层218提供，或者，在对所述源漏材料层218进行掺杂后提供)中远离栅极堆叠的部分和半导体衬底200进行隔离，以阻挡源漏区内的载流子向半导体衬底200扩散，又能提供源漏区和沟道区之间的载流子迁移通道。
本发明提供的半导体器件及其形成方法，通过在源漏区和靠近栅极堆叠的沟道区之间形成第二半导体层，利于保持源漏区和靠近栅极堆叠的沟道区之间的载流子迁移通道；通过在源漏区和远离栅极堆叠的沟道区之间形成绝缘层，以在源漏区和远离栅极堆叠的沟道区之间形成隔离区，利于阻挡源漏区内的掺杂离子向衬底扩散。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (14)
1.一种半导体器件，所述半导体器件形成于半导体衬底上，所述半导体器件包括栅极堆叠、沟道区和源漏区，所述栅极堆叠形成于所述沟道区上，所述沟道区位于所述半导体衬底中，所述源漏区嵌于所述半导体衬底中，所述源漏区包括侧壁和底壁，远离所述底壁的部分所述侧壁与所述沟道区之间夹有第二半导体层，所述底壁中至少远离所述侧壁的部分经第一半导体层接于所述半导体衬底，所述底壁和/或所述侧壁的剩余部分经绝缘层接于所述半导体衬底；
所述第一半导体层材料与所述半导体衬底材料和所述源漏区材料不同。
2.根据权利要求1所述的半导体器件，其特征在于：所述半导体衬底材料为Si时，所述第一半导体层材料为Si1-XGeX、Ge或Si:C中的一种或其组合。
3.根据权利要求1所述的半导体器件，其特征在于：所述绝缘层材料为半导体氧化物、半导体氮化物或高介电常数介质材料中的一种或其组合。
4.根据权利要求1所述的半导体器件，其特征在于：所述半导体衬底材料为Si时，所述第二半导体层材料为Si、Si1-XGeX、Ge或Si:C中的一种或其组合。
5.根据权利要求1所述的半导体器件，其特征在于：所述第一半导体层、所述绝缘层和/或所述第二半导体层的厚度为5nm-20nm。
6.一种半导体器件的形成方法，包括：
在半导体衬底上形成栅极堆叠，并以所述栅极堆叠为掩膜在所述半导体衬底中形成凹槽，所述凹槽具有侧壁和底壁；
顺序形成第一半导体层和源漏材料层，所述第一半导体层覆盖所述侧壁和所述底壁，所述第一半导体层材料与所述半导体衬底材料和所述源漏材料层材料不同；
去除部分所述第一半导体层，以形成第一缝隙，所述第一缝隙至少暴露所述侧壁；
以绝缘材料填充所述第一缝隙中部分区域，以形成第二缝隙，所述第二缝隙暴露靠近所述栅极堆叠的所述侧壁；
以第二半导体层填充所述第二缝隙。
7.根据权利要求6所述的方法，其特征在于，以绝缘材料填充所述第一缝隙中部分区域的步骤包括：
对所述半导体衬底执行钝化操作，以在所述第一缝隙中形成钝化层；
去除靠近所述栅极堆叠的所述钝化层。
8.根据权利要求7所述的方法，其特征在于：采用热氧化工艺执行所述钝化操作。
9.根据权利要求6所述的方法，其特征在于，以绝缘材料填充所述第一缝隙中部分区域的步骤包括：
以绝缘材料填充所述第一缝隙；
去除靠近所述栅极堆叠的所述绝缘材料。
10.根据权利要求9所述的方法，其特征在于：采用HARP工艺填充所述第一缝隙。
11.根据权利要求6所述的方法，其特征在于：所述半导体衬底材料为Si时，所述第一半导体层材料为Si1-XGeX、Ge或Si:C中的一种或其组合。
12.根据权利要求6所述的方法，其特征在于：所述绝缘材料为半导体氧化物、半导体氮化物或高介电常数介质材料中的一种或其组合。
13.根据权利要求6所述的方法，其特征在于：所述半导体衬底材料为Si时，所述第二半导体层材料为Si、Si1-XGeX、Ge或Si:C中的一种或其组合。
14.根据权利要求6所述的方法，其特征在于：所述第一半导体层的厚度为5nm-20nm。
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