CN115579284B - 半导体结构及其制备方法 - Google Patents
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Abstract
本发明涉及一种半导体结构及其制备方法。半导体结构的制备方法包括以下步骤。提供衬底，衬底上设置有多个间隔分布的导电结构以及覆盖导电结构侧壁的第一侧墙。刻蚀第一侧墙以调整第一侧墙的形貌，得到第二侧墙；其中，第二侧墙的顶部具有台阶，第二侧墙的最大厚度小于第一侧墙的最大厚度。形成覆盖导电结构、第二侧墙并填充相邻第二侧墙之间间隔的层间介质层。上述半导体结构的制备方法可以减少层间介质层中的空洞，有利于提升半导体器件的良率。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在半导体器件中，通常会在形成存储单元的侧墙之后，在相邻侧墙形成的凹槽内填充层间介质层（Inter Layer Dielectric，简称ILD），以使后续在层间介质层中形成的多个导电接触插栓之间相互绝缘。
但是，随着产品不断地更新换代，存储单元中各特征尺寸不断缩小，相邻侧墙之间的深宽比也在不断增大。而现有的层间介质层的制备工艺已经无法满足层间介质层的填充需求，形成于相邻侧墙之间的层间介质层中易产生空洞。这些空洞的存在，易使得后续形成的导电接触插栓之间桥接而发生并联，导致半导体器件出现短路的情况，进而导致半导体器件的良率下降。
因此，如何减少层间介质层中的空洞，以提升半导体器件的良率是亟需解决的问题。
发明内容
基于此，有必要针对如何减少层间介质层中的空洞，以提升半导体器件的良率的问题，提供一种半导体结构及其制备方法。
一种半导体结构的制备方法，包括以下步骤。
提供衬底，衬底上设置有多个间隔分布的导电结构以及覆盖导电结构侧壁的第一侧墙。
刻蚀第一侧墙以调整第一侧墙的形貌，得到第二侧墙。其中，第二侧墙的顶部具有台阶，第二侧墙的最大厚度小于第一侧墙的最大厚度。
形成覆盖导电结构、第二侧墙并填充相邻第二侧墙之间间隔的层间介质层。
上述半导体结构的制备方法中，在衬底上形成第一侧墙之后，可以对衬底上的第一侧墙进行刻蚀，以调整第一侧墙的形貌来形成第二侧墙。并且，在形成第二侧墙后，可以使得第二侧墙的最大厚度小于第一侧墙的最大厚度，并在第二侧墙的顶部形成台阶。这也就是说，通过刻蚀调整第一侧墙的形貌后，可以对应增大所获得的相邻第二侧墙之间间隔的尺寸，并确保第二侧墙顶部具有台阶的形貌利于实现层间介质层在前述间隔内的填充。
如此，与在形成第一侧墙后的衬底上直接形成层间介质层相比，本申请实施例在形成第二侧墙后的所得结构上形成层间介质层，可以确保层间介质层的成膜质量，以有效避免在层间介质层中形成空洞。从而可以确保形成于层间介质层上且通过层间介质层绝缘的多个导电结构（例如导电接触插栓）之间也可以具有较好的绝缘效果，以有效提高对应半导体结构及器件的良率。
在一些实施例中，第一侧墙包括沿远离导电结构的方向层叠设置的至少两层隔离层。刻蚀第一侧墙以调整第一侧墙的形貌，得到第二侧墙，包括：刻蚀最外层的隔离层，并使刻蚀后的隔离层与相邻的隔离层之间形成台阶，获得第二侧墙。
上述半导体结构的制备方法中，第一侧墙由多层隔离层层叠构成。通过刻蚀最外层的隔离层，可以使刻蚀后的该隔离层与相邻的隔离层之间形成台阶。这样能够在利用最外层隔离层之外隔离层对导电结构进行有效绝缘隔离的基础上，通过减薄最外层隔离层厚度的方式增大相邻第二侧墙之间的间隔，并利用刻蚀最外层隔离层所形成的台阶为层间介质层提供较为方便的沉积入口，以确保层间介质层的成膜质量，从而有效避免在层间介质层中形成空洞。
在一些实施例中，刻蚀最外层的隔离层，并使刻蚀后的隔离层与相邻的隔离层之间形成台阶，包括以下步骤。
对最外层的隔离层进行第一次刻蚀，以降低该隔离层的高度，形成台阶。
对降低高度后的隔离层进行第二次刻蚀，以减薄该隔离层的厚度，并使所述台阶的转角平滑。
上述半导体结构的制备方法中，对于第一侧墙的刻蚀分两次进行。第一次用于降低最外层隔离层的高度，以使刻蚀后的该隔离层与相邻隔离层之间形成台阶，从而利用该台阶为层间介质层提供较为方便的沉积入口。第二次刻蚀用于减薄降低高度后的隔离层的厚度，并使台阶的转角平滑，这样不仅便于增大相邻第二侧墙之前的间隔，还能够确保层间介质层与第二侧墙具有较好的表面接触效果以及利于确保层间介质层的成膜质量。
在一些实施例中，最外层的隔离层的刻蚀高度与相邻隔离层的高度之比的取值范围为：1/6~1/3；和/或，最外层的隔离层的最大减薄厚度为其原始厚度的1/5~1/3。
上述半导体结构的制备方法中，通过设置最外层的隔离层的刻蚀高度与相邻隔离层的高度之比的取值范围，以及最外层的隔离层的最大减薄厚度与其原始厚度之比的取值范围，可以在确保第二侧墙形貌具有前述优势之外，还确保第二侧墙仍具有较佳的侧墙绝缘效果。
在一些实施例中，第一次刻蚀和第二次刻蚀包括干法刻蚀。
在一些实施例中，对最外层的隔离层进行第一次刻蚀，以降低该隔离层的高度，形成台阶，包括：通过调整蚀刻气体的流量及不同蚀刻气体的比例，控制等离子体的输出浓度，以对最外层的隔离层进行垂直刻蚀。如此，利于精确控制最外层隔离层的降低高度，即精确控制台阶的尺寸及形状。
在一些实施例中，对降低高度后的隔离层进行第二次刻蚀，以减薄该隔离层的厚度，并使所述台阶的转角平滑，包括：调整等离子体的输出浓度大于目标浓度，以对最外层的隔离层进行第二次刻蚀。如此，利于提高对于降低高度后的隔离层的减薄效果，并确保台阶的转角平滑。
在一些实施例中，导电结构包括掺杂半导体层；第一侧墙的刻蚀在掺杂半导体层执行离子注入工艺之后进行。
在一些实施例中，在形成第二侧墙后的所得结构上形成层间介质层之前，制备方法还包括：在掺杂半导体层的裸露表面形成阻挡层。
基于同样的发明构思，本申请实施例还提供了一种半导体结构，该半导体结构采用前述一些实施例中的半导体结构的制备方法制备而成。前述一些实施例中的半导体结构的制备方法所能实现的技术效果，该半导体结构也均能实现，此处不再一一详述。
附图说明
图1为本申请实施例提供的一种半导体结构的制备方法的流程示意图；
图2为本申请实施例提供的一种半导体结构的制备方法中步骤S10所得结构的剖面图；
图3为本申请实施例提供的一种半导体结构的制备方法中步骤S311所得结构的剖面图；
图4为本申请实施例提供的一种半导体结构的制备方法中步骤S312所得结构的剖面图；
图5为本申请实施例提供的一种半导体结构的制备方法中步骤S40和S50所得结构的剖面图；
图6为本申请实施例提供的一种半导体结构的剖面示意图。
附图标记说明：
1-衬底；2-导电结构；21-绝缘层；22-导电层；3-侧墙；31-第一侧墙；
311-第一隔离层；312-第二隔离层；3121-中间隔离层；3122-最终隔离层；
32-第二侧墙；4-阻挡层；5-层间介质层；H-凹槽。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
在半导体器件中，通常会在形成存储单元的侧墙之后，在相邻侧墙形成的凹槽内继续形成层间介质层（Inter Layer Dielectric，简称ILD），以使后续层间介质层中形成的多个导电接触插栓之间相互绝缘。
但是，随着产品不断地更新换代，存储单元中各特征尺寸不断缩小，相邻侧墙之间的深宽比也在不断增大。而现有的层间介质层的制备工艺已经无法满足层间介质层的填充需求，形成于相邻侧墙之间的层间介质层中易产生空洞。这些空洞的存在，易使得后续形成的导电接触插栓之间桥接而发生并联，导致半导体器件出现短路的情况，进而导致半导体器件的良率下降。
现有技术中，可以通过减小层间介质层的沉积速率并增强溅射能力来减少空洞。但是，这种方法的对于空洞的减少效果并不理想。因此，如何减少层间介质层中的空洞，以提升半导体器件的良率是亟需解决的问题。
请参阅图1，本申请实施例提供了一种半导体结构的制备方法，包括步骤S10~S50。
S10，提供衬底，衬底上设置有多个间隔分布的导电结构以及覆盖导电结构侧壁的第一侧墙。
S30，刻蚀第一侧墙以调整第一侧墙的形貌，得到第二侧墙。其中，第二侧墙的顶部具有台阶，第二侧墙的最大厚度小于第一侧墙的最大厚度。
S50，形成覆盖导电结构、第二侧墙并填充相邻第二侧墙之间间隔的层间介质层。
上述半导体结构的制备方法中，在衬底上形成第一侧墙之后，可以对衬底上的第一侧墙进行刻蚀，以调整第一侧墙的形貌来形成第二侧墙。并且，在形成第二侧墙后，可以使得第二侧墙的最大厚度小于第一侧墙的最大厚度，并在第二侧墙的顶部形成台阶。这也就是说，通过刻蚀调整第一侧墙的形貌后，可以对应增大所获得的相邻第二侧墙之间间隔的尺寸，并确保第二侧墙顶部具有台阶的形貌利于实现层间介质层在前述间隔内的填充。
如此，与在形成第一侧墙后的衬底上直接形成层间介质层相比，本申请实施例在形成第二侧墙后的所得结构上形成层间介质层，可以确保层间介质层的成膜质量，以有效避免在层间介质层中形成空洞。从而可以确保形成于层间介质层上且通过层间介质层绝缘的多个导电结构（例如导电接触插栓）之间也可以具有较好的绝缘效果，以有效提高对应半导体结构及器件的良率。
以下结合图2~图5对本申请实施例中的半导体结构的制备方法进行详细描述。
在步骤S10中，请参阅图2，提供衬底1，衬底1上设置有多个间隔分布的导电结构2以及覆盖导电结构2侧壁的第一侧墙31。
本申请实施例中，第一侧墙31可以对导电结构2具有良好的绝缘效果。
示例地，第一侧墙31的纵截面（即沿垂直于衬底1方向的截面）形状可以根据实际需求选择设置，例如为，扇形、长方形或者正方形。
示例地，衬底1包括硅衬底、多晶硅衬底、锗衬底或硅锗衬底。可以理解，在一些示例中，衬底1中还可以设置有有源区，导电结构2位于有源区内。
示例地，导电结构2可以为存储单元或存储单元中的部分导电结构。例如，导电结构2为栅极结构。
示例地，导电结构2可以为单层或叠层结构，在实际应用时，可根据实际需求选择设置。例如，导电结构2为叠层结构；导电结构2包括沿远离衬底1的方向层叠设置的绝缘层21和导电层22。
在一些示例中，导电结构2为栅极结构。绝缘层21为栅氧化层，例如为氧化硅层。导电层22为金属层或掺杂半导体层。掺杂半导体层例如为掺杂多晶硅层。
在步骤S30中，请参阅图2、图3和图4，刻蚀第一侧墙31以调整第一侧墙31的形貌，得到第二侧墙32。其中，第二侧墙32的顶部具有台阶，第二侧墙32的最大厚度小于第一侧墙31的最大厚度。
在一些实施例中，请参阅图2，第一侧墙31包括沿远离导电结构2的方向层叠设置的至少两层隔离层。
示例地，第一侧墙31可以包括两层隔离层或三层及更多层的隔离层。如图2所示，第一侧墙31包括两层隔离层，即沿远离导电结构2的方向层叠设置的第一隔离层311和第二隔离层312。
可选地，第一隔离层311包括氧化物层或氮化物层，例如为氧化硅层或氮化硅层。
可选地，第二隔离层312包括氧化物层或氮化物层，例如为氧化硅层或氮化硅层。
相应地，步骤S30包括步骤S31。
S31，刻蚀最外层的隔离层，并使刻蚀后的隔离层与相邻的隔离层之间形成台阶，获得第二侧墙32。
基于此，请参阅图3和图4，在第一侧墙31包括第一隔离层311和第二隔离层312的示例中，第二侧墙32顶部的台阶可以由第二隔离层312刻蚀后的表面形貌和第一隔离层311背离导电结构2的侧壁形成。例如图3中所示，中间隔离层3122的表面形貌和第一隔离层311背离导电结构2的侧壁形成台阶。例如图4中所示，最终隔离层3122的表面形貌和第一隔离层311背离导电结构2的侧壁形成台阶。
上述第一隔离层311和第二隔离层312可以采用不同的材料形成，以对导电结构2具有更好的绝缘效果。而且，在对第一侧墙31进行刻蚀时，采用不同材料形成的隔离层需要对应使用不同的刻蚀气体或刻蚀溶液，这样能够在刻蚀最外层的隔离层时，将相邻隔离层作为刻蚀停止层，并确保该相邻隔离层不受影响。
上述半导体结构的制备方法中，第一侧墙由多层隔离层层叠构成。通过刻蚀最外层的隔离层，可以使刻蚀后的该隔离层与相邻的隔离层之间形成台阶。这样能够在利用最外层隔离层之外隔离层对导电结构进行有效绝缘隔离的基础上，通过减薄最外层隔离层厚度的方式增大相邻第二侧墙之间的间隔，并利用刻蚀最外层隔离层所形成的台阶为层间介质层提供较为方便的沉积入口，以确保层间介质层的成膜质量，从而有效避免在层间介质层中形成空洞。
可以理解，刻蚀隔离层是对隔离层不同方向上的尺寸进行调整，以使隔离层的形貌发生变化，从而可以有效增大相邻第二侧墙之间间隔的尺寸，并确保第二侧墙顶部具有台阶的形貌利于实现层间介质层在前述间隔内的填充，从而有利于减少层间介质层中的空洞。
在一些实施例中，步骤S31包括以下步骤S311和步骤S312。
S311，请参阅图3，对最外层的隔离层进行第一次刻蚀，以降低该隔离层的高度，形成台阶。
如图3所示，对最外层的隔离层进行第一次刻蚀，例如对第二隔离层312进行第一次刻蚀后，可以获得中间隔离层3121。此时，中间隔离层3121的表面形貌可以和第一隔离层311背离导电结构2的侧壁形成台阶。
S312，请参阅图4，对降低高度后的隔离层进行第二次刻蚀，以减薄该隔离层的厚度，并使所述台阶的转角平滑。
如图4所示，对降低高度后的隔离层进行第二次刻蚀，例如对中间隔离层3121进行第二次刻蚀后，可以获得最终隔离层3122。相比于中间隔离层3121，最终隔离层3122的厚度可以减薄，例如均匀减薄。
此处，台阶的转角，包括：中间隔离层3121与第一隔离层311侧壁连接处的第一转角，以及中间隔离层3121顶部外边缘的第二转角。台阶的转角平滑，可以表现为：最终隔离层3122的侧壁和顶面平滑过渡为弧面；也可以视为是，最终隔离层3122的侧壁呈弧面，且直接连接至第一隔离层311的侧壁。
上述半导体结构的制备方法中，对于第一侧墙31的刻蚀分两次进行。第一次用于降低最外层隔离层的高度，以使刻蚀后的该隔离层与相邻隔离层之间形成台阶，从而利用该台阶为后续层间介质层的沉积提供较为方便的沉积入口。第二次刻蚀用于减薄降低高度后的隔离层的厚度，并使台阶的转角平滑，这样不仅便于增大相邻第二侧墙32之前的间隔，还能够确保后续的层间介质层与第二侧墙32具有较好的表面接触效果以及利于确保层间介质层的成膜质量。
在一些实施例中，第一次刻蚀和第二次刻蚀包括干法刻蚀。
干法刻蚀的蚀刻率较高，且其造成的边缘侧向侵蚀现象极微。采用干法刻蚀第一侧墙31，以形成第二侧墙32。不仅易于实施，也可以良好控制第二侧墙32的成型轮廓。可以理解，干法刻蚀通常会采用蚀刻气体进行刻蚀。蚀刻气体在通入刻蚀机器（例如等离子体刻蚀机）之后会在射频功率的激发下，发生电离并形成等离子体。等离子体作用于第一侧墙31的裸露表面即可对第一侧墙31进行刻蚀。
示例地，蚀刻气体包括：氧气、氩气、四氟化碳、全氟丁二烯、三氟化氮、六氟乙烷、全氟丙烷、一氟甲烷、二氟甲烷或三氟甲烷中的一种或几种组合。
在一些实施例中，蚀刻气体由多种气体组成。步骤S311包括步骤S3111。
S3111，通过调整蚀刻气体的流量及不同蚀刻气体的比例，控制等离子体的输出浓度，以对最外层的隔离层进行垂直刻蚀。如此，利于精确控制最外层隔离层的降低高度，即精确控制台阶的尺寸及形状，以便于后续沉积层间介质层时确保层间介质层与第二侧墙的裸露表面良好接触。
可以理解，垂直刻蚀是指各向异性刻蚀。但在垂直刻蚀的过程中，通过调整蚀刻气体的流量及不同蚀刻气体的比例，控制等离子体的输出浓度，以及控制刻蚀电压差等，可以有效控制各向异性刻蚀的刻蚀速率，以确保该垂直刻蚀工艺中既保留一部分各向异性刻蚀，也保留一部分各向同性刻蚀，从而刻蚀完成转角平滑的台阶。
在一些示例中，对最外层隔离层进行第一次刻蚀的刻蚀压力的取值范围包括38mtorr-42mtorr（1mtorr = 0.133Pa）；例如可以为：38mtorr-40mtorr、40mtorr-42mtorr、38mtorr-39mtorr、39mtorr-41mtorr、41mtorr-42mtorr或38mtorr-42mtorr。
在一些示例中，对最外层隔离层进行第一次刻蚀的刻蚀气体包括氧气、一氟甲烷和氦气。
可选地，氧气的流量范围可以为125sccm±10sccm（1sccm = 1mL/min）。
可选地，一氟甲烷的流量范围可以为200sccm±10sccm。
可选地，氦气的流量范围可以为200sccm±10sccm。
在一些示例中，对最外层隔离层进行第一次刻蚀时的等离子体解离功率可以为400W±20W。
在一些示例中，对最外层隔离层进行第一次刻蚀时的等离子体垂直刻蚀电压差（Bias RF Voltage）可以为400V±20V。
在一些示例中，对最外层隔离层进行第一次刻蚀时的刻蚀温度的取值范围包括48℃-52℃；例如可以为：48℃-50℃、50℃-52℃或48℃-52℃。
在一些实施例中，步骤S312包括步骤S3121。
S3121，调整等离子体的输出浓度大于目标浓度，以对最外层的隔离层进行第二次刻蚀。如此，利于提高对于降低高度后的隔离层的减薄效果，并确保台阶的转角平滑。
在一些示例中，对最外层隔离层进行第二次刻蚀的刻蚀压力的取值范围包括8mtorr-12mtorr（1mtorr = 0.133Pa）；例如可以为：8mtorr-10mtorr、10mtorr-12mtorr、8mtorr-9mtorr、9mtorr-11mtorr、11mtorr-12mtorr或8mtorr-12mtorr。
在一些示例中，对最外层隔离层进行第二次刻蚀的刻蚀气体包括氧气、二氟甲烷、四氟甲烷和氦气。
可选地，氧气的流量范围可以为8sccm±4sccm（1sccm = 1mL/min）。
可选地，二氟甲烷的流量范围可以为50sccm±5sccm。
可选地，四氟甲烷的流量范围可以为25sccm±3sccm。
可选地，氦气的流量范围可以为200sccm±10sccm。
在一些示例中，对最外层隔离层进行第二次刻蚀时的等离子体解离功率可以为800W±40W。
在一些示例中，对最外层隔离层进行第二次刻蚀时的等离子体垂直刻蚀电压差（Bias RF Voltage）可以为150V±10V。
在一些示例中，对最外层隔离层进行第二次刻蚀时的刻蚀温度的取值范围包括60℃-70℃；例如可以为：60℃-65℃、65℃-70℃或60℃-70℃。
本公开实施例中，通过减小等离子体垂直刻蚀电压差可以明显增加各向同性刻蚀在垂直刻蚀中的比例。基于此，本公开实施例通过对垂直刻蚀电压差、气体流量和等离子体解离功率等参数进行特定调控，可以控制在一定范围内有效刻蚀形成出转角平滑的第二侧墙32。
需要注意的是，在刻蚀最外层的隔离层时，需要使刻蚀后的隔离层具有一定的高度和厚度。这样可以使刻蚀后的隔离层仍具有较佳的绝缘效果，从而能够使通过前述一些实施例中的制备方法制备出的半导体结构可以正常使用。
在一些实施例中，最外层的隔离层的刻蚀高度与相邻隔离层的高度之比的取值范围为：1/6~1/3；和/或，最外层的隔离层的最大减薄厚度为其原始厚度的1/5~1/3。
示例地，最外层的隔离层的刻蚀高度与相邻隔离层的高度之比可以为1/6、1/5、1/4、3/10或1/3。
示例地，最外层的隔离层的最大减薄厚度为其原始厚度的1/5、1/4、3/10或1/3。
上述半导体结构的制备方法中，通过设置最外层的隔离层的刻蚀高度与相邻隔离层的高度之比的取值范围，以及最外层的隔离层的最大减薄厚度与其原始厚度之比的取值范围，可以在确保第二侧墙32形貌具有前述优势之外，还确保第二侧墙32仍具有较佳的侧墙绝缘效果。
在一些实施例中，导电结构2如前所述，导电结构2包括掺杂半导体层。可以理解，掺杂半导体层是对半导体层执行离子注入工艺之后形成的。相应的，前述半导体结构的制备方法中，第一侧墙31的刻蚀在掺杂半导体层执行离子注入工艺之后进行。也即，先在导电结构2的侧壁形成第一侧墙31，然后对导电结构2中用于形成掺杂半导体层的半导体层进行离子注入，以形成掺杂半导体层。然后，在刻蚀第一侧墙31，以形成第二侧墙32。
示例地，导电结构2中的导电层22为掺杂多晶硅层，可以通过对多晶硅层进行离子注入而形成。可选地，注入离子的类型为N型或P型。
在一些实施例中，在形成第二侧墙32后的所得结构上形成层间介质层5之前，制备方法还包括步骤S40。
S40，请参阅图5，在掺杂半导体层的裸露表面形成阻挡层4。
示例地，阻挡层4可以为金属-硅化物阻挡层（Salicide Block，简称SAB）。
可选地，阻挡层4的材料可以为氧化物，例如氧化硅。
上述半导体结构的制备方法中，可以在形成层间介质层之前，在掺杂半导体层的裸露表面形成阻挡层4，阻挡层4可以避免在掺杂半导体层的裸露表面上形成金属-硅化物（Salicide）结构，这样有利于提高导电结构2的电阻。
如图5所示，阻挡层4除了形成于掺杂半导体层的裸露表面外，还可以形成于衬底1的裸露表面。
S50，请继续参阅图5，形成覆盖导电结构2、第二侧墙32并填充相邻第二侧墙32之间间隔的层间介质层5。
可选地，在半导体结构还包括阻挡层4的示例中，如图5所示，层间介质层5对导电结构2的覆盖可以表现为：覆盖阻挡层4的裸露表面。
示例的，层间介质层5的材料包括：氧化硅、氮化硅、硼磷酸玻璃（BPSG）或气凝胶。
示例地，可以采用物理气相沉积（Physical Vapor Deposition，简称PVD）、化学气相沉积（Chemical Vapor Deposition，简称CVD）或原子层沉积（Atomic LayerDeposition，简称ALD）的方法形成层间介质层5。化学气相沉积法多用于生长半导体薄膜、介质薄膜和导体薄膜。该方法可以在平整晶圆或者有图案晶圆上形成薄膜。本申请实施例中，层间介质层5即是在有图案的晶圆上形成的薄膜。
基于同样的发明构思，本申请实施例还提供了一种半导体结构，该半导体结构采用前述一些实施例中的半导体结构的制备方法制备而成。前述一些实施例中的半导体结构的制备方法所能实现的技术效果，该半导体结构也均能实现，此处不再一一详述。
如图6所示，该半导体结构包括：衬底1、多个导电结构2、多个侧墙3以及层间介质层5。多个导电结构2间隔分布于衬底1的一侧。侧墙3覆盖导电结构2的侧壁，且相邻侧墙3之间形成有凹槽H。层间介质层5覆盖导电结构2、第二侧墙32并填充相邻第二侧墙32之间的凹槽H。
此处，侧墙3是指采用前述半导体结构的制备方法所制备的第二侧墙32。相邻第二侧墙32之间的间隔形成凹槽H。
示例地，衬底1包括硅衬底、多晶硅衬底、锗衬底或硅锗衬底。可以理解，在一些示例中，衬底1中还可以设置有有源区，导电结构2位于有源区内。
示例地，导电结构2可以为存储单元或存储单元中的部分导电结构。例如，导电结构2为栅极结构。
示例地，导电结构2可以为单层或叠层结构，在实际应用时，可根据实际需求选择设置。例如，导电结构2为叠层结构；导电结构2包括沿远离衬底1的方向层叠设置的绝缘层21和导电层22。
在一些示例中，导电结构2为栅极结构。绝缘层21为栅氧化层，例如为氧化硅层。导电层22为金属层或掺杂半导体层。掺杂半导体层例如为掺杂多晶硅层。
示例地，层间介质层5包括：氧化硅层、氮化硅层、硼磷酸玻璃（BPSG）层或气凝胶层。
在一些实施例中，半导体结构还包括：设置于导电结构2背离衬底1一侧的阻挡层4。例如，导电结构2包括掺杂半导体层，阻挡层4覆盖于掺杂半导体层背离衬底1的表面。或者，还例如，阻挡层4覆盖于衬底1位于相邻侧墙3之间部分的表面上；如此，凹槽H的底面则相应为阻挡层4背离衬底1的表面。相应地，层间介质层5对导电结构2的覆盖可以表现为：覆盖阻挡层4的裸露表面。
可选地，阻挡层4包括：氧化物层；例如为氧化硅层。
结合前述一些实施例中半导体结构的制备方法可知，在一些实施例中，侧墙3被层间介质层5覆盖的表面具有台阶。这样可以通过控制台阶的形貌，以对应增大凹槽H的宽度，并确保凹槽H的顶部开口利于实现层间介质层5在其内的填充。
在一些实施例中，侧墙3包括沿远离导电结构2的方向层叠设置的至少两层隔离层。隔离层可以采用绝缘材料形成，例如氧化物或氮化物等。氧化物例如为氧化硅。氮化物例如为氮化硅。并且，相邻两层隔离层的材料不同。
示例地，最外层隔离层（即侧墙3中距离导电结构2最远的隔离层）的高度小于相邻的隔离层的高度。例如，最外层隔离层的高度与相邻隔离层的高度之比的取值范围为2/3~5/6，例如为2/3、4/5或5/6。但并不仅限于此。
此外，需要补充的是，上述一些实施例中，凹槽H的侧壁可以采用较为平滑的弧面，也即侧墙3的表面为平滑弧面，或侧墙3中最外侧隔离层的外表面为平滑弧面。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (9)
1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底上设置有多个间隔分布的导电结构以及覆盖所述导电结构侧壁的第一侧墙；
刻蚀所述第一侧墙以调整所述第一侧墙的形貌，得到第二侧墙；其中，所述第二侧墙的顶部具有台阶，所述第二侧墙的最大厚度小于所述第一侧墙的最大厚度；
形成覆盖所述导电结构、所述第二侧墙并填充相邻所述第二侧墙之间间隔的层间介质层；
其中，所述第一侧墙包括沿远离所述导电结构的方向层叠设置的至少两层隔离层；所述刻蚀所述第一侧墙以调整所述第一侧墙的形貌，得到第二侧墙，包括：刻蚀最外层的所述隔离层，并使刻蚀后的所述隔离层与相邻的所述隔离层之间形成所述台阶，获得所述第二侧墙；
其中，所述刻蚀最外层的所述隔离层，并使刻蚀后的所述隔离层与相邻的所述隔离层之间形成所述台阶，包括：对最外层的所述隔离层进行第一次刻蚀，以降低该所述隔离层的高度，形成所述台阶；对降低高度后的所述隔离层进行第二次刻蚀，以减薄该所述隔离层的厚度，并使所述台阶的转角平滑；
其中，最外层的所述隔离层的刻蚀高度与相邻所述隔离层的高度之比的取值范围为：1/6~1/3；
和/或，最外层的所述隔离层的最大减薄厚度为其原始厚度的1/5~1/3。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一次刻蚀和所述第二次刻蚀包括干法刻蚀。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述对最外层的所述隔离层进行第一次刻蚀，以降低该所述隔离层的高度，形成所述台阶，包括：
通过调整蚀刻气体的流量及不同所述蚀刻气体的比例，控制等离子体的输出浓度，以对最外层的所述隔离层进行垂直刻蚀。
4.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述对降低高度后的所述隔离层进行第二次刻蚀，以减薄该所述隔离层的厚度，并使所述台阶的转角平滑，包括：
调整等离子体的输出浓度大于目标浓度，以对最外层的所述隔离层进行所述第二次刻蚀。
5.根据权利要求2所述的半导体结构的制备方法，其特征在于，
对最外层的所述隔离层进行所述第一次刻蚀时的等离子体解离功率包括：400W±20W；
对最外层的所述隔离层进行所述第一次刻蚀时的等离子体垂直刻蚀电压差的取值范围包括：400V±20V。
6.根据权利要求2所述的半导体结构的制备方法，其特征在于，
对最外层的所述隔离层进行所述第二次刻蚀时的等离子体解离功率包括：800W±40W；
对最外层的所述隔离层进行所述第二次刻蚀时的等离子体垂直刻蚀电压差的取值范围包括：150V±10V。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述导电结构包括掺杂半导体层；所述第一侧墙的刻蚀在所述掺杂半导体层执行离子注入工艺之后进行。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述形成覆盖所述导电结构、所述第二侧墙并填充相邻所述第二侧墙之间间隔的层间介质层之前，所述制备方法还包括：
在所述掺杂半导体层的裸露表面形成阻挡层。
9.一种半导体结构，其特征在于，采用权利要求1-8任一项所述的半导体结构的制备方法制备而成。
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