TW201832274A - 半導體裝置的製造方法 - Google Patents

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蔡嘉慶
邱意為
許立德
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台灣積體電路製造股份有限公司
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Abstract

提供半導體裝置及製造方法。修飾介電材料之物理特性以在後續製程期間為其周圍結構提供額外的益處。可藉由佈植離子至此介電材料中進行此修飾，以形成修飾區域。一旦佈植離子，後續製程將依靠此修飾區域之修飾後的結構，而非原先的結構。

Description

半導體裝置的製造方法
本發明實施例係關於半導體積體電路，特別關於層間介電層的形成方法。
半導體裝置被使用於各種電子元件應用中，例如，舉例來說，個人電腦、行動電話、數位相機及其他電子元件設備。通常藉由依序沉積絕緣或介電層、導電層及半導體層之材料於半導體基板之上以製造半導體裝置，且使用微影製程圖案化不同材料層以形成電路部件及元件於其上。
半導體工業持續改善不同電子元件部件(例如，電晶體、二極體、電阻器、電容器等)的積集度(integration density)，積集度的改善來自於最小特徵尺寸的不斷縮小，其允許在一給定面積內整合更多的部件。然而，隨著最小特徵尺寸的縮小，應解決的額外問題也隨之出現。
根據一些實施例，一種半導體裝置的製造方法包括沉積第一虛置閘極堆疊及第二虛置閘極堆疊，其中第一虛置閘極堆疊具有第一通道長度且第二虛置閘極堆疊具有不同於第一通道長度之第二通道長度。沉積層間介電質於第一虛置閘極堆疊及第二虛置閘極堆疊周圍，且平坦化第一虛置閘極堆疊、 第二虛置閘極堆疊及層間介電質。佈植離子至層間介電質中以形成佈植區域，且去除第一虛置閘極堆疊及第二虛置閘極堆疊以形成第一開口及第二開口，其中去除第一虛置閘極堆疊及第二虛置閘極堆疊減少了層間介電質的高度。使用導電材料填充第一開口及第二開口。
根據一些其他的實施例，一種半導體裝置的製造方法包括形成與短通道虛置閘極相鄰之第一間隔物，形成與長通道虛置閘極相鄰之第二間隔物，且形成與第一虛置閘極相鄰之第三間隔物。沉積與第一間隔物及第二間隔物相鄰之第一介電材料，且去除第一虛置閘極以形成第一開口，且不去除短通道虛置閘極，且不去除長通道虛置閘極。使用第二介電材料填充第一開口且平坦化第二介電材料，其中平坦化第二介電材料露出短道虛置閘極及長通道虛置閘極。佈植離子至第一介電材料、短通道虛置閘極、長通道虛置閘極、第一間隔物及第二間隔物中。去除短通道虛置閘極及長通道虛置閘極以形成第二開口，使用導電材料填充第二開口，且回蝕刻導電材料。
根據另一實施例，一種半導體裝置的製造方法包括形成複數虛置閘極堆疊，其中虛置閘極堆疊中的第一個具有大於剩餘部分之虛置閘極堆疊之長度。沉積層間介電質於虛置閘極堆疊周圍且使用介電材料置換虛置閘極堆疊之其中一者，且不置換虛置閘極堆疊的第一個。利用層間介電質及虛置閘極堆疊的第一個平坦化介電材料。沿著層間介電質之頂表面及虛置閘極堆疊修飾佈植區域中之組成濃度。去除虛置閘極堆疊的第一個以形成第一開口，其中去除虛置閘極堆疊的第一個更減 少了層間介電質的高度，且使用閘極電極材料填充第一開口。凹蝕第一開口中的閘極電極材料以形成閘極電極，且使用封蓋材料填充第一開口之剩餘部分。
100‧‧‧半導體裝置
101‧‧‧基板
103‧‧‧溝槽
105‧‧‧隔離區域
107‧‧‧鰭片
109‧‧‧虛置閘極介電質
111‧‧‧虛置閘極電極
113‧‧‧間隔物
115‧‧‧短通道虛置閘極堆疊
116‧‧‧虛置堆疊
117‧‧‧長通道虛置閘極堆疊
121‧‧‧源極/汲極區域
122‧‧‧層間介電層
123‧‧‧襯層
201‧‧‧硬遮罩
203‧‧‧開口
301‧‧‧介電材料
303‧‧‧虛線圓圈標示
305‧‧‧虛線方塊
401‧‧‧佈植製程
403‧‧‧佈植區域
501‧‧‧蝕刻製程
601‧‧‧短通道閘極堆疊
603‧‧‧長通道閘極堆疊
605‧‧‧閘極電極
607‧‧‧短通道電晶體
609‧‧‧長通道電晶體
801‧‧‧封蓋層
1001、1003‧‧‧區域
W‧‧‧寬度
D‧‧‧深度
H‧‧‧高度
2-2’‧‧‧線
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖係根據一些實施例繪示出鰭片之上的閘極堆疊的形成。
第2圖係根據一些實施例繪示出閘極堆疊的去除。
第3A-3B圖係根據一些實施例繪示出介電材料的沉積。
第4A-4B圖係根據一些實施例繪示出佈植製程。
第5圖係根據一些實施例繪示出閘極堆疊的去除。
第6圖係根據一些實施例繪示出導電材料的沉積。
第7圖係根據一些實施例繪示出導電材料的凹蝕。
第8圖係根據一些實施例繪示出封蓋材料的沉積。
第9圖係根據一些實施例繪示出封蓋材料的平坦化。
第10圖係根據一些實施例繪示出低裝置密度區域中的層間介電質。
以下的揭示內容提供許多不同的實施例或範例，以展示本發明的不同特徵。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本發明敘述。當然，這些特定範 例並非用於限定本發明。例如，若是本說明書以下的發明內容敘述了將形成第一結構於第二結構之上或上方，即表示其包括了所形成之第一及第二結構是直接接觸的實施例，亦包括了尚可將附加的結構形成於上述第一及第二結構之間，則第一及第二結構為未直接接觸的實施例。此外，本發明說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖示中一元件或特徵部件與另一(些)元件或特徵部件的關係，可使用空間相關用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖示所繪示之方位外，空間相關用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相關形容詞亦將依轉向後的方位來解釋。
現在參考第1圖，其繪示出半導體裝置100(例如，鰭式場效電晶體(finFET)裝置)之透視圖。在一個實施例中，半導體裝置100包括基板101，基板101具有第一溝槽(trench)103形成於其中。基板101可為矽基板，但是可能使用其他基板，例如絕緣層上半導體(semiconductor-on-insulator,SOI)、應變絕緣層上半導體(strained SOI)及絕緣層上矽鍺(silicon germanium on insulator)。基板101可為p型半導體，雖然在其他實施例中，可能為n型半導體。
可形成第一溝槽103作為最終形成第一隔離 (isolation)區域105的初始(initial)步驟。可使用遮罩層(未獨立繪示於第1圖中)與合適的蝕刻製程一起形成第一溝槽103。舉例來說，上述遮罩層可為藉由例如化學氣相沉積(chemical vapor deposition,CVD)製程形成包括氮化矽的硬遮罩。但是遮罩層可能使用其他材料(例如，氧化物、氮氧化物、碳化矽、上述之組合或相似材料)及其他製程(例如，電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)或甚至先形成氧化矽，再將氧化矽氮化成氮化矽(silicon oxide formation followed by nitridation))。一旦形成此遮罩層，可藉由合適之光微影製程圖案化此遮罩層以露出部分基板101，將去除此露出之部分基板101以形成第一溝槽103。
然而，本領域技術人員應理解，前述用以形成遮罩層之製程及材料不是在曝光其他部分基板101以形成第一溝槽103時，可用來保護部分基板101的唯一方法。可使用任何合適製程(例如，圖案化及顯影光阻)以曝光欲去除以形成第一溝槽103之部分基板101。所有此類方法都旨在完全包括在本發明實施例之範圍內。
一旦形成及圖案化遮罩層，即形成第一溝槽103於基板101中。可藉由合適製程(例如，反應離子蝕刻(reactive ion etching,RIE))去除露出之基板101，以形成第一溝槽103於基板101中，但是亦可使用任何合適製程。在一個實施例中，可形成第一溝槽103具有距離基板101之表面少於約5000Å之深度，例如約2500Å。
然而，本領域技術人員應理解前述用以形成第一溝槽103之製程僅為一種可能的製程，且不代表其為唯一的實施例。相反地，可使用可形成第一溝槽103之任何合適製程，包括可使用任意數量之遮罩及去除步驟。
除了形成第一溝槽103之外，上述遮罩及蝕刻步驟還額外地自上述仍未去除之部分基板101處形成了鰭片107。為了方便起見，圖中藉由虛線將鰭片107繪示成基板101分離，但分離的物理指標可能存在或可能不存在。如下所述，可使用此些鰭片107以形成複數閘極鰭式場效電晶體之通道(channel)區域。雖然第1圖僅繪示自基板101形成三個鰭片107，但亦可能使用任意數量的鰭片107。
可形成鰭片107以在基板101之表面具有約5奈米至約80奈米的寬度，例如約30奈米。此外，鰭片107可能彼此間隔約10奈米至約100奈米的距離，例如約50奈米。藉由使用此種方式間隔鰭片107，鰭片107可各自形成獨立的通道區域，且彼此之間依然足夠靠近以分享同一個閘極(進一步討論於下)。
一旦形成第一溝槽103及鰭片107，可使用介電材料填充第一溝槽103且可凹蝕(recess)第一溝槽103中的介電材料以形成第一隔離區域105。介電材料可為氧化物材料、高密度電漿(high-density plasma,HDP)氧化物或相似材料。可在選擇性的清洗(cleaning)及內襯(lining)第一溝槽103之後，使用不是化學氣相沉積(chemical vapor deposition,CVD)法(例如，高深寬比製程(high aspect ratio process,HARP))、高密度電漿化 學氣相沉積法，就是其他現今已知的合適形成方法以形成此介電材料。
可藉由使用介電材料超填(overfill)第一溝槽103及基板101以填充第一溝槽103，且接著通過合適的製程去除第一溝槽103及鰭片107外部的過量材料，此些合適的製程例如化學機械拋光(chemical mechanical polishing,CMP)、蝕刻、上述之組合或相似製程。在一個實施例中，此去除製程亦去除任何位於鰭片107之上的介電材料，介電材料的去除將使鰭片107的表面暴露於進一步的製程步驟。
一旦使用介電材料填充第一溝槽103，可接著自鰭片107的表面凹蝕走介電材料。可進行凹蝕以露出鄰接至鰭片107頂表面之至少一部份的鰭片107的側壁。可使用濕蝕刻凹蝕介電材料，將鰭片107的頂表面浸入蝕刻劑中，例如HF，但亦可使用其他蝕刻劑(例如，H2)及其他方法，例如反應離子蝕刻、使用如NH3/NF3之蝕刻劑的乾蝕刻、化學氧化物去除(chemical oxide removal)或乾化學清洗(dry chemical clean)。可自鰭片107之表面凹蝕介電材料約50Å至約500Å的距離，例如約400Å。另外，此凹蝕亦可去除位於鰭片107之上的任何殘餘介電材料以確保鰭片107暴露於進一步的製程。
然而，本領域技術人員可理解，前述步驟可能僅為用以為填充及凹蝕介電材料的整體製程流程的一部分。舉例來說，亦可能使用內襯步驟、清洗步驟、退火步驟、間隙填充(gap filling)步驟、上述之組合及相似步驟以使用介電材料形成及填充第一溝槽103。所有此類可能的製程步驟都旨在完全包 括在本發明實施例之範圍內。
在形成第一隔離區域105之後，即可形成虛置閘極介電質109、位於虛置閘極介電質109之上的虛置閘極電極111及第一間隔物113於各個鰭片107之上。在一個實施例中，可藉由熱氧化、化學氣相沉積、濺鍍(sputter)或現今已知用以形成閘極介電質的任何其他方法以形成虛置閘極介電質109。取決於閘極介電質形成技術，虛置閘極介電質109於鰭片107頂部上之厚度可能不同於閘極介電質於鰭片107之側壁上的厚度。
虛置閘極介電質109可包括例如二氧化矽或氮氧化矽之材料，其厚度範圍約在3Å至約100Å，例如約10Å。可由高介電常數(high permittivity,high-k)材料(例如，具有相對常數大於5)形成虛置閘極介電質109，例如氧化鑭(lanthanum oxide,La2O3)、氧化鋁(aluminum oxide,Al2O3)、氧化鉿(hafnium oxide,HfO2)、氮氧化鉿(hafnium oxynitride,HfON)、氧化鋯(zirconium oxide,ZrO2)或上述之組合，具有約0.5Å至約100Å之等效氧化物厚度，例如約10Å或更少。另外，亦可使用二氧化矽、氮氧化矽及/或高介電常數材料之任意組合以形成虛置閘極介電質109。
虛置閘極電極111可包括導電材料且可大抵擇自由多晶矽(polysilicon)、W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、上述之組合或相似材料所組成的群組。可藉由化學氣相沉積(chemical vapor deposition,CVD)、濺鍍沉積或其他現今已知用於沉積導電材料之技術以沉積虛置閘極電極111。虛置閘極 電極111之厚度範圍在約5Å至約200Å。虛置閘極電極111之頂表面可具有非平坦(non-planar)頂表面，且可在圖案化虛置閘極電極111之前先平坦化此非平坦頂表面。
一旦形成虛置閘極電極111，可圖案化虛置閘極介電質109及虛置閘極電極111以形成一或多個虛置堆疊116、短通道虛置閘極堆疊115及長通道虛置閘極堆疊117。在一個實施例中，可使用一或多個虛置堆疊116以幫助在主動元件間的區域中防止不期望的變化，例如藉由防止在製造期間出現碟型凹陷(dishing)或其他問題。在一個實施例中，可形成一或多個虛置堆疊116以具有約10奈米至約50奈米之第一寬度W1，例如約35奈米。然而，亦可使用任何適合之寬度。
此外，將利用短通道虛置閘極堆疊115以幫助形成短通道電晶體607(未繪示於第1圖中但於後繪示並進一步描述於第6圖)的閘極堆疊。舉例來說，在一些實施例中，可能預期短通道電晶體具有約10奈米至約50奈米的通道長度，例如少於或等於約40奈米。因此，在此實施例中，短通道虛置閘極堆疊115可具有約10奈米至約50奈米之第二寬度W2，例如少於或等於約10奈米，但是亦可使用任意合適寬度。
最後，將利用長通道虛置閘極堆疊117以幫助形成長通道電晶體609(未繪示於第1圖中但於後繪示並進一步描述於第6圖)的閘極堆疊。舉例來說，在一些實施例中，可能預期長通道電晶體具有約50奈米至約150奈米的通道長度，例如大於約100奈米。因此，在此實施例中，長通道虛置閘極堆疊117可具有約50奈米至約150奈米之第三寬度W3，例如大於約100 奈米，但是亦可使用任意合適寬度。
短通道虛置閘極堆疊115及長通道虛置閘極堆疊117定義出位於其各個虛置閘極介電質109之下的鰭片107的每一側上的複數通道區域。可藉由沉積及圖案化虛置閘極電極111上之閘極遮罩(未獨立繪示於第1圖中)形成短通道虛置閘極堆疊115及長通道虛置閘極堆疊117，可使用例如現今已知之沉積及光微影技術。閘極遮罩可包含常用的遮罩及犧牲材料，例如(但不限於)氧化矽、氮氧化矽、SiCON、SiC、SiOC及/或氮化矽並可沉積前述材料至約5Å至200Å的厚度。可使用乾蝕刻製程蝕刻虛置閘極電極111及虛置閘極介電質109以形成圖案化短通道虛置閘極堆疊115及圖案化長通道虛置閘極堆疊117。
一旦圖案化短通道虛置閘極堆疊115及長通道虛置閘極堆疊117(沿著虛置堆疊116)，即可形成第一間隔物113。可形成第一間隔物113於短通道虛置閘極堆疊115、虛置堆疊116及長通道虛置閘極堆疊117的兩側。通常藉由毯覆性(blanket)沉積間隔層(未獨立繪示於第1圖中)於先前形成之結構上以形成第一間隔物113。間隔層可包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物及相似材料，並且可藉由用於形成此類膜層的方法形成，例如化學氣相沉積(chemical vapor deposition,CVD)、電漿增強化學氣相沉積(plasma enhanced CVD)、濺鍍及其他現今已知方法。間隔層可包括與第一隔離區域105中之介電材料具有不同蝕刻特性的不同材料或與第一隔離區域105中之介電材料相同的材料。可接著圖案化第一間 隔物113，例如藉由一或多道蝕刻以自結構的水平表面去除間隔層，以形成第一間隔物113。
在一個實施例中，可形成第一間隔物113以具有約5Å至約500Å之厚度。此外，一旦形成第一間隔物113，鄰接至短通道虛置閘極堆疊115、虛置堆疊116及長通道虛置閘極堆疊117之其中之一的第一間隔物113即與鄰接至短通道虛置閘極堆疊115、虛置堆疊116及長通道虛置閘極堆疊117之另外其中之一的第一間隔物113以約10奈米至約50奈米之第一距離D1隔開，例如約35奈米。然而，亦可使用任何合適之厚度及距離。
第1圖亦繪示出未受短通道閘極堆疊115、虛置堆疊116、長通道虛置閘極堆疊117及第一間隔物113保護的鰭片107區域的去除及源極/汲極(source/drain)區域121的再成長(regrowth)。可藉由反應離子蝕刻(reactive ion etch,RIE)，且使用短通道閘極堆疊115、虛置堆疊116、長通道虛置閘極堆疊117及第一間隔物113作為硬遮罩，或其他任何合適去除方法以進行未受保護的鰭片107區域的去除。可持續去除直到鰭片107共平面(如圖所示)於或低於第一隔離區域105的表面。
在另一實施例中，鰭片107的去除過程可持續至亦去除那些位於鰭片107間的部分第一隔離區域105。因此，藉由去除那些位於鰭片107間的部分第一隔離區域105，露出鰭片107之下的基板101，其允許於後所述之源極/汲極區域121的充分再成長。
一旦去除那些部分鰭片107，即放置且圖案化硬遮罩(未獨立繪示)以覆蓋虛置閘極電極111以防止成長且可再成 長源極/汲極區域121與各個鰭片107接觸。在一個實施例中，可再成長源極/汲極區域121，且在一些實施例中，可再成長源極/汲極區域121以形成壓力源(stressor)，此壓力源將給予應力(stress)至位於短通道虛置閘極堆疊115、虛置堆疊116及長通道虛置閘極堆疊117底下的鰭片107的通道區域。在其中鰭片107包括矽且鰭式場效應電晶體為P型裝置的實施例中，可藉由選擇性磊晶(selective epitaxial)製程搭配一材料再成長源極/汲極區域121，此材料例如矽或其他材料(例如，與通道區域具有不同晶格常數的矽鍺)。在其他的實施例中，源極/汲極區域121可包括例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、上述之組合或相似材料之材料。磊晶成長製程可使用前驅物(precursors)，例如矽烷(silane)、二氯矽烷(dichlorosilane)、鍺烷(germane)及相似材料，且可持續約5分鐘至約120分鐘，例如約30分鐘。
在一個實施例中，可形成源極/汲極區域121以具有約5Å至約1000Å的厚度，且可在第一隔離區域105的上表面上具有約5奈米至約250奈米的高度，例如約100奈米。然而，亦可使用任何合適高度。
一旦形成源極/汲極區域121，可藉由佈植適當摻質，使摻質被佈植進入源極/汲極區域121中以補充鰭片107內的摻質。舉例來說，可佈植p型摻質例如硼(boron)、鎵(gallium)、銦(indium)或相似材料以形成P型金屬氧化物半導體(Metal-Oxide-Semiconductor,MOS)裝置。或者，可佈植n型摻質例如磷(phosphorous)、砷(arsenic)、銻(antimony)或相似材料 以形成NMOS裝置。可使用短通道閘極堆疊115、虛置堆疊116、長通道虛置閘極堆疊117及第一間隔物113作為遮罩以佈植此些摻質。應注意的是，本技術領域之通常知識者應理解許多其他製程、步驟或相似方法可被用以佈植摻質。舉例來說，本技術領域之通常知識者應理解可使用不同間隔物及襯層(liner)的組合進行複數佈值製程以形成為了合於特定目的而具有特定形狀或特徵的源極/汲極區域。可使用任意此些製程以佈植摻質，且上述並非用以限定本發明實施例於先前展示的步驟。
此外，於形成源極/汲極區域121期間，去除此處覆蓋虛置閘極電極111的硬遮罩。在一個實施例中，使用例如對硬遮罩之材料具有選擇性的濕蝕刻或乾蝕刻製程去除此硬遮罩。然而，亦可使用任何合適去除方法。
第1圖亦繪示了位於短通道閘極堆疊115、虛置堆疊116、長通道虛置閘極堆疊117、第一間隔物113及源極/汲極區域121之上的層間介電(inter-layer dielectric,ILD)層122的形成(為了清楚描繪出底層結構，第1圖中以虛線繪示層間介電層122)。在一個實施例中，層間介電層122的形成始於初形成襯層123(為了清晰，並未獨立繪示於第1圖中，但繪示於第2圖中)於底層結構之上。襯層123可為介電材料，例如TiN或TiAlC，且可使用沉積製程例如化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)或相似製程沉積襯層123。可沉積襯層123至約5奈米至約10奈米之厚度，例如約5奈米，但亦可使用任意合適厚度。
層間介電層122可包括材料例如二氧化矽(silicon dioxide)、硼磷矽玻璃(borophosphosilicate glass,BPSG)，但亦可使用任意合適介電材料。可使用製程例如電漿增強化學氣相沉積形成層間介電層122，但或者亦可使用其他製程，例如低壓化學氣相沉積。可形成層間介電層至約100Å至約3000Å的厚度。一旦形成層間介電層122，可藉由第一間隔物113搭配例如平坦化製程(例如，化學機械拋光(chemical mechanical polishing,CMP)法)以平坦化層間介電層122，雖然亦可使用任意合適製程。
第2圖繪示出第一硬遮罩201的安置(placement)及圖案化以及虛置閘極電極111及虛置閘極介電質109自閘極堆疊116的去除，第2圖為第1圖之結構沿著線2-2’的剖面圖。在一個實施例中，第一硬遮罩201可為使用沉積製程(例如，化學氣相沉積法、物理氣相沉積法或原子層沉積法)沉積介電材料(例如，氮化矽)至約5奈米至10奈米的厚度(例如，約10奈米)。然而，亦可使用任意材料、製程及厚度。
一旦沉積第一硬遮罩201，可使用例如光微影遮罩製程及蝕刻製程以圖案化第一硬遮罩201。在一個實施例中，放置感光(photosensitive)材料(例如，光阻(photoresist))於第一硬遮罩201之上，且接著曝露至圖案化能量源(例如，光)以在被能量衝擊之感光材料部分中引發化學反應。在化學反應改變感光材料曝光部分的物理性質之後，可塗敷顯影劑以分開感光材料的曝光部分與感光材料的未曝光部分。
一旦圖案化感光材料，可使用例如非等相性蝕刻 製程轉移此圖案至第一硬遮罩201。在一個實施例中，舉例來說，此非等相性蝕刻製程可為反應離子蝕刻，其蝕刻感光材料露出之第一硬遮罩201部分。
在一個實施例中，圖案化第一硬遮罩201以曝光虛置堆疊116，同時保護短通道虛置閘極堆疊115且亦保護長通道虛置閘極堆疊117。一旦曝光虛置堆疊116，即可接著使用例如等相性或非等相性蝕刻製程去除虛置堆疊116(例如，虛置閘極電極111)之材料以形成第一開口203。舉例來說，反應離子蝕刻或濕蝕刻可使用對虛置閘極電極111之材料具有選擇性的蝕刻劑以去除虛置閘極電極111之材料。
然而，在一些實施例中，除了簡單地去除虛置閘極電極111之材料外，虛置閘極電極111的去除亦去除了第一間隔物113、襯層123及層間介電層122藉由第一硬遮罩201露出之部分材料。然而，因為使用之蝕刻劑對虛置閘極電極111具有較高的選擇性，故並無法完全去除第一間隔物113、襯層123及層間介電層122之材料，但取而代之的是，凹蝕了藉由第一硬遮罩201露出的此些部分。
在其中層間介電層122具有約80奈米至約100奈米之第一高度H1(例如，約90奈米)之特定的實施例中，在此處之製造過程中，由於凹蝕第一間隔物113、襯層123及層間介電層122使凹槽具有約50奈米至70奈米之第二高度H2，例如約60奈米。此外，可形成第一開口203以具有約150奈米至170奈米之第四寬度W4，例如約160奈米。然而，亦可使用任意合適尺寸。
第3A-3B圖繪示出使用介電材料301再填充(refill) 自虛置堆疊116去除虛置閘極電極111所留下之第一開口203。在一個實施例中，可沉積介電材料301以填充及超填(overfill)第一開口203且亦延伸至第一硬遮罩201之上(未繪示於第3A圖中)。介電材料301可為例如氮化矽之材料且可使用例如化學氣相沉積、物理氣相沉積、原子層沉積、上述之組合或相似之沉積製程以沉積介電材料301。然而，亦可使用任何合適材料或放置製程。
一旦放置介電材料301以填充及/或超填第一開口203，即接著平坦化介電材料301以去除任何位於第一開口203之外的過量材料。在一個實施例中，可使用平坦化製程例如化學機械拋光、一或多個平坦化蝕刻製程、上述之組合或相似製程以平坦化介電材料301及去除藉由自虛置堆疊116去除虛置閘極電極111所形成的第一開口203之外的介電材料301。
此外，可使用平坦化製程以去除第一硬遮罩201。在一個實施例中，一旦曝光第一硬遮罩201，即可通過簡單地持續平坦化製程且持續平坦化製程直到去除第一硬遮罩201，可使用平坦化製程(例如，化學機械拋光)去除第一硬遮罩201。然而，亦可使用任何合適製程以去除第一硬遮罩201。
再者，亦可使用平坦化製程以露出位於短通道虛置閘極堆疊115及長通道虛置閘極堆疊117中的虛置閘極電極111。在一個實施例中，通過持續平坦化製程自位於短通道虛置閘極堆疊115及長通道虛置閘極堆疊117中的虛置閘極電極111之上去除第一硬遮罩201，且亦自位於短通道虛置閘極堆疊115及長通道虛置閘極堆疊117中的虛置閘極電極111之上去除 襯層123以露出位於短通道虛置閘極堆疊115及長通道虛置閘極堆疊117中的虛置閘極電極111。因此，襯層123、第一間隔物113及至少一部份之層間介電層122為彼此共平面的。
因此，在平坦化製程的最後，虛置閘極電極111(沿著虛置閘極介電質109)、第一間隔物113及介電材料301可全部是彼此相互共平面的。此外，各個虛置閘極電極111、第一間隔物113及介電材料301可具有約80奈米至100奈米之第三高度H3，例如約90奈米。然而，亦可使用任何合適高度。
然而，通過使用平坦化製程以平坦化全部此些膜層，在結構不緊密靠在一起的某些區域中之層間介電層122將經歷碟型凹陷(透過虛線圓圈標示303醒目顯示於第三圖中)。此碟型凹陷的發生是在平坦化製程(例如，化學機械拋光)期間由多種因素組合而成的，包括周圍結構的結構強度、化學機械拋光研磨液(slurry)中使用的蝕刻劑的選擇性、層間介電層122的材料及相似因素。此碟型凹陷可在後續製程期間導致額外的問題，例如閘極電極的形成期間(於後進一步詳述於第6圖)。在一個實施例中，層間介電層122之材料可經歷少於約25%的層間介電層122之高度的第一碟型凹陷深度Dd1，例如約50Å至約70Å，例如約63Å。
此外，第3B圖於虛線方塊305中繪示出鄰接於經歷碟型凹陷的層間介電層122之頂表面的層間介電層之材料的特寫示意圖，雖然並未按照比例繪製。在一層間介電層122為氧化矽的實施例中，層間介電層122之材料包括與氧原子鍵結的矽原子晶格。然而，在其他實施例中，層間介電層122將根據 層間介電層122之材料的選擇而具有不同的原子晶格。
第4A-4B圖繪示出第一佈植製程(在第4A圖中藉由箭頭標籤401表示)，可使用此第一佈植製程幫助在後續製程期間防止額外的問題產生。在一個實施例中，進行此第一佈植製程401以佈植第一摻質進入層間介電層122中。在一個實施例中，可佈植此第一摻質進入層間介電層122中以修飾層間介電層122的化學結構並且支持(buttress)至少層間介電層122之頂表面的結構強度及/或蝕刻選擇性。在一個實施例中，第一摻質可為任何可幫助修飾及支持層間介電層122之材料的結構支撐(support)或蝕刻選擇性的合適摻質。舉例來說，第一摻質可包括一或多個第四族中的四牙配體(tetra-dentate ligand)，例如碳、矽、鍺、錫及鉛，其可被用以在層間介電層122中形成四配位錯合物(four-coordination complexes)。然而，亦可使用任何合適摻質或摻質之組合。
在一個實施例中，可使用第一佈植製程401佈植第一摻質進入層間介電層122中，其中所欲第一摻質之離子被加速(accelerate)且被引導至層間介電層122以形成第一佈植區域403。第一佈植製程401可使用加速器(accelerator)系統以第一劑量(dosage)濃度加速所欲第一摻質之離子。因此，所使用的精確劑量濃度將至少部分取決於層間介電層122及所使用的種類，在一個實施例中，加速器系統可使用約1.0x1016原子/平方公分至約2.0x1016原子/平方公分之劑量濃度。此外，可垂直地佈植第一摻質至層間介電層122或以其他例如垂直於層間介電層122約20°至約30°(例如，約25°)之角度佈植。
藉由佈植第一摻質進入層間介電層122中，可修飾層間介電層122之材料以提升至少一部份之層間介電層122的結構完整性(integrity)及/或蝕刻選擇性。在一個實施例中，可佈植層間介電層122中之第一摻質至約1.0x1016原子/平方公分至約2.0x1016原子/平方公分之濃度，例如約1.5x1016原子/平方公分。然而，亦可使用任何合適濃度。層間介電層中之第一佈植區域403可具有約3Å至約5Å之佈植深度Di，但亦可使用任何合適深度。
此外，替代簡單地佈植進入層間介電層122中，第一佈植製程401將佈植第一摻質直接進入未被覆蓋的其餘材料中。舉例來說，第一佈植製程401亦將佈植第一摻質進入短通道虛置閘極堆疊115及長通道虛置閘極堆疊117之虛置閘極電極111中，且亦將佈植第一摻質進入襯層123、第一間隔物113及介電材料301中以及形成具有佈植深度Di之第一佈植區域403。
第4B圖繪示出與第三圖中的層間介電層122之部分材料的相同特寫圖，但其中使用第一佈植製程401佈植第一摻質。在其中層間介電層122之材料為二氧化矽且第一摻質為矽之實施例中，第一摻質將置換(replace)二氧化矽中的一些(如果不是大部分的話)氧原子，並且將用於置換具有矽晶格之二氧化矽晶格，因此形成富含Si-X的膜層，其中”X”為第一摻質。藉由使用矽置換二氧化矽，將可提升沿著層間介電層122之頂表面之材料的結構完整性及/或蝕刻選擇性以在進一步製程中幫助鄰接的結構。
第5圖繪示出在形成第一佈植區域403之後，可去除並替換短通道虛置閘極堆疊115及長通道虛置閘極堆疊117中的虛置閘極電極111及虛置閘極介電質109以形成短通道電晶體607及長通道電晶體609(未繪示於第5圖中，但於下描述於第6圖)。在一個實施例中，可使用例如一或多道濕蝕刻或乾蝕刻製程(於第5圖中以箭頭標籤501表示)去除虛置閘極電極111及虛置閘極介電質109，其中蝕刻製程使用對虛置閘極電極111之材料具有選擇性的蝕刻劑。
然而，隨著虛置閘極電極111及虛置閘極介電質109被去除，層間介電層122之材料亦被去除，減少了層間介電層122的結構完整性。但是，在一或多道濕蝕刻或乾蝕刻製程501的開始伴隨著第一摻雜區域403存在，第一摻雜區域403與未摻雜第一摻質相比，對蝕刻製程具有較高的抗性。
舉例來說，在其中層間介電層最初使用的材料為例如二氧化矽且蝕刻劑為例如氫氟酸(HF)的實施例中，最初藉由第一佈植製程401以形成”富含Si-X”之第一佈植區域403的修飾將修飾第一摻雜區域403之蝕刻選擇性以使其相較於原始的層間介電層122之二氧化矽材料具有較低的蝕刻速率。因此，在一或多道濕蝕刻或乾蝕刻製程501期間，層間介電層122的材料相較於另外的方式被去除的較少是可能的。舉例來說，在一個實施例中，可去除層間介電層122的材料致使層間介電層122維持約40奈米至50奈米之第四高度H4，例如約45奈米。
此外，對於原始發生於介電材料301的平坦化期間(例如，參見第3A圖)於層間介電層122處的碟型凹陷而言，可 於一或多道濕蝕刻或乾蝕刻製程501期間減輕(mitigate)此碟型凹陷。舉例來說，隨著層間介電層122之材料的總高度的減少，原始第一碟型凹陷深度Dd1亦將減少。舉例來說，在一或多道濕蝕刻或乾蝕刻製程501之後，層間介電層122之材料可具有約50Å至60Å之第二碟型凹陷深度Dd2，例如約55Å。
第6圖繪示出，一旦去除短通道虛置閘極堆疊115及長通道虛置閘極堆疊117中的虛置閘極電極111及虛置閘極介電質109，即可再填充留下的開口以形成短通道閘極堆疊601及長通道閘極堆疊603。在一個實施例中，短通道閘極堆疊601及長通道閘極堆疊603皆可包括閘極電極605，閘極電極605將形成電晶體之閘極電極，且閘極電極605可為導電材料，例如鎢，但亦可使用任何合適材料。
在其中使用鎢作為閘極電極605之材料的實施例中，在使用沉積製程例如化學氣相沉積、物理氣相沉積、原子層沉積、上述之組合或相似製程形成閘極介電質之後，可沉積閘極電極605之材料。可沉積閘極電極605之材料以填充及/或超填通過去除短通道虛置閘極堆疊115及長通道虛置閘極堆疊117中的虛置閘極電極111及虛置閘極介電質109留下的開口。一旦沉積閘極電極605之材料以填充及超填通過去除短通道虛置閘極堆疊115及長通道虛置閘極堆疊117中的虛置閘極電極111及虛置閘極介電質109留下的開口，即可使用例如平坦化製程(例如，化學機械拋光(chemical mechanical polish,CMP))去除位於開口外過量的閘極電極605之材料，但是亦可使用任何合適之平坦化方法。
在另一實施例中，可使用第一介電材料、第一金屬材料、第二金屬材料及第三金屬材料(此些材料未獨立繪示於第6圖中)形成短通道閘極堆疊601及長通道閘極堆疊603。在一個實施例中，第一介電材料為通過例如原子層沉積、化學氣相沉積或相似製程之方法沉積的高介電常數材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、上述之組合或相似材料。可沉積第一介電材料至約5Å至約200Å之厚度，但是亦可使用任何合適材料及厚度。
可形成第一金屬材料鄰接至第一介電材料，且可由金屬材料(metallic material)形成，例如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、氮氧化金屬、金屬鋁酸鹽、矽酸鋯(zirconium silicate)、鋁酸鋯(zirconium aluminate)、上述之組合或相似金屬材料。可使用沉積製程例如原子層沉積、化學氣相沉積、濺鍍或相似製程沉積第一金屬材料至約5Å至約200Å之厚度，但亦可使用任何合適沉積製程或厚度。
可形成第二金屬材料鄰接至第一金屬材料，且在一特定的實施中，第二金屬材料可相似於第一金屬材料。舉例來說，第二金屬材料可由金屬材料形成，例如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、氮氧化金屬、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、上述之組合或相似金屬材料。此外，可使用沉 積製程例如原子層沉積、化學氣相沉積、濺鍍或相似製程沉積第二金屬材料至約5Å至約200Å之厚度，但亦可使用任何合適沉積製程或厚度。
第三金屬材料填充通過去除短通道虛置閘極堆疊115及長通道虛置閘極堆疊117中的虛置閘極電極111及虛置閘極介電質109留下的開口的剩餘部分。在一個實施例中，第三金屬材料為金屬材料，例如W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、上述之組合或相似金屬材料，且可使用沉積製程例如原子層沉積、化學氣相沉積、濺鍍或相似製程沉積以填充及/或超填通過去除短通道虛置閘極堆疊115及長通道虛置閘極堆疊117中的虛置閘極電極111及虛置閘極介電質109留下的開口。在一特別的實施例中，可沉積第三金屬材料至約5Å至約500Å之厚度，但亦可使用任何合適材料、沉積製程及厚度。一旦沉積，此些材料即可使用例如化學機械平坦化(chemical mechanical planarization)製程彼此平坦化。
然而，平坦化製程將無法完全平坦化閘極電極605之材料的各個部分。相反地，可藉由第一間隔物113之材料平坦化短通道閘極堆疊601中的閘極電極605之材料，但位於長通道閘極堆疊603之開口中的閘極電極605之材料由於發生碟型凹陷而將看到額外的去除。舉例來說，在一個實施例中，長通道閘極堆疊603中之閘極電極605之材料可看到約50Å至約60Å之第三碟型凹陷深度Dd3(例如，約55Å)，但是亦可使用任何合適尺寸。
然而，由於第一佈植區域403的存在減少了層間介電層122之材料的去除的緣故，存在層間介電層122之額外材料為閘極電極605之材料提供額外的結構支撐。因此，與未形成第一佈植區域403之製程相比，閘極電極605之材料經歷的碟型凹陷亦保持在最小。
第7圖繪示出，在形成及平坦化閘極電極605之材料之後，短通道虛置閘極堆疊115及長通道虛置閘極堆疊117中之閘極電極605之材料可被凹蝕低於層間介電層122之表面以為封蓋(capping)層801的置換做準備(未繪示於第7圖中但於後繪示並描述於第8圖)。在一個實施例中，可使用例如濕蝕刻或乾蝕刻製程凹蝕閘極電極605之材料，其中蝕刻製程使用對閘極電極605之材料具有選擇性的蝕刻劑。在一個實施例中，可凹蝕閘極電極605之材料以使閘極電極605具有約10奈米至約20奈米之第三高度H3，例如約15奈米。然而，亦可使用任何合適製程及距離。
然而，因為長通道閘極堆疊603中之閘極電極605之碟型凹陷被保持在最小，故由於碟型凹陷使閘極電極605之凹蝕將露出底層鰭片107的可能性較小。具體而言，如果長通道堆疊603中之閘極電極605的碟型凹陷足夠大，則在短通道閘極堆疊601中形成閘極電極605所需的凹蝕亦可能導致長通道閘極堆疊603中之閘極電極露出且傷害底層鰭片107。然而，藉由通過使用第一佈植區域403將閘極電極605之碟型凹陷保持在最小，可減少或減輕對底層鰭片的這種傷害，且可在不傷害的情況下減少閘極堆疊的總高度，否則則會發生傷害。
第8圖繪示出，一旦凹蝕閘極電極605之材料，即可沉積封蓋層801於閘極電極605之上。在一個實施例中，封蓋層801為使用沉積製程例如原子層沉積、化學氣相沉積、濺鍍或相似製程以沉積材料，例如SiN、SiON、SiCON、SiC、SiOC、上述之組合或相似材料。可沉積封蓋層801以填充及/或超填通過去除自短通道虛置閘極堆疊115及長通道虛置閘極堆疊117的虛置閘極電極111所形成的開口的剩餘部分。
第9圖繪示出，一旦形成封蓋層801之材料，即可使用例如平坦化製程去除封蓋層801之過量材料，此過量材料位於通過去除自短通道虛置閘極堆疊115及長通道虛置閘極堆疊117的虛置閘極電極111所形成的開口之外。在一個實施例中，平坦化製程可為化學機械拋光(chemical mechanical polish,CMP)，但亦可使用任何合適平坦化製程，例如可使用研磨(grinding)製程或一系列之一或多道蝕刻製程以去除位於通過去除自短通道虛置閘極堆疊115及長通道虛置閘極堆疊117的虛置閘極電極111所形成的開口之外的封蓋層801的材料。
此外，用以去除封蓋層801之過量材料的平坦化製程亦可用於減少裝置的總閘極高度。在一個實施例中，可使用平坦化製程以減少閘極高度至約40奈米至約50奈米之第四高度H4。然而，亦可使用任何合適閘極高度。
第10圖繪示出層間介電層122的另一視圖，但為了清晰起見，以不同的比例繪示。如第10圖所示，在一個實施例中，高裝置密度區域1003及低裝置密度區域1001中皆存在層間介電層122。舉例來說，在高裝置密度區域1003中，可存在約5 計數(count)/200奈米至約7計數/200奈米之第一裝置密度(例如，約6計數/200奈米)，且在低裝置密度區域1001中，可存在約1計數/200奈米至約3計數/200奈米之第二裝置密度(例如，約2計數/200奈米)。然而，亦可使用任何合適密度。
在此實施例中，在低裝置密度區域1001中的層間介電層122具有較大的區域，且前述製程將導致某些層間介電層122的外緣向外彎曲。在一特定的實施例中，且觀察低裝置密度區域1001中且鄰近高裝置密度區域1003中之介電材料301的層間介電層122，前述製程於此處將在層間介電層122中產生具有約130°至140°之第一角度α1的彎曲，例如大於約135°，其中第一角度是從層間介電層122的底部以約50%至約70%之層間介電層122之高度的距離測量的。
此外，在一些實施例中，第10圖亦繪示出，自虛置堆疊116去除虛置閘極電極111可能蝕刻進第一隔離區域105中。一旦沉積介電材料301至開口中，介電材料301的延伸部分及延伸至第一隔離區域105之中。然而，考慮到此處討論之製程，當延伸部分延伸至第一隔離區域105中時，此延伸部分將具有相當一致的寬度。舉例來說，在一個實施例中，此延伸部分可在延伸部分深度約10%之距離處具有第5寬度W5即在延伸部分深度約90%之距離處具有第6寬度W6，其中第六寬度W6約為第五寬度W5的80%至100%。
根據一些實施例，一種半導體裝置的製造方法包括沉積第一虛置閘極堆疊及第二虛置閘極堆疊，其中第一虛置閘極堆疊具有第一通道長度且第二虛置閘極堆疊具有不同於 第一通道長度之第二通道長度。沉積層間介電質於第一虛置閘極堆疊及第二虛置閘極堆疊周圍，且平坦化第一虛置閘極堆疊、第二虛置閘極堆疊及層間介電質。佈植離子至層間介電質中以形成佈植區域，且去除第一虛置閘極堆疊及第二虛置閘極堆疊以形成第一開口及第二開口，其中去除第一虛置閘極堆疊及第二虛置閘極堆疊減少了層間介電質的高度。使用導電材料填充第一開口及第二開口。
根據一些其他的實施例，一種半導體裝置的製造方法包括形成與短通道虛置閘極相鄰之第一間隔物，形成與長通道虛置閘極相鄰之第二間隔物，且形成與第一虛置閘極相鄰之第三間隔物。沉積與第一間隔物及第二間隔物相鄰之第一介電材料，且去除第一虛置閘極以形成第一開口，且不去除短通道虛置閘極，且不去除長通道虛置閘極。使用第二介電材料填充第一開口且平坦化第二介電材料，其中平坦化第二介電材料露出短道虛置閘極及長通道虛置閘極。佈植離子至第一介電材料、短通道虛置閘極、長通道虛置閘極、第一間隔物及第二間隔物中。去除短通道虛置閘極及長通道虛置閘極以形成第二開口，使用導電材料填充第二開口，且回蝕刻導電材料。
根據另一實施例，一種半導體裝置的製造方法包括形成複數虛置閘極堆疊，其中虛置閘極堆疊中的第一個具有大於剩餘部分之虛置閘極堆疊之長度。沉積層間介電質於虛置閘極堆疊周圍且使用介電材料置換虛置閘極堆疊之其中一者，且不置換虛置閘極堆疊的第一個。利用層間介電質及虛置閘極堆疊的第一個平坦化介電材料。沿著層間介電質之頂表面及虛 置閘極堆疊修飾佈植區域中之組成濃度。去除虛置閘極堆疊的第一個以形成第一開口，其中去除虛置閘極堆疊的第一個更減少了層間介電質的高度，且使用閘極電極材料填充第一開口。凹蝕第一開口中的閘極電極材料以形成閘極電極，且使用封蓋材料填充第一開口之剩餘部分。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域內具有通常知識者對於本發明可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構或製程並未脫離本發明之精神及保護範圍內，且可在不脫離本發明之精神及範圍內，當可作更動、替代與潤飾。

Claims (20)

  1. 一種半導體裝置的製造方法，包括：沉積一第一虛置閘極堆疊及一第二虛置閘極堆疊，其中該第一虛置閘極堆疊具有一第一通道長度且該第二虛置閘極堆疊具有不同於該第一通道長度之一第二通道長度；沉積一層間介電質於該第一虛置閘極堆疊及該第二虛置閘極堆疊周圍；平坦化該第一虛置閘極堆疊、該第二虛置閘極堆疊及該層間介電質；佈植複數離子至該層間介電質中以形成一佈植區域；去除該第一虛置閘極堆疊及該第二虛置閘極堆疊以形成一第一開口及一第二開口，其中去除該第一虛置閘極堆疊及該第二虛置閘極堆疊減少了該層間介電質的高度；以及使用一導電材料填充該第一開口及該第二開口。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括凹蝕(recess)該第一開口中之該導電材料。
  3. 如申請專利範圍第2項所述之半導體裝置的製造方法，更包括使用一封蓋(capping)材料填充該第一開口之一剩餘部分。
  4. 如申請專利範圍第3項所述之半導體裝置的製造方法，更包括平坦化該封蓋材料及該層間介電質。
  5. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中佈植該離子產生複數四牙配體(tetra-dentate ligand)於該層間介電質中。
  6. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該層間介電質具有一側壁，該側壁具有大於約135°之一彎曲角(bending angle)。
  7. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第二通道長度為至少10奈米。
  8. 一種半導體裝置的製造方法，包括：形成與一短通道虛置閘極相鄰之複數第一間隔物，形成與一長通道虛置閘極相鄰之複數第二間隔物，且形成與一第一虛置閘極相鄰之複數第三間隔物；沉積與該些第一間隔物及該些第二間隔物相鄰之一第一介電材料；去除該第一虛置閘極以形成一第一開口，且不去除該短通道虛置閘極，且不去除該長通道虛置閘極；使用一第二介電材料填充該第一開口；平坦化該第二介電材料，其中平坦化該第二介電材料露出該短通道虛置閘極及該長通道虛置閘極；佈植複數離子至該第一介電材料、該短通道虛置閘極、該長通道虛置閘極、該些第一間隔物及該些第二間隔物中；去除該短通道虛置閘極及該長通道虛置閘極以形成複數第二開口；使用一導電材料填充該些第二開口；以及回蝕刻該導電材料。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中該些離子為第四族元素。
  10. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中在佈植該些離子後，該些離子濃度約在1.0x10 16原子/平方公分及2.0x10 16原子/平方公分之間。
  11. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中該長通道虛置閘極具有大於約10奈米之長度。
  12. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該短通道虛置閘極具有小於約10奈米之長度。
  13. 如申請專利範圍第8項所述之半導體裝置的製造方法，更包括在回蝕刻該導電材料之後，沉積一封蓋層於該導電材料之上。
  14. 如申請專利範圍第13項所述之半導體裝置的製造方法，更包括利用該第一介電材料平坦化該封蓋層。
  15. 一種半導體裝置的製造方法，包括：形成複數虛置閘極堆疊，其中該些虛置閘極堆疊中的第一個具有大於剩餘部分之該些虛置閘極堆疊之長度；沉積一層間介電質於該些虛置閘極堆疊周圍；使用一介電材料置換該些虛置閘極堆疊之其中一者，且不置換該些虛置閘極堆疊的第一個；利用該層間介電質及該些虛置閘極堆疊的第一個平坦化該介電材料；沿著該層間介電質之一頂表面及該些虛置閘極堆疊修飾一佈植區域中之一組成濃度；去除該些虛置閘極堆疊的第一個以形成一第一開口，其中去除該些虛置閘極堆疊的第一個更減少了該層間介電質的 高度；使用一閘極電極材料填充該第一開口；凹蝕該第一開口中的該閘極電極材料以形成一閘極電極；以及使用一封蓋材料填充該第一開口之剩餘部分。
  16. 如申請專利範圍第15項所述之半導體裝置的製造方法，更包括利用該層間介電質平坦化該封蓋材料，其中利用該層間介電質平坦化該封蓋材料減少了該層間介電質的高度至少於約50奈米。
  17. 如申請專利範圍第15項所述之半導體裝置的製造方法，其中修飾該組成濃度提升了第四族元素之濃度。
  18. 如申請專利範圍第15項所述之半導體裝置的製造方法，其中置換該些虛置閘極堆疊之其中一者更減少了相鄰於該些虛置閘極堆疊之該其中一者的一第一間隔物的高度。
  19. 如申請專利範圍第18項所述之半導體裝置的製造方法，其中置換該些虛置閘極堆疊之其中一者並未減少相鄰於該第一間隔物之一第二間隔物的高度。
  20. 如申請專利範圍第15項所述之半導體裝置的製造方法，其中在利用該層間介電質平坦化該介電材料之後，該層間介電質具有一第一碟型凹陷(dishing)深度，且其中在去除該些虛置閘極堆疊的第一個之後，該層間介電質具有少於該第一碟型凹陷深度之一第二碟型凹陷深度。
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