WO2011145362A1 - 半導体装置およびその製造方法 - Google Patents

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堀田　和重
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Definitions

  • the present invention relates to a semiconductor device including a thin film transistor (TFT) and a manufacturing method thereof.
  • TFT thin film transistor
  • TFTs 1 to 3 As a switching element of an active matrix display device, there is a TFT using polycrystalline silicon (p-Si) (for example, Patent Documents 1 to 3). Since the mobility of TFTs having polycrystalline silicon is higher than that of TFTs having amorphous silicon (a-Si), not only pixel TFTs that contribute to display but also TFTs for driver circuits that require high-speed operation. Can be formed. The pixel TFT is required to have a small off-current to maintain high display quality, and the driver circuit TFT is required to have a high on-current because high-speed operation is required.
  • p-Si polycrystalline silicon
  • One of the TFT structures is a low concentration region (Lightly Doped Drain, hereinafter referred to as “LDD region”) between at least one of a channel region and a source region and between a channel region and a drain region.
  • LDD region Lightly Doped Drain
  • a structure in which is formed is widely used (for example, Patent Documents 1 to 3). Such a structure is called an “LDD structure”.
  • Japanese Patent Application Laid-Open No. 2004-228688 has both a drive circuit TFT and a pixel TFT having an LDD region.
  • the impurity concentration of the LDD region of the n-type pixel TFT is set to the impurity concentration of the LDD region of the n-type drive TFT.
  • a lower semiconductor device is disclosed.
  • the off current of the pixel TFT can be reduced without reducing the on current of the driver circuit TFT.
  • a liquid crystal display device in which display unevenness or the like does not occur and the operation speed of the drive circuit is high is realized.
  • both the driving circuit TFT and the pixel TFT have an LDD region.
  • the length of the LDD region of the n-type pixel TFT is larger than the length of the LDD region of the n-type driving circuit TFT.
  • a semiconductor device is disclosed.
  • the off current of the pixel TFT can be reduced without reducing the on current of the driver circuit TFT.
  • the p-type driving circuit TFT since both the driving circuit TFT and the pixel TFT have an LDD region, the p-type driving circuit TFT also has an LDD region. If the p-type driving circuit TFT has an LDD region, there is a problem that the on-current is reduced and the TFT size is increased by the LDD region. In addition, a TFT having an LDD structure has a problem that its manufacturing method is complicated. When manufacturing by making the impurity concentration of the LDD region of the pixel TFT different from the impurity concentration of the LDD region of the driving circuit TFT, the manufacturing method is particularly complicated.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device having good TFT characteristics and a simple manufacturing method of the semiconductor device.
  • a semiconductor device includes a first conductive type thin film transistor for a pixel, a first conductive type thin film transistor for a drive circuit, and a second conductive type thin film transistor for a drive circuit different from the first conductive type. And at least one of the channel region and the source region of the first conductivity type driving circuit thin film transistor and the channel region and the drain region of the first conductivity type driving circuit thin film transistor, A first low-concentration region, and a second low-concentration region at least between the channel region and the source region of the pixel thin film transistor and between the channel region and the drain region of the pixel thin film transistor.
  • the first low-concentration region has the first conductivity type impurity at a first impurity concentration
  • the pixel thin film transistor has a first impurity concentration.
  • the channel region and the channel region of the first conductivity type driving circuit thin film transistor have the second conductivity type impurity at a second impurity concentration lower than the first impurity concentration, and the second low concentration region is , Having the first conductivity type impurity at the first impurity concentration, and having the second conductivity type impurity at the second impurity concentration.
  • the first low-concentration region is formed between a channel region and a source region of the first conductivity type driving circuit thin film transistor and between the channel region and the drain of the first conductivity type driving circuit thin film transistor. It is formed anywhere between the regions.
  • the second low-concentration region is formed between a channel region and a source region of the pixel thin film transistor and between a channel region and a drain region of the pixel thin film transistor.
  • the first conductivity type pixel thin film transistor further includes a third low concentration region formed between the first low concentration region and a channel region of the first conductivity type driving circuit thin film transistor. And the third low-concentration region has the first conductivity type impurity at the first impurity concentration, and has the second conductivity type impurity at the second impurity concentration.
  • the first conductivity type pixel thin film transistor further includes a fourth region formed between the first low concentration region and the channel region of the first conductivity type driver circuit thin film transistor.
  • the fourth region has the second conductivity type impurity at a third impurity concentration lower than the second impurity concentration.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • the display device of the present invention is a display device having any one of the above semiconductor devices.
  • a method of manufacturing a semiconductor device comprising: a first conductive type pixel thin film transistor; a first conductive type drive circuit thin film transistor; and a second conductive type drive circuit thin film transistor different from the first conductive type. And a step a of doping the first conductivity type impurity with a first impurity concentration, and a doping of the second conductivity type impurity with a second impurity concentration lower than the first impurity concentration. Step b, and at least one of a channel region and a source region of the first conductive type driving circuit thin film transistor and a channel region and a drain region of the first conductive type driving circuit thin film transistor.
  • the step c is performed between the channel region and the source region of the first conductive type driving circuit thin film transistor and between the channel region and the drain region of the first conductive type driving circuit thin film transistor.
  • Step c1 of forming the first low-concentration region is included in any of them.
  • the second low-concentration region is formed between the channel region and the source region of the pixel thin film transistor and between the channel region and the drain region of the pixel thin film transistor. Forming step d1.
  • the step a includes the first conductivity type impurity at the first impurity concentration between the first low concentration region and the channel region of the first conductivity type driver circuit thin film transistor. And a step a1 of forming a third low concentration region having the second conductivity type impurity at the second impurity concentration.
  • the second conductivity type impurity formed between the first low concentration region and a channel region of the first conductivity type driving circuit thin film transistor is converted into the second impurity.
  • the step a includes a step a3 of doping an n-type impurity with the first impurity concentration
  • the step b includes a step b1 of doping a p-type impurity with the second impurity concentration.
  • a semiconductor device having good TFT characteristics and a simple manufacturing method of the semiconductor device are provided.
  • (A) is typical sectional drawing of TFT substrate 100A of embodiment by this invention
  • (b) is typical sectional drawing of TFT substrate 100B of other embodiment
  • (A) is typical sectional drawing of TFT substrate 100C of further another embodiment
  • (b) is typical sectional drawing of TFT substrate 100D of further another embodiment.
  • (A) is a schematic top view of TFT substrates 100A and 100B
  • (b) is a schematic top view of TFT 100 substrate C
  • (c) is a schematic top view of TFT substrate 100D. It is.
  • (A)-(e) is sectional drawing explaining the manufacturing process of TFT substrate 100A.
  • (A)-(d) is sectional drawing explaining the manufacturing process of TFT substrate 100A.
  • (A)-(d) is sectional drawing explaining the other manufacturing process of TFT substrate 100A.
  • (A) And (b) is sectional drawing explaining the manufacturing process of TFT substrate 100B.
  • (A) And (b) is sectional drawing explaining the manufacturing process of TFT substrate 100C.
  • (A) And (b) is sectional drawing explaining the manufacturing process of TFT substrate 100D.
  • Embodiments according to the present invention will be described below with reference to the drawings.
  • a semiconductor device according to an embodiment of the present invention and a manufacturing method thereof will be described by exemplifying a TFT substrate used in a liquid crystal display device as a semiconductor device.
  • the present invention is not limited to this, and can be applied to, for example, a TFT substrate used in an organic EL display device.
  • FIGS. 1 and 2 show n-type driving circuit TFTs 10A1 to 10A4 (sometimes referred to as TFT 10A) and p-type driving included in the TFT substrates 100A to 100D (sometimes referred to as TFT substrate 100) according to the present invention.
  • FIG. 5 is a schematic cross-sectional view showing the structure of a circuit TFT 10B and an n-type pixel TFT 10C.
  • FIG. 3 is a schematic top view showing the structure of the TFT substrates 100A to 100D.
  • symbol is attached
  • the TFT substrate of the liquid crystal display device is, for example, the TFT substrate 100A.
  • the TFT 100A is manufactured as designed, an attempt to manufacture the TFT 100A may cause misalignment in the manufacturing process, and as a result, the TFT substrates 100B to 100D may be manufactured.
  • the structure of the TFT 100A will be described.
  • a TFT substrate 100A shown in FIGS. 1A and 3A includes a first insulating layer 21 formed on an insulating substrate (for example, a glass substrate) 11 and an n-type formed on the first insulating layer 21.
  • the n-type driver circuit TFT 10A1 includes a crystalline semiconductor layer (for example, a polycrystalline silicon layer) 30A1 including a channel region 33A1, a source region 34A1, and a drain region 35A1. Further, the n-type driving circuit TFT 10A1 includes a gate electrode 51 for controlling the conductivity of the channel region 33A1 and a second insulating layer 22 formed under the gate electrode 51.
  • the crystalline semiconductor layer 30A1 has first low concentration regions (LDD regions) 31A1 and 32A1 formed between the channel region 33A1 and the source region 34A1 and between the channel region 33A1 and the drain region 35A1. Further, only one of the first low concentration regions 31A1 and 32A1 may be formed.
  • the first low-concentration regions 31A1 and 32A1 use a first conductivity type (for example, n-type) impurity (for example, phosphorus (P)) as a first impurity concentration C 1 (for example, 5 ⁇ 10 17 cm ⁇ 3 or more and 3 ⁇ 10 18 cm).
  • a first conductivity type for example, n-type
  • impurity for example, phosphorus (P)
  • C 1 for example, 5 ⁇ 10 17 cm ⁇ 3 or more and 3 ⁇ 10 18 cm.
  • ⁇ 3 or less which is 1 ⁇ 10 18 cm ⁇ 3 in the present embodiment, and has a second conductivity type (for example, p-type) impurity (for example, boron (B)) at a concentration (for example, boron (B)) lower than the first impurity concentration C 1 (for example, 3 ⁇ 10 16 cm ⁇ 3 or more and 3 ⁇ 10 17 cm ⁇ 3 or less, and in this embodiment, 6 ⁇ 10 16 cm ⁇ 3 .
  • p-type impurity for example, boron (B)
  • concentration for example, boron (B)
  • the second conductivity type impurity is a second impurity concentration C 2 lower than the first impurity concentration C 1 (for example, 3 ⁇ 10 16 cm ⁇ 3 to 3 ⁇ 10 17 cm ⁇ 3 , 2 ⁇ 10 17 cm ⁇ 3 ).
  • the impurity of the first conductivity type has an impurity concentration higher than the first impurity concentration C 1 (for example, 6 ⁇ 10 18 cm ⁇ 3 or more and 6 ⁇ 10 20 cm ⁇ 3 or less, 1 in this embodiment). ⁇ 10 20 cm -3 ).
  • the n-type driver circuit TFT 10A1 includes a third insulating layer 23 formed on the crystalline semiconductor layer 30A1, and further includes a fourth insulating layer 24 formed on the third insulating layer 23. Further, the n-type driver circuit TFT 10A1 includes a source electrode 52 connected to the source region 34A1 and a drain electrode 53 connected to the drain region 35A1.
  • the p-type driver circuit TFT 10B includes a crystalline semiconductor layer 30B including a channel region 33B, a source region 34B, and a drain region 35B. Further, the p-type driving circuit TFT 10B includes a gate electrode 51 that controls the conductivity of the channel region 33B, and a second insulating layer 22 formed under the gate electrode 51.
  • the source region 34B and the drain region 35B have a second conductivity type (eg, p-type) impurity (eg, boron (B)) having an impurity concentration higher than the second impurity concentration C 2 (eg, 5 ⁇ 10 18 cm ⁇ 3 or more 2 ⁇ 10 20 cm ⁇ 3 or less, and 2 ⁇ 10 19 cm ⁇ 3 in this embodiment.
  • a second conductivity type eg, p-type impurity (eg, boron (B)
  • the channel region 33B has the second conductivity type impurity at a second impurity concentration C 2 (for example, 3 ⁇ 10 16 cm ⁇ 3 or more and 3 ⁇ 10 17 cm ⁇ 3 or less, in this embodiment, 6 ⁇ 10 16 cm ⁇ 3 ).
  • the p-type driving circuit TFT 10B includes a third insulating layer 23 formed on the crystalline semiconductor layer 30B, and further includes a fourth insulating layer 24 formed on the third insulating layer 23.
  • the p-type driving circuit TFT 10B includes a source electrode 52 connected to the source region 34B and a drain electrode 53 connected to the drain region 35B.
  • the p-type driving circuit TFT 10B does not have a low concentration region (LDD region).
  • LDD region low concentration region
  • the n-type pixel TFT 10C includes a crystalline semiconductor layer 30C including a channel region 33C, a source region 34C, and a drain region 35C. Further, the n-type pixel TFT 10 ⁇ / b> C includes a gate electrode 51 that controls the conductivity of the channel region 33 ⁇ / b> C and a second insulating layer 22 formed under the gate electrode 51.
  • the crystalline semiconductor layer 30C has second low concentration regions (LDD regions) 31C and 32C formed between the channel region 33C and the source region 34C and between the channel region 33C and the drain region 35C. Only one of the second low-concentration regions 31C and 32C may be formed.
  • the second low-concentration regions 31C and 32C have a first conductivity type (eg, n-type) impurity (eg, phosphorus (P)) as a first impurity concentration C 1 (eg, 5 ⁇ 10 17 cm ⁇ 3 or more and 3 ⁇ 10 18 cm). ⁇ 3 or less, which is 1 ⁇ 10 18 cm ⁇ 3 in this embodiment), and a second conductivity type (for example, p-type) impurity (for example, boron (B)) is a second impurity lower than the first impurity concentration C 1. It has a concentration C 2 (for example, 3 ⁇ 10 16 cm ⁇ 3 or more and 3 ⁇ 10 17 cm ⁇ 3 or less, 2 ⁇ 10 17 cm ⁇ 3 in this embodiment).
  • a first conductivity type eg, n-type impurity (eg, phosphorus (P)
  • a second conductivity type (for example, p-type) impurity for example, boron (B)
  • C 2 for
  • the channel region 33C has, for example, a second conductivity type impurity of a second impurity concentration C 2 (for example, 3 ⁇ 10 16 cm ⁇ 3 to 3 ⁇ 10 17 cm ⁇ 3 , 2 ⁇ 10 17 cm ⁇ 3 in this embodiment).
  • the first conductivity type impurity is an impurity concentration higher than the first impurity concentration C 1 (for example, 6 ⁇ 10 18 cm ⁇ 3 or more and 6 ⁇ 10 20 cm ⁇ 3 or less, 1 in this embodiment). ⁇ 10 20 cm -3 ).
  • the n-type pixel TFT 10 ⁇ / b> C includes a third insulating layer 23 formed on the crystalline semiconductor layer 30 ⁇ / b> C, and further includes a fourth insulating layer 24 formed on the third insulating layer 23.
  • the n-type pixel TFT 10C includes a source electrode 52 connected to the source region 34C and a drain electrode 53 connected to the drain region 35C. As shown in FIG. 3A, the n-type pixel TFT 10 ⁇ / b> C is connected to the pixel electrode 54 through the drain electrode 53.
  • the n-type impurity concentration in the LDD region (second low-concentration regions 31C and 32C) of the n-type pixel TFT 10C is equal to that of the LDD region (first low-concentration regions 31A1 and 32A1) of the n-type driving circuit TFT 10A1. Is equal to the impurity concentration.
  • the LDD region of the n-type pixel TFT 10C has a higher p-type impurity concentration than the LDD region of the n-type driver circuit TFT 10A1.
  • the on-current of the n-type pixel TFT 10C is higher than that of the n-type driver circuit TFT 10A1. Smaller than current.
  • a TFT substrate 100B shown in FIGS. 1B and 3A includes a first insulating layer 21 formed on an insulating substrate (for example, a glass substrate) 11 and an n-type formed on the first insulating layer 21.
  • Driving circuit TFT 10A2, p-type driving circuit TFT 10B, and n-type pixel TFT 10C are included in a TFT substrate 100B shown in FIGS. 1B and 3A.
  • the n-type driver circuit TFT 10A2 includes a crystalline semiconductor layer 30A2 including a channel region 33A2, a source region 34A2, and a drain region 35A2. Further, the n-type driving circuit TFT 10A2 includes a gate electrode 51 that controls the conductivity of the channel region 33A2, and a second insulating layer 22 formed under the gate electrode 51.
  • the crystalline semiconductor layer 30A2 has first low concentration regions (LDD regions) 31A2 and 32A2 formed between the channel region 33A2 and the source region 34A2 and between the channel region 33A2 and the drain region 35A2. Only one of the first low concentration regions 31A2 and 32A2 may be formed.
  • the n-type driving circuit TFT 10A2 includes regions 36A2 and 37A2 formed between the first low concentration regions 31A2 and 32A2 and the channel region 33A2. Only one of the regions 36A2 and 37A2 may be formed.
  • the first low-concentration regions 31A2 and 32A2 have a first conductivity type (for example, n-type) impurity (for example, phosphorus (P)) as a first impurity concentration C 1 (for example, 5 ⁇ 10 17 cm ⁇ 3 or more and 3 ⁇ 10 18 cm).
  • the second conductivity type impurity is a second impurity concentration C 2 lower than the first impurity concentration C 1 (for example, more than 3 ⁇ 10 16 cm ⁇ 3 and not more than 3 ⁇ 10 17 cm ⁇ 3 , 2 in this embodiment).
  • the impurity of the first conductivity type has an impurity concentration higher than the first impurity concentration C 1 (for example, 6 ⁇ 10 18 cm ⁇ 3 or more and 6 ⁇ 10 20 cm ⁇ 3 or less, 1 in this embodiment). ⁇ 10 20 cm -3 ).
  • the regions 36A2 and 37A2 have the second conductivity at a concentration lower than the second impurity concentration C 2 (for example, 3 ⁇ 10 16 cm ⁇ 3 or more and less than 3 ⁇ 10 17 cm ⁇ 3 , in this embodiment, 6 ⁇ 10 16 cm ⁇ 3 ). With impurities of the type.
  • the n-type driver circuit TFT 10A2 includes a third insulating layer 23 formed on the crystalline semiconductor layer 30A2, and further includes a fourth insulating layer 24 formed on the third insulating layer 23.
  • the n-type driver circuit TFT 10A2 has a source electrode 52 connected to the source region 34A2 and a drain electrode 53 connected to the drain region 35A2.
  • a TFT substrate 100C shown in FIGS. 2A and 3B includes a first insulating layer 21 formed on an insulating substrate (for example, a glass substrate) 11 and an n-type formed on the first insulating layer 21.
  • Driving circuit TFT 10A3, p-type driving circuit TFT 10B, and n-type pixel TFT 10C are included in a TFT substrate 100C shown in FIGS. 2A and 3B.
  • the n-type driver circuit TFT 10A3 includes a crystalline semiconductor layer 30A3 including a channel region 33A3, a source region 34A3, and a drain region 35A3. Further, the n-type driver circuit TFT 10A3 includes a gate electrode 51 that controls the conductivity of the channel region 33A3 and a second insulating layer 22 formed on the gate electrode 51.
  • the crystalline semiconductor layer 30A3 includes first low concentration regions (LDD regions) 31A3 and 32A3 formed in at least one of the channel region 33A3 and the source region 34A3 and between the channel region 33A3 and the drain region 35A3. Have. Only one of the first low concentration regions 31A3 and 32A3 may be formed.
  • the n-type driving circuit TFT 10A3 includes low concentration regions 38A3 and 39A3 formed between the first low concentration regions 31A3 and 32A3 and the channel region 33A3. Only one of the low concentration regions 38A3 and 39A3 may be formed.
  • the first low-concentration regions 31A3 and 32A3 use a first conductivity type (for example, n-type) impurity (for example, phosphorus (P)) as a first impurity concentration C 1 (for example, 5 ⁇ 10 17 cm ⁇ 3 or more and 3 ⁇ 10 18 cm).
  • ⁇ 3 or less which is 1 ⁇ 10 18 cm ⁇ 3 in the present embodiment, and has a second conductivity type (for example, p-type) impurity (for example, boron (B)) at a concentration (for example, boron (B)) lower than the first impurity concentration C 1 (for example, 3 ⁇ 10 16 cm ⁇ 3 or more and 3 ⁇ 10 17 cm ⁇ 3 or less, and in this embodiment, 6 ⁇ 10 16 cm ⁇ 3 .
  • p-type impurity for example, boron (B)
  • concentration for example, boron (B)
  • the second conductivity type impurity is a second impurity concentration C 2 lower than the first impurity concentration C 1 (for example, 3 ⁇ 10 16 cm ⁇ 3 or more and 3 ⁇ 10 17 cm ⁇ 3 or less, in this embodiment, 6 ⁇ 10 16 cm -3 ).
  • the impurity of the first conductivity type has an impurity concentration higher than the first impurity concentration C 1 (for example, 6 ⁇ 10 18 cm ⁇ 3 or more and 6 ⁇ 10 20 cm ⁇ 3 or less, 1 in this embodiment). ⁇ 10 20 cm -3 ).
  • Low concentration regions 38A3 and 39A3 are a first conductivity type impurity has the first impurity concentration C 1, and has a second conductivity type impurity in the second impurity concentration C 2.
  • the n-type driver circuit TFT 10A3 includes a third insulating layer 23 formed on the crystalline semiconductor layer 30A3, and further includes a fourth insulating layer 24 formed on the third insulating layer 23.
  • the n-type driver circuit TFT 10A3 includes a source electrode 52 connected to the source region 34A3 and a drain electrode 53 connected to the drain region 35A3.
  • a TFT substrate 100D shown in FIGS. 2B and 3C includes a first insulating layer 21 formed on an insulating substrate (for example, a glass substrate) 11 and an n-type formed on the first insulating layer 21.
  • Drive circuit TFT 10A4, p-type drive circuit TFT 10B, and n-type pixel TFT 10C are included in FIGS. 2B and 3C.
  • the n-type driver circuit TFT 10A4 includes a crystalline semiconductor layer 30A4 including a channel region 33A4, a source region 34A4, and a drain region 35A4. Further, the n-type driving circuit TFT 10A4 includes a gate electrode 51 for controlling the conductivity of the channel region 33A4 and a second insulating layer 22 formed under the gate electrode 51.
  • the crystalline semiconductor layer 30A4 has first low concentration regions (LDD regions) 31A4 and 32A4 formed between the channel region 33A4 and the source region 34A4 and between the channel region 33A4 and the drain region 35A4. Only one of the first low concentration regions 31A4 and 32A4 may be formed.
  • the n-type driver circuit TFT 10A4 includes a region 36A4 formed between the first low-concentration region 31A4 (or 32A4) and the channel region 33A4. Further, the n-type driving circuit TFT 10A4 includes a low concentration region 38A4 formed between the first low concentration region 32A4 (or 31A4) and the channel region 33A4.
  • the first low-concentration regions 31A4 and 32A4 use a first conductivity type (for example, n-type) impurity (for example, phosphorus (P)) as a first impurity concentration C 1 (for example, 5 ⁇ 10 17 cm ⁇ 3 or more and 3 ⁇ 10 18 cm).
  • the second conductivity type impurity is a second impurity concentration C 2 lower than the first impurity concentration C 1 (for example, more than 3 ⁇ 10 16 cm ⁇ 3 and not more than 3 ⁇ 10 17 cm ⁇ 3 , 2 in this embodiment).
  • the impurity of the first conductivity type is an impurity concentration higher than the first impurity concentration C 1 (for example, 6 ⁇ 10 18 cm ⁇ 3 or more and 6 ⁇ 10 20 cm ⁇ 3 or less, 1 in this embodiment). ⁇ 10 20 cm -3 ).
  • the region 36A4 has a concentration lower than the second impurity concentration C 2 (for example, 3 ⁇ 10 16 cm ⁇ 3 or more and less than 3 ⁇ 10 17 cm ⁇ 3 , in this embodiment, 6 ⁇ 10 16 cm ⁇ 3 ) and has the second conductivity type. Has impurities.
  • Low concentration region 38A4 is a first conductivity type impurity has the first impurity concentration C 1, and has a second conductivity type impurity in the second impurity concentration C 2.
  • the impurity concentration of the second conductivity type in the region 36A4 is lower than the impurity concentration of the second conductivity type in the low concentration region 38A4.
  • the n-type driver circuit TFT 10A4 includes a third insulating layer 23 formed on the crystalline semiconductor layer 30A4, and further includes a fourth insulating layer 24 formed on the third insulating layer 23.
  • the n-type driver circuit TFT 10A4 includes a source electrode 52 connected to the source region 34A4 and a drain electrode 53 connected to the drain region 35A4.
  • the first insulating layer 21, the second insulating layer 22, and the third insulating layer 23 are made of, for example, silicon nitride (SiN x ) or silicon dioxide (SiO 2 ).
  • the fourth insulating layer 24 is made of, for example, silicon nitride (SiN x ), silicon dioxide (SiO 2 ), or a photosensitive organic insulating film material.
  • the gate electrode 51, the source electrode 52, and the drain electrode 53 can be formed using, for example, any of refractory metals W, Ta, Ti, Mo, or alloy materials thereof.
  • the pixel electrode 54 is a transparent electrode such as ITO (Indium Tin Oxide).
  • the n-type driving circuit TFT 10A includes LDD regions (first low-concentration regions 31A1 to A4 and 32A1 to A4) with low resistance, the off current can be reduced without reducing the on current. Since the p-type driver circuit TFT 10B does not have a low concentration region (LDD region), the on-current is not reduced, and the TFT size can be reduced by not forming the low concentration region (LDD region). . Since the n-type pixel TFT 10C has an LDD region (second low-concentration regions 31C and 32C) having a resistance larger than that of the LDD region of the n-type driver circuit TFT 10A, the off-current is reduced.
  • the insulating layer 21 is formed with a thickness in the range of, for example, 50 nm to 400 nm.
  • an amorphous semiconductor layer for example, an amorphous silicon layer (a-Si layer)
  • a-Si layer amorphous silicon layer
  • the thickness of the amorphous semiconductor layer 30 ′ is, for example, not less than 30 nm and not more than 200 nm.
  • the amorphous semiconductor layer 30 ′ is crystallized by a known method L 1 to form a crystalline semiconductor layer (for example, a polycrystalline silicon layer (p-Si layer) 30).
  • the crystalline semiconductor layer 30 is patterned by a known method to form an island-shaped crystalline semiconductor layer 30A1.
  • a second insulating layer (gate insulating layer) 22 is formed by a known method so as to cover the entire surface of the island-shaped crystalline semiconductor layer 30A1.
  • the second insulating layer (gate insulating layer) 22 is made of, for example, silicon nitride (SiN x ) or silicon dioxide (SiO 2 ).
  • the thickness of the second insulating layer 22 is, for example, not less than 30 nm and not more than 300 nm.
  • a p-type impurity (for example, boron (B)) p1 is doped on the entire surface of the island-shaped crystalline semiconductor layer 30A1 by a known method under the condition of a voltage of 25 kV and a dose of 1 ⁇ 10 12 cm ⁇ 2 , for example.
  • a mask is not formed using a photoresist.
  • the step of doping the p-type impurity p1 may be omitted. Up to this point, the steps are common to the n-type driving circuit TFT 10A1, the p-type driving circuit TFT 10B, and the n-type pixel TFT 10C.
  • a photoresist 71 is formed so as to cover the island-shaped crystalline semiconductor layer 30A1 other than the region to be the channel region 33A1.
  • a p-type impurity p2 is doped into a region to be the channel region 33A1 of the island-shaped crystalline semiconductor layer 30A1.
  • the conditions for doping the p-type impurity p2 are preferably a range of 5 ⁇ 10 11 cm ⁇ 2 to 5 ⁇ 10 12 cm ⁇ 2 at a voltage of 25 kV.
  • the conditions for doping the p-type impurity p2 are, for example, a voltage of 25 kV and a dose amount of 3 ⁇ 10 12 cm ⁇ 2 .
  • a first electrode (gate electrode) 51 is formed on the second insulating layer 22 by a known method.
  • the first electrode 51 can be formed using, for example, any one of refractory metals W, Ta, Ti, Mo, or alloy materials thereof.
  • the thickness of the first electrode 51 is, for example, not less than 200 nm and not more than 800 nm.
  • the island-shaped crystalline semiconductor layer 30A1 is doped with an n-type impurity n1 (for example, phosphorus (P)) in a self-aligned manner with respect to the first electrode 51.
  • n1 for example, phosphorus (P)
  • the condition for doping the n-type impurity n1 is preferably a voltage of 80 kV and a dose of 5 ⁇ 10 12 cm ⁇ 2 or more and 3 ⁇ 10 13 cm ⁇ 2 or less.
  • the conditions for doping the n-type impurity n1 are, for example, a voltage of 80 kV and a dose of 1 ⁇ 10 13 cm ⁇ 2 .
  • a photoresist 74 is formed by a known method so as to cover the regions to be the first low concentration regions (LDD regions) 31A1 and 32A1.
  • the island-shaped crystalline semiconductor layer 30A1 is doped with an n-type impurity n2.
  • the source region 34A1 and the drain region 35A1 are formed in the island-shaped crystalline semiconductor layer 30A1.
  • a first low concentration region 31A1 is formed between the source region 34A1 and the channel region 33A1
  • a first low concentration region 32A1 is formed between the drain region 35A1 and the channel region 33A1. Only one of the first low concentration regions 31A1 and 32A1 may be formed.
  • the conditions for doping the n-type impurity n2 are preferably in the range of a voltage of 45 kV and a dose of 1 ⁇ 10 14 cm ⁇ 2 or more and 1 ⁇ 10 16 cm ⁇ 2 or less.
  • the conditions for doping the n-type impurity n2 are, for example, a voltage of 45 kV and a dose of 2 ⁇ 10 15 cm ⁇ 2 .
  • the n-type impurity n2 may be doped before the first electrode 51 is formed.
  • a photoresist 76 is formed by a known method so as to cover at least the island-shaped crystalline semiconductor layer 30A1.
  • a p-type impurity p3 is doped to form the source region 34B and the drain region 35B in the island-shaped crystalline semiconductor layer 30B.
  • the island-shaped crystalline semiconductor layer 30A1 is not doped with the p-type impurity p3.
  • the conditions for doping the p-type impurity p3 are preferably in the range of a voltage of 80 kV and a dose of 5 ⁇ 10 14 cm ⁇ 2 or more and 2 ⁇ 10 16 cm ⁇ 2 or less.
  • the conditions for doping the p-type impurity p3 are, for example, a voltage of 80 kV and a dose of 1.3 ⁇ 10 15 cm ⁇ 2 .
  • the photoresist 76 is removed. Thereafter, the crystalline semiconductor layer 30A1 is activated by a known method.
  • the third insulating layer 23 is formed on the island-shaped crystalline semiconductor layer 30A1 by a known method.
  • the third insulating layer 23 is made of, for example, silicon nitride (SiN x ) or silicon dioxide (SiO 2 ).
  • the thickness of the third insulating layer 23 is, for example, not less than 300 nm and not more than 1000 nm.
  • an annealing process is performed by a known method to perform hydrogenation. This annealing treatment may be performed after forming a contact hole described later, or may be performed after forming a source electrode and a drain electrode.
  • a contact hole is formed by a known method so as to penetrate the second insulating layer 22 and the third insulating layer 23.
  • a source electrode 52 formed on the third insulating layer 23 and connected to the source region 34A1 and a drain electrode 53 formed on the third insulating layer 23 and connected to the drain region 35A1 are formed.
  • the source electrode 52 and the drain electrode 53 can be formed using, for example, any of refractory metals W, Ta, Ti, Mo, or alloy materials thereof.
  • the thickness of the source electrode 52 and the drain electrode 53 is, for example, not less than 200 nm and not more than 800 nm.
  • the fourth insulating layer 24 is formed on the third insulating layer 23 by a known method, and the n-type driving circuit TFT 10A1 shown in FIG. 1A is obtained.
  • the fourth insulating layer 24 can be formed of, for example, a photosensitive organic insulating film material.
  • the thickness of the fourth insulating layer 24 is, for example, not less than 1000 nm and not more than 3000 nm.
  • the second insulating layer 22 is formed on the island-shaped crystalline semiconductor layer 30B and the island-shaped crystalline semiconductor layer 30B on the insulating substrate 11. Thereafter, a p-type impurity p1 is doped on the entire surface of the island-shaped crystalline semiconductor layer 30B. In some cases, the island-shaped crystalline semiconductor layer 30B may not be doped with the p-type impurity p1.
  • a photoresist 72 is formed so as to cover at least the entire surface of the island-shaped crystalline semiconductor layer 30B. Thereafter, a p-type impurity p2 is doped into a region to be the channel region 33A1 of the island-shaped crystalline semiconductor layer 30A1. At this time, the p-type impurity p2 is not doped into the island-shaped crystalline semiconductor layer 30B by the photoresist 72.
  • a first electrode (gate electrode) 51 is formed on the second insulating layer 22 by a known method.
  • An impurity (for example, phosphorus (P)) n1 is doped into the island-shaped crystalline semiconductor layer 30B in a self-aligned manner with respect to the first electrode 51.
  • a photoresist 73 is formed by a known method so as to cover the island-shaped crystalline semiconductor layer 30B. Thereafter, the island-shaped crystalline semiconductor layer 30A1 is doped with an n-type impurity n2. However, the n-type impurity n2 is not doped into the island-shaped crystalline semiconductor layer 30B by the photoresist 73.
  • a source region 34B and a drain region 35B are formed in the island-shaped crystalline semiconductor layer 30B by doping with a p-type impurity p3.
  • the source region 34B and the drain region 35B are formed in a self-aligned manner with respect to the gate electrode 51.
  • No low concentration region (LDD region) is formed in the island-shaped crystalline semiconductor layer 30B.
  • the third insulating layer 23, the fourth insulating layer 24, the source electrode 52, and the drain electrode 53 are formed.
  • the island-shaped crystalline semiconductor layer 30C and the second insulating layer 22 are formed on the island-shaped crystalline semiconductor layer 30C on the insulating substrate 11. Thereafter, a p-type impurity p1 is doped on the entire surface of the island-shaped crystalline semiconductor layer 30C. In some cases, the island-shaped crystalline semiconductor layer 30C may not be doped with the p-type impurity p1.
  • a p-type impurity p2 is doped on the entire surface of the island-shaped crystalline semiconductor layer 30C.
  • a first electrode (gate electrode) 51 is formed on the second insulating layer 22 by a known method. Thereafter, the island-shaped crystalline semiconductor layer 30C is doped with an n-type impurity (for example, phosphorus (P)) n1 in a self-aligned manner with respect to the first electrode 51.
  • an n-type impurity for example, phosphorus (P)
  • a photoresist 75 is formed by a known method so as to cover the regions to be the second low concentration regions (LDD regions) 31C and 32C.
  • an n-type impurity n2 is doped into the island-shaped crystalline semiconductor layer 30C.
  • a source region 34C and a drain region 35C are formed in the island-shaped crystalline semiconductor layer 30C.
  • a second low concentration region 31C is formed between the source region 34C and the channel region 33C, and a first low concentration region 32C is formed between the drain region 35C and the channel region 33C.
  • the doping of the n-type impurity n2 may be performed before the first electrode (gate electrode) 51 is formed. Only one of the first low concentration regions 31C and 32C may be formed.
  • Second low concentration regions (LDD regions) 31C and 32C have both n-type impurity n1 and p-type impurity p2.
  • a photoresist 77 ' is formed by a known method so as to cover the island-shaped crystalline semiconductor layer 30C. Thereafter, a p-type impurity p3 is doped to form the source region 34B and the drain region 35B in the island-shaped crystalline semiconductor layer 30B. However, the p-type impurity p3 is not doped into the island-shaped crystalline semiconductor layer 30C by the photoresist 77 '.
  • the third insulating layer 23, the fourth insulating layer 24, the source electrode 52, and the drain electrode 53 are formed.
  • the pixel electrode 54 is formed on the fourth insulating layer 24 by a known method.
  • the n-type impurity n1, the p-type impurities p1, and p2 are converted into desired island-shaped crystalline semiconductor layers 30A1, 30B, This is a method of doping to 30C.
  • the first insulating layer 21 and the island-shaped crystalline semiconductor layers 30A1, 30B, and 30C are formed on the insulating substrate 11, respectively.
  • a p-type impurity p1 is doped on the entire surface of the island-like crystalline semiconductor layers 30A1, 30B, and 30C.
  • the conditions for doping the p-type impurity p1 are, for example, a voltage of 13 kV and a dose of 1 ⁇ 10 12 cm ⁇ 2 .
  • the p-type impurity p1 may not be doped into the island-shaped crystalline semiconductor layers 30A1, 30B, and 30C.
  • a photoresist 77 is formed by a known method so as to cover the entire surface of the island-shaped crystalline semiconductor layer 30B.
  • a photoresist 78 is formed by a known method so as to cover the island-shaped crystalline semiconductor layer 30A1 other than the region to be the channel region 33A1.
  • a p-type impurity p2 is doped into the entire surface of the island-shaped crystalline semiconductor layer 30C and the region to be the channel region 33A1 of the island-shaped crystalline semiconductor layer 30A1.
  • the conditions for doping the p-type impurity p2 are preferably in the range of a voltage of 13 kV and a dose of 5 ⁇ 10 11 cm ⁇ 2 or more and 5 ⁇ 10 12 cm ⁇ 2 or less.
  • the conditions for doping the p-type impurity p2 are, for example, a voltage of 13 kV and a dose amount of 3 ⁇ 10 12 cm ⁇ 2 .
  • a photoresist 79 is formed so as to cover the entire surface of the island-shaped crystalline semiconductor layer 30B.
  • a photoresist 80 is formed so as to cover the channel region 33A1 of the island-shaped crystalline semiconductor layer 30A1 and the region to be the first low concentration region.
  • a photoresist 81 is formed so as to cover the channel region and the second low concentration region of the island-shaped crystalline semiconductor layer 30C.
  • an n-type impurity n1 is doped into the source region 34A1 and drain region 35A1 of the island-shaped crystalline semiconductor layer 30A1 and the region to be the source region and drain region of the crystalline semiconductor layer 30C.
  • the doping condition of the n-type impurity n1 is preferably in the range of a voltage of 20 kV and a dose of 5 ⁇ 10 13 cm ⁇ 2 or more and 1 ⁇ 10 15 cm ⁇ 2 or less.
  • the doping condition of the n-type impurity n1 is, for example, a voltage of 20 kV and a dose amount of 2 ⁇ 10 14 cm ⁇ 2 .
  • the second insulating layer (gate insulating layer) 22 and the gate electrode 51 are formed by a known method. Thereafter, the island-shaped crystalline semiconductor layer 30A1, the crystalline semiconductor layer 30B, and the crystalline semiconductor layer 30C are doped with the n-type impurity n2 in a self-aligned manner with respect to the respective gate electrodes 51. As a result, the first low concentration regions 31A1 and 32A1, the source region 34A1, and the drain region 35A1 are formed in the island-shaped crystalline semiconductor layer 30A1. At the same time, a second low concentration region, a source region, and a drain region are formed in the island-shaped crystalline semiconductor layer 30C.
  • the condition for doping the n-type impurity n2 is preferably a voltage of 80 kV and a dose of 5 ⁇ 10 12 cm ⁇ 2 or more and 3 ⁇ 10 13 cm ⁇ 2 or less.
  • the doping condition of the n-type impurity n2 is, for example, a voltage of 80 kV and a dose amount of 1 ⁇ 10 13 cm ⁇ 2 .
  • n-type driving circuit TFT 10A1 there are at least two methods for manufacturing the n-type driving circuit TFT 10A1, the p-type driving circuit TFT 10B, and the n-type pixel TFT 10C, and the following methods for manufacturing the n-type driving circuit TFTs 10A2 to 10A4 are also available. Similarly, there are at least two types.
  • n-type driving circuit TFT 10A2 shown in FIG. 1B will be described with reference to FIG. A description of the p-type driver circuit TFT 10B and the n-type pixel TFT 10C that are formed at the same time is omitted.
  • the island-shaped crystalline semiconductor layer 30A2 on the insulating substrate 11 and the second insulating layer (gate insulating layer) 22 are formed on the island-shaped crystalline semiconductor layer 30A2 by the method described above. Thereafter, the p-type impurities p1 and p2 are doped into the island-shaped crystalline semiconductor layer 30A2 by the method described above. The p-type impurity p1 may not be doped.
  • a first electrode (gate electrode) 51 is formed on the second insulating layer 22 by a known method.
  • a channel region 33A2 is formed in the island-shaped crystalline semiconductor layer 30A2 by the method described above. At this time, the length of the first electrode 51 is larger than the length of the channel region 33A2.
  • the island-shaped crystalline semiconductor layer 30A2 is doped with the n-type impurity n1 in a self-aligned manner with respect to the first electrode 51.
  • Regions 36A2 and 37A2 that are not doped with p-type impurity p2 and n-type impurity n1 are formed in island-shaped crystalline semiconductor layer 30A2.
  • the region 36A2 is formed between the channel region 33A2 and a source region 34A2 described later.
  • the region 37A2 is formed between the channel region 33A2 and a drain region 35A2 described later. Only one of the regions 36A2 and 37A2 may be formed.
  • the concentration of the p-type impurity in the regions 36A2 and 37A2 is lower than the concentration of the p-type impurity included in the channel region 33A2.
  • the condition for doping the n-type impurity n1 is preferably a voltage of 80 kV and a dose of 5 ⁇ 10 12 cm ⁇ 2 or more and 3 ⁇ 10 13 cm ⁇ 2 or less.
  • the doping condition of the n-type impurity n1 is, for example, a voltage of 80 kV and a dose amount of 1 ⁇ 10 13 cm ⁇ 2 .
  • the n-type impurity n1 and the p-type impurities p1 and p2 may be doped before forming the second insulating layer (gate insulating layer) 22.
  • a photoresist 82 is formed so as to cover the regions to be the first low concentration regions 31A2 and 32A2 of the island-shaped crystalline semiconductor layer 30A2.
  • the island-shaped crystalline semiconductor layer 30A2 is doped with the n-type impurity n2 to form the first low concentration regions 31A2 and 32A2, the source region 33A2, and the drain region 35A2.
  • the first low concentration region 31A2 is formed between the region 36A2 and the source region 34A2, and the first low concentration region 32A2 is formed between the region 37A2 and the drain region 35A2.
  • the concentration of the n-type impurity in the first low concentration regions 31A2 and 32A2 is lower than the concentration of the n-type impurity in the source region 34A2 and the drain region 35A2. Only one of the first low concentration regions 31A2 and 32A2 may be formed.
  • the conditions for doping the n-type impurity n2 are preferably in the range of a voltage of 45 kV and a dose of 1 ⁇ 10 14 cm ⁇ 2 or more and 1 ⁇ 10 16 cm ⁇ 2 or less.
  • the conditions for doping the n-type impurity n2 are, for example, a voltage of 45 kV and a dose of 2 ⁇ 10 15 cm ⁇ 2 .
  • the n-type driving circuit TFT 10A2 shown in FIG. 1B is formed by the method described above.
  • n-type driving circuit TFT 10A3 shown in FIG. A description of the p-type driver circuit TFT 10B and the n-type pixel TFT 10C that are formed at the same time is omitted.
  • the island-shaped crystalline semiconductor layer 30A3 on the insulating substrate 11 and the second insulating layer (gate insulating layer) 22 are formed on the island-shaped crystalline semiconductor layer 30A3 by the method described above. Thereafter, the p-type impurities p1 and p2 are doped into the island-shaped crystalline semiconductor layer 30A3 by the method described above. The p-type impurity p1 may not be doped.
  • a first electrode (gate electrode) 51 is formed on the second insulating layer 22 by a known method. Further, the channel region 33A3 is formed in the island-shaped crystalline semiconductor layer 30A3 by the above-described method. At this time, the length of the gate electrode 51 is smaller than the length of the channel region 33A3.
  • the island-shaped crystalline semiconductor layer 30A3 is doped with the n-type impurity n1 in a self-aligned manner with respect to the first electrode 51.
  • a photoresist e.g., corresponding to the photoresist 71 in FIG. 4D
  • the low concentration regions 38A3 and 39A3 are formed in the island-shaped crystalline semiconductor layer 30A3.
  • the low concentration regions 38A3 and 39A3 are regions having both the p-type impurity p2 and the n-type impurity n1.
  • the low concentration region 38A3 is formed between the channel region 33A3 and the source region 34A3, and the low concentration region 39A3 is formed between the channel region 33A3 and the drain region 35A3. Only one of the low concentration regions 38A3 and 39A3 may be formed.
  • the condition for doping the n-type impurity n1 is preferably a voltage of 80 kV and a dose of 5 ⁇ 10 12 cm ⁇ 2 or more and 3 ⁇ 10 13 cm ⁇ 2 or less.
  • the conditions for doping the n-type impurity n1 are, for example, a voltage of 80 kV and a dose of 1 ⁇ 10 13 cm ⁇ 2 .
  • the n-type impurity n1 and the p-type impurities p1 and p2 may be doped before forming the second insulating layer (gate insulating layer) 22.
  • a photoresist 83 is formed so as to cover the regions to be the first low concentration regions 31A3 and 32A3 of the island-shaped crystalline semiconductor layer 30A3.
  • the island-shaped crystalline semiconductor layer 30A3 is doped with the n-type impurity n2 to form the first low concentration regions 31A3 and 32A3, the source region 34A3, and the drain region 35A3.
  • the first low concentration region 31A3 is formed between the low concentration region 38A3 and the source region 34A3, and the first low concentration region 32A3 is formed between the low concentration region 39A3 and the drain region 35A3. Only one of the first low concentration regions 31A3 and 32A3 may be formed.
  • the conditions for doping the n-type impurity n2 are preferably in the range of a voltage of 45 kV and a dose of 1 ⁇ 10 14 cm ⁇ 2 or more and 1 ⁇ 10 16 cm ⁇ 2 or less.
  • the conditions for doping the n-type impurity n2 are, for example, a voltage of 45 kV and a dose of 2 ⁇ 10 15 cm ⁇ 2 .
  • the n-type driving circuit TFT 10A3 shown in FIG. 2A is formed by the method described above.
  • n-type driving circuit TFT 10A4 shown in FIG. 2B Next, a method for manufacturing the n-type driving circuit TFT 10A4 shown in FIG. 2B will be described. A description of the p-type driver circuit TFT 10B and the n-type pixel TFT 10C that are formed at the same time is omitted.
  • the island-shaped crystalline semiconductor layer 30A4 on the insulating substrate 11 and the second insulating layer (gate insulating layer) 22 are formed on the island-shaped crystalline semiconductor layer 30A4 by the method described above. Thereafter, the p-type impurities p1 and p2 are doped into the island-shaped crystalline semiconductor layer 30A4 by the method described above. The p-type impurity p1 may not be doped.
  • a gate electrode 51 is formed on the second insulating layer 22 by a known method.
  • a channel region 33A4 is formed in the island-shaped crystalline semiconductor layer 30A4 by the method described above.
  • the length of the gate electrode 51 is larger than the length of the channel region 33A4, and the gate electrode 51 is formed closer to the region to be the source region 34A4.
  • the gate electrode 51 may be formed closer to the region that becomes the drain region 35A4.
  • the island-shaped crystalline semiconductor layer 30A4 is doped with an n-type impurity n1 in a self-aligned manner with respect to the gate electrode 51.
  • a photoresist for example, equivalent to the photoresist 71 in FIG. 4D
  • the gate electrode 51 that contributes to the formation of the channel region 33A4 of the island-shaped crystalline semiconductor layer 30A4.
  • a region 36A4 not doped with the n-type impurity n1 is formed, and a low concentration region 38A4 is formed in the island-shaped crystalline semiconductor layer 30A4 in the region doped with the n-type impurity n1.
  • the concentration of the p-type impurity in the region 36A4 is lower than the concentration of the p-type impurity in the channel region 33A4.
  • the low concentration region 38A4 is a region having both the p-type impurity p2 and the n-type impurity n1.
  • the region 36A4 is formed between the channel region 33A4 and the source region 34A4, and the low concentration region 38A4 is formed between the channel region 33A4 and the drain region 35A4. In some cases, the region 36A4 is formed between the channel region 33A4 and the drain region 35A4, and the low concentration region 38A4 is formed between the channel region 33A4 and the source region 34A4.
  • the condition for doping the n-type impurity n1 is preferably a voltage of 80 kV and a dose of 5 ⁇ 10 12 cm ⁇ 2 or more and 3 ⁇ 10 13 cm ⁇ 2 or less.
  • the conditions for doping the n-type impurity n1 are, for example, a voltage of 80 kV and a dose of 1 ⁇ 10 13 cm ⁇ 2 .
  • the n-type impurity n1 and the p-type impurities p1 and p2 may be doped before the second insulating layer (gate insulating layer) 22 is formed.
  • a photoresist 84 is formed so as to cover the regions to be the first low concentration regions 31A4 and 32A4 of the island-like crystalline semiconductor layer 30A4.
  • the island-shaped crystalline semiconductor layer 30A4 is doped with the n-type impurity n2 to form the first low concentration regions 31A4 and 32A4, the source region 34A4, and the drain region 35A4.
  • the first low concentration region 31A4 is formed between the region 36A4 and the source region 34A4, and the first low concentration region 32A4 is formed between the low concentration region 38A4 and the drain region 35A4. Only one of the first low concentration regions 31A4 and 32A4 may be formed.
  • the conditions for doping the n-type impurity n2 are preferably in the range of a voltage of 45 kV and a dose of 1 ⁇ 10 14 cm ⁇ 2 or more and 1 ⁇ 10 16 cm ⁇ 2 or less.
  • the conditions for doping the n-type impurity n2 are, for example, a voltage of 45 kV and a dose of 2 ⁇ 10 15 cm ⁇ 2 .
  • the n-type driving circuit TFT 10A4 shown in FIG. 2B is formed by the method described above.
  • an n-type driving circuit TFT 10A (TFT10A1 to TFT10A4) and an n-type pixel TFT 10C having a low concentration region (LDD region) are obtained.
  • the p-type driving circuit TFT 10B having no region can be manufactured monolithically. Further, the resistances of the low concentration regions (LDD regions) 31A1 to 31A4 and 32A1 to 32A4 of the n-type driving circuit TFT 10A are made different from the resistances of the low concentration regions (LDD regions) 31C and 32C of the n-type pixel TFT 10C, Each TFT can be formed without increasing the number of manufacturing steps and the number of photomasks.
  • a TFT 10A having a large on-current while reducing an off-current can be obtained, and an n-type pixel TFT 10C having a small off-current can be obtained. Since the low concentration region (LDD region) is not formed in the p-type driving circuit TFT 10B, the on-current is not reduced and the size of the TFT can be reduced.
  • LDD region low concentration region
  • the applicable range of the present invention is extremely wide, and it can be applied to a semiconductor device provided with a TFT, or an electronic device in any field having such a semiconductor device.
  • a circuit or a pixel portion formed by implementing the present invention can be used for an active matrix liquid crystal display device or an organic EL display device.
  • Such a display device can be used for a display screen of a mobile phone or a portable game machine, a monitor of a digital camera, or the like. Therefore, the present invention can be applied to all electronic devices in which a liquid crystal display device or an organic EL display device is incorporated.

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Abstract

　本発明の半導体装置（１００Ａ）は、第１導電型の駆動回路用ＴＦＴ（１０Ａ１）のチャネル領域（３３Ａ１）とソース領域（３４Ａ１）との間、および第１導電型の駆動回路用ＴＦＴ（１０Ａ１）のチャネル領域（３３Ａ１）とドレイン領域（３５Ａ１）との間の少なくとも一方に、第１低濃度領域（３１Ａ１、３２Ａ１）を有し、第１導電型の画素用ＴＦＴ（１０Ｃ）のチャネル領域（３３Ｃ）とソース領域（３４Ｃ）との間、および第１導電型の画素用ＴＦＴ（１０Ｃ）のチャネル領域（３３Ｃ）とドレイン領域３５Ｃとの間の少なくとも一方に、第２低濃度領域（３１Ｃ、３２Ｃ）を有し、第１低濃度領域（３１Ａ１、３２Ａ１）は、第１導電型の不純物（ｎ１）を第１不純物濃度（Ｃ1）で有し、第２低濃度領域（３１Ｃ、３２Ｃ）は、第１導電型の不純物（ｎ１）を第１不純物濃度（Ｃ1）で有し、かつ、第２導電型の不純物（ｐ２）を第２不純物濃度（Ｃ2）で有する。

Description

半導体装置およびその製造方法
　本発明は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を備える半導体装置およびその製造方法に関する。
　アクティブマトリクス型表示装置のスイッチング素子として、多結晶シリコン（ｐ－Ｓｉ）を用いたＴＦＴがある（例えば特許文献１～３）。多結晶シリコンを有するＴＦＴの移動度は、アモルファスシリコン（ａ－Ｓｉ）を有するＴＦＴの移動度よりも高いので、表示に寄与する画素用ＴＦＴのみでなく高速動作が要求される駆動回路用ＴＦＴも形成できる。画素用ＴＦＴには、表示品位を高く保つためにオフ電流の小さなＴＦＴが要求され、駆動回路用ＴＦＴには、高速動作が必要なことからオン電流の大きなＴＦＴが要求される。
　ＴＦＴの構造の１つとして、チャネル領域とソース領域との間、および、チャネル領域とドレイン領域との間の少なくとも一方に、低濃度領域（Lightly Doped Drain、以下「ＬＤＤ領域」という場合がある）を形成した構造が広く用いられている（例えば特許文献１～３）。このような構造は「ＬＤＤ構造」といわれている。ＬＤＤ領域を形成することにより、ソース領域またはドレイン領域近傍の電界集中を緩和することができるので、オフ電流を小さくでき長期信頼性も高めることができる。
　特許文献１には、駆動回路用ＴＦＴおよび画素用ＴＦＴのいずれもＬＤＤ領域を有し、例えばｎ型の画素用ＴＦＴのＬＤＤ領域の不純物濃度をｎ型の駆動回路用ＴＦＴのＬＤＤ領域の不純物濃度より低くした半導体装置が開示されている。これにより、駆動回路用ＴＦＴのオン電流を小さくすることなく、画素用ＴＦＴのオフ電流を小さくすることができる。その結果、表示むらなどが発生せず、駆動回路の動作速度が高い液晶表示装置が実現されると記載されている。
　特許文献２には、駆動回路用ＴＦＴおよび画素用ＴＦＴのいずれもＬＤＤ領域を有し、例えばｎ型画素用ＴＦＴのＬＤＤ領域の長さをｎ型の駆動回路用ＴＦＴのＬＤＤ領域の長さより大きくした半導体装置が開示されている。これにより、駆動回路用ＴＦＴのオン電流を小さくすることなく、画素用ＴＦＴのオフ電流を小さくすることができる。その結果、表示むらなどが発生せず、駆動回路の動作速度が高い液晶表示装置が実現されると記載されている。
特開２００４－３４１５４０号公報 特開２００４－１７０９９９号公報 特開平６－８８９７２号公報
　特許文献１～３に記載の半導体装置は、駆動回路用ＴＦＴおよび画素用ＴＦＴのいずれもＬＤＤ領域を有しているので、ｐ型の駆動回路用ＴＦＴもＬＤＤ領域を有することになる。ｐ型の駆動回路用ＴＦＴがＬＤＤ領域を有するとオン電流が小さくなり、ＬＤＤ領域の分だけＴＦＴのサイズが大きくなるという問題がある。また、ＬＤＤ構造を有するＴＦＴは、その製造方法が複雑となる問題もある。画素用ＴＦＴのＬＤＤ領域の不純物濃度と駆動回路用ＴＦＴのＬＤＤ領域の不純物濃度とを異ならせて製造する場合、特にその製造方法が複雑になる。
　本発明は、上記の問題に鑑みてなされたものであり、その目的は、ＴＦＴ特性の良好な半導体装置およびその半導体装置の簡便な製造方法を提供することにある。
　本発明の半導体装置は、第１導電型の画素用薄膜トランジスタと、前記第１導電型の駆動回路用薄膜トランジスタと、前記第１導電型と異なる第２導電型の駆動回路用薄膜トランジスタとを有する半導体装置であって、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とソース領域との間、および、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とドレイン領域との間の少なくとも一方に、第１低濃度領域を有し、前記画素用薄膜トランジスタのチャネル領域とソース領域との間、および、前記画素用薄膜トランジスタのチャネル領域とドレイン領域との間の少なくとも一方に、第２低濃度領域を有し、前記第１低濃度領域は、前記第１導電型の不純物を第１不純物濃度で有し、前記画素用薄膜トランジスタのチャネル領域、および、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域は、前記第２導電型の不純物を前記第１不純物濃度より低い第２不純物濃度で有し、前記第２低濃度領域は、前記第１導電型の不純物を前記第１不純物濃度で有し、かつ、前記第２導電型の不純物を前記第２不純物濃度で有する。
　ある実施形態において、前記第１低濃度領域は、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とソース領域との間、および、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とドレイン領域との間のいずれにも形成されている。
　ある実施形態において、前記第２低濃度領域は、前記画素用薄膜トランジスタのチャネル領域とソース領域との間、および、前記画素用薄膜トランジスタのチャネル領域とドレイン領域との間のいずれにも形成されている。
　ある実施形態において、前記第１導電型の画素用薄膜トランジスタは、前記第１低濃度領域と前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域との間に形成された第３低濃度領域をさらに有し、前記第３低濃度領域は、前記第１導電型の不純物を前記第１不純物濃度で有し、かつ、前記第２導電型の不純物を前記第２不純物濃度で有する。
　ある実施形態において、前記第１導電型の画素用薄膜トランジスタは、前記第１低濃度領域と前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域との間に形成された第４領域をさらに有し、前記第４領域は、前記第２導電型の不純物を前記第２不純物濃度より低い第３不純物濃度で有する。
　ある実施形態において、前記第１導電型はｎ型であり、前記第２導電型はｐ型である。
　本発明の表示装置は、上記いずれかの半導体装置を有する表示装置である。
　本発明の半導体装置の製造方法は、第１導電型の画素用薄膜トランジスタと、前記第１導電型の駆動回路用薄膜トランジスタと、前記第１導電型と異なる第２導電型の駆動回路用薄膜トランジスタとを有する半導体装置の製造方法であって、前記第１導電型の不純物を第１不純物濃度でドーピングする工程ａと、前記第２導電型の不純物を前記第１不純物濃度より低い第２不純物濃度でドーピングする工程ｂと、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とソース領域との間、および、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とドレイン領域との間の少なくとも一方に、前記第１導電型の不純物を前記第１不純物濃度で含有する第１低濃度領域を形成する工程ｃと、前記画素用薄膜トランジスタのチャネル領域とソース領域との間、および、前記画素用薄膜トランジスタのチャネル領域とドレイン領域との間の少なくとも一方に、前記第１導電型の不純物を前記第１不純物濃度で有し、かつ、前記第２導電型の不純物を前記第２不純物濃度で含有する第２低濃度領域を形成する工程ｄとを包含する。
　ある実施形態において、前記工程ｃは、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とソース領域との間、および、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とドレイン領域との間のいずれにも前記第１低濃度領域を形成する工程ｃ１を包含する。
　ある実施形態において、前記工程ｄは、前記画素用薄膜トランジスタのチャネル領域とソース領域との間、および、前記画素用薄膜トランジスタのチャネル領域とドレイン領域との間のいずれにも前記第２低濃度領域を形成する工程ｄ１を包含する。
　ある実施形態において、前記工程ａは、前記第１低濃度領域と前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域との間に、前記第１導電型の不純物を前記第１不純物濃度で有し、かつ、前記第２導電型の不純物を前記第２不純物濃度で有する第３低濃度領域を形成する工程ａ１を包含する。
　ある実施形態において、前記工程ａは、前記第１低濃度領域と前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域との間に形成された、前記第２導電型の不純物を前記第２不純物濃度より低い第３不純物濃度で有する第４領域を形成する工程ａ２を包含する。
　ある実施形態において、前記工程ａは、ｎ型不純物を前記第１不純物濃度でドーピングする工程ａ３を、前記工程ｂは、ｐ型不純物を前記第２不純物濃度でドーピングする工程ｂ１を包含する。
　本発明によると、良好なＴＦＴ特性を有する半導体装置およびその半導体装置の簡便な製造方法が提供される。
（ａ）は、本発明による実施形態のＴＦＴ基板１００Ａの模式的な断面図であり、（ｂ）は、他の実施形態のＴＦＴ基板１００Ｂの模式的な断面図である。 （ａ）は、さらに他の実施形態のＴＦＴ基板１００Ｃの模式的な断面図であり、（ｂ）は、さらに他の実施形態のＴＦＴ基板１００Ｄの模式的な断面図である。 （ａ）は、ＴＦＴ基板１００Ａおよび１００Ｂの模式的な上面図であり、（ｂ）は、ＴＦＴ１００基板Ｃの模式的な上面図であり、（ｃ）は、ＴＦＴ基板１００Ｄの模式的な上面図である。 （ａ）～（ｅ）は、ＴＦＴ基板１００Ａの製造工程を説明する断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１００Ａの製造工程を説明する断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１００Ａの他の製造工程を説明する断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１００Ｂの製造工程を説明する断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１００Ｃの製造工程を説明する断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板１００Ｄの製造工程を説明する断面図である。
　以下、図面を参照して本発明による実施形態を説明する。ここでは、半導体装置として液晶表示装置に用いられるＴＦＴ基板を例示して本発明による実施形態の半導体装置およびその製造方法を説明する。本発明はこれに限られず、例えば有機ＥＬ表示装置に用いられるＴＦＴ基板にも適用され得る。
　図１および図２は、本発明による実施形態のＴＦＴ基板１００Ａ～１００Ｄ（ＴＦＴ基板１００という場合がある）が有するｎ型の駆動回路用ＴＦＴ１０Ａ１～１０Ａ４（ＴＦＴ１０Ａという場合がある）、ｐ型の駆動回路用ＴＦＴ１０Ｂおよびｎ型の画素用ＴＦＴ１０Ｃの構造を示す模式的な断面図である。図３は、ＴＦＴ基板１００Ａ～１００Ｄの構造を示す模式的な上面図である。なおＴＦＴ基板１００の共通する構成要素は同じ符号を付し、説明の重複を避ける。
　本発明による実施形態の液晶表示装置のＴＦＴ基板は、例えばＴＦＴ基板１００Ａである。設計通りにＴＦＴ１００Ａが製造されることが好ましいが、ＴＦＴ１００Ａを製造しようとしても製造プロセスにおけるアライメントずれなどが生じ、その結果、ＴＦＴ基板１００Ｂ～１００Ｄが製造されることがある。まず、ＴＦＴ１００Ａの構造を説明する。
　図１（ａ）および図３（ａ）に示すＴＦＴ基板１００Ａは、絶縁基板（例えばガラス基板）１１上に形成された第１絶縁層２１と、第１絶縁層２１上に形成されたｎ型の駆動回路用ＴＦＴ１０Ａ１、ｐ型の駆動回路用ＴＦＴ１０Ｂおよびｎ型の画素用ＴＦＴ１０Ｃとを有する。
　ｎ型の駆動回路用ＴＦＴ１０Ａ１は、チャネル領域３３Ａ１、ソース領域３４Ａ１およびドレイン領域３５Ａ１を含む結晶質半導体層（例えば多結晶シリコン層）３０Ａ１を備える。さらに、ｎ型の駆動回路用ＴＦＴ１０Ａ１は、チャネル領域３３Ａ１の導電性を制御するゲート電極５１と、ゲート電極５１の下に形成された第２絶縁層２２とを備える。結晶質半導体層３０Ａ１は、チャネル領域３３Ａ１とソース領域３４Ａ１との間、および、チャネル領域３３Ａ１とドレイン領域３５Ａ１との間に形成された第１低濃度領域（ＬＤＤ領域）３１Ａ１および３２Ａ１を有する。また、第１低濃度領域３１Ａ１および３２Ａ１は、いずれか一方だけ形成されてもよい。第１低濃度領域３１Ａ１および３２Ａ１は、第１導電型（例えばｎ型）の不純物（例えばリン（Ｐ））を第１不純物濃度Ｃ1（例えば５×１０17ｃｍ-3以上３×１０18ｃｍ-3以下、本実施形態では１×１０18ｃｍ-3）で有し、第２導電型（例えばｐ型）の不純物（例えばボロン（Ｂ））を第１不純物濃度Ｃ1より低い濃度（例えば３×１０16ｃｍ-3以上３×１０17ｃｍ-3以下、本実施形態では６×１０16ｃｍ-3）で有する。チャネル領域３３Ａ１は、例えば第２導電型の不純物を第１不純物濃度Ｃ1より低い第２不純物濃度Ｃ2（例えば３×１０16ｃｍ-3以上３×１０17ｃｍ-3以下、本実施形態では２×１０17ｃｍ-3）で有する。ソース領域３４Ａ１およびドレイン領域３５Ａ１は、第１導電型の不純物を第１不純物濃度Ｃ1より高い不純物濃度（例えば６×１０18ｃｍ-3以上６×１０20ｃｍ-3以下、本実施形態では１×１０20ｃｍ-3）で有する。ｎ型の駆動回路用ＴＦＴ１０Ａ１は、結晶質半導体層３０Ａ１上に形成された第３絶縁層２３を有し、さらに、第３絶縁層２３上に形成された第４絶縁層２４を有する。さらに、ｎ型の駆動回路用ＴＦＴ１０Ａ１は、ソース領域３４Ａ１に接続されたソース電極５２と、ドレイン領域３５Ａ１に接続されたドレイン電極５３とを有する。
　ｐ型の駆動回路用ＴＦＴ１０Ｂは、チャネル領域３３Ｂ、ソース領域３４Ｂおよびドレイン領域３５Ｂを含む結晶質半導体層３０Ｂを備える。さらに、ｐ型の駆動回路用ＴＦＴ１０Ｂは、チャネル領域３３Ｂの導電性を制御するゲート電極５１と、ゲート電極５１の下に形成された第２絶縁層２２とを備える。ソース領域３４Ｂおよびドレイン領域３５Ｂは、第２導電型（例えばｐ型）の不純物（例えばボロン（Ｂ））を第２不純物濃度Ｃ2より高い不純物濃度（例えば５×１０18ｃｍ-3以上２×１０20ｃｍ-3以下、本実施形態では２×１０19ｃｍ-3）で有する。チャネル領域３３Ｂは、第２導電型の不純物を第２不純物濃度Ｃ2（例えば３×１０16ｃｍ-3以上３×１０17ｃｍ-3以下、本実施形態では６×１０16ｃｍ-3）で有する。ｐ型の駆動回路用ＴＦＴ１０Ｂは、結晶質半導体層３０Ｂ上に形成された第３絶縁層２３を有し、さらに、第３絶縁層２３上に形成された第４絶縁層２４を有する。ｐ型の駆動回路用ＴＦＴ１０Ｂは、ソース領域３４Ｂに接続されたソース電極５２と、ドレイン領域３５Ｂに接続されたドレイン電極５３とを有する。ｐ型の駆動回路用ＴＦＴ１０Ｂは、低濃度領域（ＬＤＤ領域）を有していない。
　ｎ型の画素用ＴＦＴ１０Ｃは、チャネル領域３３Ｃ、ソース領域３４Ｃおよびドレイン領域３５Ｃを含む結晶質半導体層３０Ｃを備える。さらに、ｎ型の画素用ＴＦＴ１０Ｃは、チャネル領域３３Ｃの導電性を制御するゲート電極５１と、ゲート電極５１の下に形成された第２絶縁層２２とを備える。結晶質半導体層３０Ｃは、チャネル領域３３Ｃとソース領域３４Ｃとの間、および、チャネル領域３３Ｃとドレイン領域３５Ｃとの間に形成された第２低濃度領域（ＬＤＤ領域）３１Ｃおよび３２Ｃを有する。第２低濃度領域３１Ｃおよび３２Ｃは、いずれか一方だけ形成されてもよい。第２低濃度領域３１Ｃおよび３２Ｃは、第１導電型（例えばｎ型）の不純物（例えばリン（Ｐ））を第１不純物濃度Ｃ1（例えば５×１０17ｃｍ-3以上３×１０18ｃｍ-3以下、本実施形態では１×１０18ｃｍ-3）で有し、第２導電型（例えばｐ型）の不純物（例えばボロン（Ｂ））を第１不純物濃度Ｃ1より低い第２不純物濃度Ｃ2（例えば３×１０16ｃｍ-3以上３×１０17ｃｍ-3以下、本実施形態では２×１０17ｃｍ-3）で有する。チャネル領域３３Ｃは、例えば第２導電型の不純物を第２不純物濃度Ｃ2（例えば３×１０16ｃｍ-3以上３×１０17ｃｍ-3以下、本実施形態では２×１０17ｃｍ-3）で有する。ソース領域３４Ｃおよびドレイン領域３５Ｃは、第１導電型の不純物を第１不純物濃度Ｃ1より高い不純物濃度（例えば６×１０18ｃｍ-3以上６×１０20ｃｍ-3以下、本実施形態では１×１０20ｃｍ-3）で有する。ｎ型の画素用ＴＦＴ１０Ｃは、結晶質半導体層３０Ｃ上に形成された第３絶縁層２３を有し、さらに、第３絶縁層２３上に形成された第４絶縁層２４を有する。ｎ型の画素用ＴＦＴ１０Ｃは、ソース領域３４Ｃに接続されたソース電極５２と、ドレイン領域３５Ｃに接続されたドレイン電極５３とを有する。ｎ型の画素用ＴＦＴ１０Ｃは、図３（ａ）に示すように、ドレイン電極５３を介して画素電極５４と接続している。
　ｎ型の画素用ＴＦＴ１０ＣのＬＤＤ領域（第２低濃度領域３１Ｃおよび３２Ｃ）のｎ型の不純物濃度は、ｎ型の駆動回路用ＴＦＴ１０Ａ１のＬＤＤ領域（第１低濃度領域３１Ａ１および３２Ａ１）のｎ型の不純物濃度と等しい。しかしながら、ｎ型の画素用ＴＦＴ１０ＣのＬＤＤ領域は、ｎ型の駆動回路用ＴＦＴ１０Ａ１のＬＤＤ領域より高いｐ型の不純物濃度を有している。従って、ｎ型の画素用ＴＦＴ１０ＣのＬＤＤ領域の抵抗は、ｎ型の駆動回路用ＴＦＴ１０Ａ１のＬＤＤ領域の抵抗より大きいので、ｎ型の画素用ＴＦＴ１０Ｃのオン電流はｎ型の駆動回路用ＴＦＴ１０Ａ１のオン電流より小さくなる。
　次にＴＦＴ基板１００Ｂ～１００Ｄについて説明する。
　図１（ｂ）および図３（ａ）に示すＴＦＴ基板１００Ｂは、絶縁基板（例えばガラス基板）１１上に形成された第１絶縁層２１と、第１絶縁層２１上に形成されたｎ型の駆動回路用ＴＦＴ１０Ａ２、ｐ型の駆動回路用ＴＦＴ１０Ｂおよびｎ型の画素用ＴＦＴ１０Ｃとを有する。
　ｎ型の駆動回路用ＴＦＴ１０Ａ２は、チャネル領域３３Ａ２、ソース領域３４Ａ２およびドレイン領域３５Ａ２を含む結晶質半導体層３０Ａ２を備える。さらに、ｎ型の駆動回路用ＴＦＴ１０Ａ２は、チャネル領域３３Ａ２の導電性を制御するゲート電極５１と、ゲート電極５１の下に形成された第２絶縁層２２とを備える。結晶質半導体層３０Ａ２は、チャネル領域３３Ａ２とソース領域３４Ａ２との間、および、チャネル領域３３Ａ２とドレイン領域３５Ａ２との間に形成された第１低濃度領域（ＬＤＤ領域）３１Ａ２および３２Ａ２を有する。第１低濃度領域３１Ａ２および３２Ａ２は、いずれか一方だけ形成されてもよい。さらに、ｎ型の駆動回路用ＴＦＴ１０Ａ２は、第１低濃度領域３１Ａ２および３２Ａ２とチャネル領域３３Ａ２との間に形成された領域３６Ａ２および３７Ａ２を有する。領域３６Ａ２および３７Ａ２は、いずれか一方だけ形成されてもよい。第１低濃度領域３１Ａ２および３２Ａ２は、第１導電型（例えばｎ型）の不純物（例えばリン（Ｐ））を第１不純物濃度Ｃ1（例えば５×１０17ｃｍ-3以上３×１０18ｃｍ-3以下、本実施形態では１×１０18ｃｍ-3）で有し、第２導電型（例えばｐ型）の不純物（例えばボロン（Ｂ））を第１不純物濃度Ｃ1より低い濃度（例えば３×１０16ｃｍ-3以上３×１０17ｃｍ-3以下、本実施形態では６×１０16ｃｍ-3）で有する。チャネル領域３３Ａ２は、第２導電型の不純物を第１不純物濃度Ｃ1より低い第２不純物濃度Ｃ2（例えば３×１０16ｃｍ-3超３×１０17ｃｍ-3以下、本実施形態では２×１０17ｃｍ-3）で有する。ソース領域３４Ａ２およびドレイン領域３５Ａ２は、第１導電型の不純物を第１不純物濃度Ｃ1より高い不純物濃度（例えば６×１０18ｃｍ-3以上６×１０20ｃｍ-3以下、本実施形態では１×１０20ｃｍ-3）で有する。領域３６Ａ２および３７Ａ２は、第２不純物濃度Ｃ2より低い濃度（例えば３×１０16ｃｍ-3以上３×１０17ｃｍ-3未満、本実施形態では６×１０16ｃｍ-3）で第２導電型の不純物を有する。ｎ型の駆動回路用ＴＦＴ１０Ａ２は、結晶質半導体層３０Ａ２上に形成された第３絶縁層２３を有し、さらに、第３絶縁層２３上に形成された第４絶縁層２４を有する。ｎ型の駆動回路用ＴＦＴ１０Ａ２は、ソース領域３４Ａ２に接続されたソース電極５２と、ドレイン領域３５Ａ２に接続されたドレイン電極５３とを有する。
　図２（ａ）および図３（ｂ）に示すＴＦＴ基板１００Ｃは、絶縁基板（例えばガラス基板）１１上に形成された第１絶縁層２１と、第１絶縁層２１上に形成されたｎ型の駆動回路用ＴＦＴ１０Ａ３、ｐ型の駆動回路用ＴＦＴ１０Ｂおよびｎ型の画素用ＴＦＴ１０Ｃとを有する。
　ｎ型の駆動回路用ＴＦＴ１０Ａ３は、チャネル領域３３Ａ３、ソース領域３４Ａ３およびドレイン領域３５Ａ３を含む結晶質半導体層３０Ａ３を備える。さらに、ｎ型の駆動回路用ＴＦＴ１０Ａ３は、チャネル領域３３Ａ３の導電性を制御するゲート電極５１と、ゲート電極５１上に形成された第２絶縁層２２とを備える。結晶質半導体層３０Ａ３は、チャネル領域３３Ａ３とソース領域３４Ａ３との間、および、チャネル領域３３Ａ３とドレイン領域３５Ａ３との間の少なくとも一方に形成された第１低濃度領域（ＬＤＤ領域）３１Ａ３および３２Ａ３を有する。第１低濃度領域３１Ａ３および３２Ａ３は、いずれか一方だけ形成されてもよい。さらに、ｎ型の駆動回路用ＴＦＴ１０Ａ３は、第１低濃度領域３１Ａ３および３２Ａ３とチャネル領域３３Ａ３との間に形成された低濃度領域３８Ａ３および３９Ａ３を有する。低濃度領域３８Ａ３および３９Ａ３は、いずれか一方だけ形成されてもよい。第１低濃度領域３１Ａ３および３２Ａ３は、第１導電型（例えばｎ型）の不純物（例えばリン（Ｐ））を第１不純物濃度Ｃ1（例えば５×１０17ｃｍ-3以上３×１０18ｃｍ-3以下、本実施形態では１×１０18ｃｍ-3）で有し、第２導電型（例えばｐ型）の不純物（例えばボロン（Ｂ））を第１不純物濃度Ｃ1より低い濃度（例えば３×１０16ｃｍ-3以上３×１０17ｃｍ-3以下、本実施形態では６×１０16ｃｍ-3）で有する。チャネル領域３３Ａ３は、第２導電型の不純物を第１不純物濃度Ｃ1より低い第２不純物濃度Ｃ2（例えば３×１０16ｃｍ-3以上３×１０17ｃｍ-3以下、本実施形態では６×１０16ｃｍ-3）で有する。ソース領域３４Ａ３およびドレイン領域３５Ａ３は、第１導電型の不純物を第１不純物濃度Ｃ1より高い不純物濃度（例えば６×１０18ｃｍ-3以上６×１０20ｃｍ-3以下、本実施形態では１×１０20ｃｍ-3）で有する。低濃度領域３８Ａ３および３９Ａ３は、第１導電型の不純物を第１不純物濃度Ｃ1で有し、かつ、第２導電型の不純物を第２不純物濃度Ｃ2で有する。ｎ型の駆動回路用ＴＦＴ１０Ａ３は、結晶質半導体層３０Ａ３上に形成された第３絶縁層２３を有し、さらに、第３絶縁層２３上に形成された第４絶縁層２４を有する。ｎ型の駆動回路用ＴＦＴ１０Ａ３は、ソース領域３４Ａ３に接続されたソース電極５２と、ドレイン領域３５Ａ３に接続されたドレイン電極５３とを有する。
　図２（ｂ）および図３（ｃ）に示すＴＦＴ基板１００Ｄは、絶縁基板（例えばガラス基板）１１上に形成された第１絶縁層２１と、第１絶縁層２１上に形成されたｎ型の駆動回路用ＴＦＴ１０Ａ４、ｐ型の駆動回路用ＴＦＴ１０Ｂおよびｎ型の画素用ＴＦＴ１０Ｃとを有する。
　ｎ型の駆動回路用ＴＦＴ１０Ａ４は、チャネル領域３３Ａ４、ソース領域３４Ａ４およびドレイン領域３５Ａ４を含む結晶質半導体層３０Ａ４を備える。さらに、ｎ型の駆動回路用ＴＦＴ１０Ａ４は、チャネル領域３３Ａ４の導電性を制御するゲート電極５１と、ゲート電極５１の下に形成された第２絶縁層２２とを備える。結晶質半導体層３０Ａ４は、チャネル領域３３Ａ４とソース領域３４Ａ４との間、および、チャネル領域３３Ａ４とドレイン領域３５Ａ４との間に形成された第１低濃度領域（ＬＤＤ領域）３１Ａ４および３２Ａ４を有する。第１低濃度領域３１Ａ４および３２Ａ４は、いずれか一方だけ形成されてもよい。さらに、ｎ型の駆動回路用ＴＦＴ１０Ａ４は、第１低濃度領域３１Ａ４（または、３２Ａ４）とチャネル領域３３Ａ４との間に形成された領域３６Ａ４を有する。さらに、ｎ型の駆動回路用ＴＦＴ１０Ａ４は、第１低濃度領域３２Ａ４（または、３１Ａ４）とチャネル領域３３Ａ４との間に形成された低濃度領域３８Ａ４を有する。第１低濃度領域３１Ａ４および３２Ａ４は、第１導電型（例えばｎ型）の不純物（例えばリン（Ｐ））を第１不純物濃度Ｃ1（例えば５×１０17ｃｍ-3以上３×１０18ｃｍ-3以下、本実施形態では１×１０18ｃｍ-3）で有し、第２導電型（例えばｐ型）の不純物（例えばボロン（Ｂ））を第１不純物濃度Ｃ1より低い濃度（例えば３×１０16ｃｍ-3以上３×１０17ｃｍ-3以下、本実施形態では６×１０16ｃｍ-3）で有する。チャネル領域３３Ａ４は、第２導電型の不純物を第１不純物濃度Ｃ1より低い第２不純物濃度Ｃ2（例えば３×１０16ｃｍ-3超３×１０17ｃｍ-3以下、本実施形態では２×１０17ｃｍ-3）で有する。ソース領域３４Ａ４およびドレイン領域３５Ａ４は、第１導電型の不純物を第１不純物濃度Ｃ1より高い不純物濃度（例えば６×１０18ｃｍ-3以上６×１０20ｃｍ-3以下、本実施形態では１×１０20ｃｍ-3）で有する。領域３６Ａ４は、第２不純物濃度Ｃ2より低い濃度（例えば３×１０16ｃｍ-3以上３×１０17ｃｍ-3未満、本実施形態では６×１０16ｃｍ-3）で第２導電型の不純物を有する。低濃度領域３８Ａ４は、第１導電型の不純物を第１不純物濃度Ｃ1で有し、かつ、第２導電型の不純物を第２不純物濃度Ｃ2で有する。領域３６Ａ４の第２導電型の不純物濃度は、低濃度領域３８Ａ４の第２導電型の不純物濃度より低い。ｎ型の駆動回路用ＴＦＴ１０Ａ４は、結晶質半導体層３０Ａ４上に形成された第３絶縁層２３を有し、さらに、第３絶縁層２３上に形成された第４絶縁層２４を有する。ｎ型の駆動回路用ＴＦＴ１０Ａ４は、ソース領域３４Ａ４に接続されたソース電極５２と、ドレイン領域３５Ａ４に接続されたドレイン電極５３とを有する。
　第１絶縁層２１、第２絶縁層２２および第３絶縁層２３は、例えば窒化シリコン（ＳｉＮx）または二酸化シリコン（ＳｉＯ2）から形成される。
　第４絶縁層２４は、例えば窒化シリコン（ＳｉＮx）、二酸化シリコン（ＳｉＯ2）または感光性の有機絶縁膜材料から形成される。
　ゲート電極５１、ソース電極５２およびドレイン電極５３は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料のいずれかを用いて形成され得る。
　画素電極５４は、例えばＩＴＯ（Indium Tin Oxide）などの透明電極である。
　ＴＦＴ基板１００を上述のように構成することにより、異なるＴＦＴ特性が必要とされるＴＦＴを同一基板上に形成する場合において、特性の異なるＴＦＴを簡便な製造方法で形成し得る。また、製造コストも削減し得る。ｎ型の駆動回路用ＴＦＴ１０Ａは、抵抗の小さいＬＤＤ領域（第１低濃度領域３１Ａ１～Ａ４および３２Ａ１～Ａ４）を備えるので、オン電流を小さくすることなくオフ電流を小さくすることができる。ｐ型の駆動回路用ＴＦＴ１０Ｂは、低濃度領域（ＬＤＤ領域）を有しないので、オン電流が小さくならず、低濃度領域（ＬＤＤ領域）を形成しない分ＴＦＴのサイズを小さくすることも可能となる。ｎ型の画素用ＴＦＴ１０Ｃは、ｎ型の駆動回路用ＴＦＴ１０ＡのＬＤＤ領域の抵抗より大きい抵抗のＬＤＤ領域（第２低濃度領域３１Ｃおよび３２Ｃ）を有するので、オフ電流が小さくなる。
　次に、図４～図９を参照しながら、本発明による実施形態の製造方法を説明する。
　最初にｎ型の駆動回路用ＴＦＴ１０Ａ１の製造方法について説明する。
　図４（ａ）に示すように、絶縁基板（例えばガラス基板）１１上に例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば窒化シリコン（ＳｉＮX）または二酸化シリコン（ＳｉＯ2）から形成された第１絶縁層２１を例えば５０ｎｍ以上４００ｎｍ以下の範囲の厚さで形成する。続けて、公知の方法で第１絶縁層２１上に非晶質半導体層（例えばアモルファスシリコン層（ａ－Ｓｉ層））３０’（不図示）を形成する。非晶質半導体層３０’の厚さは、例えば３０ｎｍ以上２００ｎｍ以下である。次に、公知の方法Ｌ１で非晶質半導体層３０’を結晶化し、結晶質半導体層（例えば多結晶シリコン層（ｐ－Ｓｉ層））３０を形成する。
　次に、図４（ｂ）に示すように、結晶質半導体層３０を公知の方法でパターニングし、島状の結晶質半導体層３０Ａ１を形成する。その後、図４（ｃ）に示すように、島状の結晶質半導体層３０Ａ１の全面を覆うように第２絶縁層（ゲート絶縁層）２２を公知の方法で形成する。第２絶縁層（ゲート絶縁層）２２は、例えば窒化シリコン（ＳｉＮX）または二酸化シリコン（ＳｉＯ2）から形成される。第２絶縁層２２の厚さは、例えば３０ｎｍ以上３００ｎｍ以下である。
　次に、ｐ型不純物（例えばボロン（Ｂ））ｐ１を、例えば電圧２５ｋＶでドーズ量１×１０12ｃｍ-2の条件で島状の結晶質半導体層３０Ａ１の全面に公知の方法でドーピングする。このとき、フォトレジストを用いてマスクを形成していない。なお、ｐ型不純物ｐ１をドーピングする工程を省略してもよい場合もある。ここまで、ｎ型の駆動回路用ＴＦＴ１０Ａ１、ｐ型の駆動回路用ＴＦＴ１０Ｂおよびｎ型の画素用ＴＦＴ１０Ｃに共通する工程である。
　次に、図４（ｄ）に示すように、島状の結晶質半導体層３０Ａ１のチャネル領域３３Ａ１となる領域以外を覆うようにフォトレジスト７１を形成する。その後、ｐ型不純物ｐ２を島状の結晶質半導体層３０Ａ１のチャネル領域３３Ａ１となる領域にドーピングする。ｐ型不純物ｐ２をドーピングする条件は、電圧２５ｋＶでドーズ量５×１０11ｃｍ-2以上５×１０12ｃｍ-2以下の範囲が好ましい。ｐ型不純物ｐ２をドーピングする条件は、例えば電圧２５ｋＶでドーズ量３×１０12ｃｍ-2である。
　次に、フォトレジスト７１を除去する。
　次に、図４（ｅ）に示すように、第２絶縁層２２上に第１電極（ゲート電極）５１を公知の方法で形成する。第１電極５１は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料のいずれかを用いて形成され得る。第１電極５１の厚さは、例えば２００ｎｍ以上８００ｎｍ以下である。その後、第１電極５１に対して自己整合的に、ｎ型不純物ｎ１（例えばリン（Ｐ））を島状の結晶質半導体層３０Ａ１にドーピングする。ｎ型不純物ｎ１をドーピングする条件は、電圧８０ｋＶでドーズ量５×１０12ｃｍ-2以上３×１０13ｃｍ-2以下の範囲が好ましい。ｎ型不純物ｎ１をドーピングする条件は、例えば電圧８０ｋＶでドーズ量１×１０13ｃｍ-2である。
　次に、図５（ａ）に示すように、第１低濃度領域（ＬＤＤ領域）３１Ａ１および３２Ａ１となる領域を覆うようにフォトレジスト７４を公知の方法で形成する。その後、ｎ型不純物ｎ２を島状の結晶質半導体層３０Ａ１にドーピングする。その結果、島状の結晶質半導体層３０Ａ１に、ソース領域３４Ａ１およびドレイン領域３５Ａ１が形成される。また、ソース領域３４Ａ１とチャネル領域３３Ａ１との間に第１低濃度領域３１Ａ１が形成され、ドレイン領域３５Ａ１とチャネル領域３３Ａ１との間に第１低濃度領域３２Ａ１が形成される。第１低濃度領域３１Ａ１および３２Ａ１は、いずれか一方だけ形成されてもよい。ｎ型不純物ｎ２をドーピングする条件は、電圧４５ｋＶでドーズ量１×１０14ｃｍ-2以上１×１０16ｃｍ-2以下の範囲が好ましい。ｎ型不純物ｎ２をドーピングする条件は、例えば電圧４５ｋＶでドーズ量２×１０15ｃｍ-2である。なお、ｎ型不純物ｎ２のドーピングは、第１電極５１を形成する前に行ってもよい。
　次に、フォトレジスト７４を除去する。
　次に、図５（ｂ）に示すように、少なくとも島状の結晶質半導体層３０Ａ１を覆うように公知の方法でフォトレジスト７６を形成する。その後、島状の結晶質半導体層３０Ｂにソース領域３４Ｂおよびドレイン領域３５Ｂを形成するためにｐ型不純物ｐ３をドーピングする。しかしながら、フォトレジスト７６で覆われているので、島状の結晶質半導体層３０Ａ１にｐ型不純物ｐ３はドーピングされない。ｐ型不純物ｐ３をドーピングする条件は、電圧８０ｋＶでドーズ量５×１０14ｃｍ-2以上２×１０16ｃｍ-2以下の範囲が好ましい。ｐ型不純物ｐ３をドーピングする条件は、例えば電圧８０ｋＶで、ドーズ量１．３×１０15ｃｍ-2である。
　次に、フォトレジスト７６を除去する。その後、公知の方法で結晶質半導体層３０Ａ１を活性化させる。
　次に、図５（ｃ）に示すように、島状の結晶質半導体層３０Ａ１上に第３絶縁層２３を公知の方法で形成する。第３絶縁層２３は、例えば窒化シリコン（ＳｉＮX）または二酸化シリコン（ＳｉＯ2）から形成される。第３絶縁層２３の厚さは、例えば３００ｎｍ以上１０００ｎｍ以下である。その後、公知の方法でアニール処理を行い、水素化する。なお、このアニール処理は後述するコンタクトホール形成後に行ってもよく、ソース電極およびドレイン電極形成後に行ってもよい。
　次に、図５（ｄ）に示すように、第２絶縁層２２および第３絶縁層２３を貫通するように公知の方法でコンタクトホールを形成する。その後、第３絶縁層２３上に形成され、ソース領域３４Ａ１と接続するソース電極５２と、第３絶縁層２３上に形成され、ドレイン領域３５Ａ１と接続するドレイン電極５３とを形成する。ソース電極５２およびドレイン電極５３は、例えば高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはこれらの合金材料のいずれかを用いて形成され得る。ソース電極５２およびドレイン電極５３の厚さは、例えば２００ｎｍ以上８００ｎｍ以下である。
　次に、第３絶縁層２３上に、第４絶縁層２４を公知の方法で形成し、図１（ａ）に示したｎ型の駆動回路用ＴＦＴ１０Ａ１が得られる。第４絶縁層２４は、例えば感光性の有機絶縁膜材料から形成され得る。第４絶縁層２４の厚さは、例えば１０００ｎｍ以上３０００ｎｍ以下である。
　次に、ｐ型の駆動回路用ＴＦＴ１０Ｂの製造方法について説明する。なお、ｎ型の駆動回路用ＴＦＴ１０Ａ１と共通する構成要素については同じ符号を付し、説明の重複を避ける。
　絶縁基板１１上に島状の結晶質半導体層３０Ｂおよび島状の結晶質半導体層３０Ｂ上に第２絶縁層２２を形成する。その後、ｐ型不純物ｐ１を島状の結晶質半導体層３０Ｂの全面にドーピングする。なお、ｐ型不純物ｐ１を島状の結晶質半導体層３０Ｂにドーピングしなくてもよい場合もある。
　次に、図４（ｄ）に示すように、少なくとも島状の結晶質半導体層３０Ｂの全面を覆うようにフォトレジスト７２を形成する。その後、ｐ型不純物ｐ２を島状の結晶質半導体層３０Ａ１のチャネル領域３３Ａ１となる領域にドーピングする。このとき、フォトレジスト７２によりｐ型不純物ｐ２は島状の結晶質半導体層３０Ｂにドーピングされない。
　次に、フォトレジスト７２を除去する。
　次に、図４（ｅ）に示すように、第２絶縁層２２上に第１電極（ゲート電極）５１を公知の方法で形成する。不純物（例えばリン（Ｐ））ｎ１を、第１電極５１に対して自己整合的に島状の結晶質半導体層３０Ｂにドーピングする。
　次に、図５（ａ）に示すように、島状の結晶質半導体層３０Ｂを覆うようにフォトレジスト７３を公知の方法で形成する。その後、ｎ型不純物ｎ２を島状の結晶質半導体層３０Ａ１にドーピングする。しかしながら、フォトレジスト７３によりｎ型不純物ｎ２は島状の結晶質半導体層３０Ｂにドーピングされない。
　次に、フォトレジスト７３を除去する。
　次に、図５（ｂ）に示すように、ｐ型不純物ｐ３をドーピングして島状の結晶質半導体層３０Ｂにソース領域３４Ｂおよびドレイン領域３５Ｂを形成する。ソース領域３４Ｂおよびドレイン領域３５Ｂは、ゲート電極５１に対して自己整合的に形成される。島状の結晶質半導体層３０Ｂに低濃度領域（ＬＤＤ領域）は、形成されない。
　その後、上述したように、第３絶縁層２３、第４絶縁層２４、ソース電極５２およびドレイン電極５３を形成する。
　次に、ｎ型の画素用ＴＦＴ１０Ｃの製造方法について説明する。なお、ｎ型の駆動回路用ＴＦＴ１０Ａ１と共通する構成要素については同じ符号を付し、説明の重複を避ける。
　絶縁基板１１上に島状の結晶質半導体層３０Ｃおよび島状の結晶質半導体層３０Ｃ上に第２絶縁層２２を形成する。その後、ｐ型不純物ｐ１を島状の結晶質半導体層３０Ｃの全面にドーピングする。なお、ｐ型不純物ｐ１を島状の結晶質半導体層３０Ｃにドーピングしなくてもよい場合もある。
　次に、図４（ｄ）に示すように、ｐ型不純物ｐ２を島状の結晶質半導体層３０Ｃの全面にドーピングする。
　次に、図４（ｅ）に示すように、第２絶縁層２２上に第１電極（ゲート電極）５１を公知の方法で形成する。その後、第１電極５１に対して自己整合的に、ｎ型不純物（例えばリン（Ｐ））ｎ１を島状の結晶質半導体層３０Ｃにドーピングする。
　次に、図５（ａ）に示すように、第２低濃度領域（ＬＤＤ領域）３１Ｃおよび３２Ｃとなる領域を覆うようにフォトレジスト７５を公知の方法で形成する。その後、ｎ型不純物ｎ２を島状の結晶質半導体層３０Ｃにドーピングする。その結果、島状の結晶質半導体層３０Ｃに、ソース領域３４Ｃおよびドレイン領域３５Ｃが形成される。また、ソース領域３４Ｃとチャネル領域３３Ｃとの間に第２低濃度領域３１Ｃが形成され、ドレイン領域３５Ｃとチャネル領域３３Ｃとの間に第１低濃度領域３２Ｃが形成される。なお、ｎ型不純物ｎ２のドーピングは、第１電極（ゲート電極）５１を形成する前に行ってもよい。第１低濃度領域３１Ｃおよび３２Ｃは、いずれか一方だけ形成されてもよい。第２低濃度領域（ＬＤＤ領域）３１Ｃおよび３２Ｃは、ｎ型不純物ｎ１およびｐ型不純物ｐ２のいずれも有する。
　次に、フォトレジスト７５を除去する。
　次に、図５（ｂ）に示すように、島状の結晶質半導体層３０Ｃを覆うように公知の方法でフォトレジスト７７’を形成する。その後、島状の結晶質半導体層３０Ｂにソース領域３４Ｂおよびドレイン領域３５Ｂを形成するためにｐ型不純物ｐ３をドーピングする。しかしながら、フォトレジスト７７’により島状の結晶質半導体層３０Ｃにｐ型不純物ｐ３はドーピングされない。
　次に、フォトレジスト７７’を除去する。
　次に、上述したように、第３絶縁層２３、第４絶縁層２４、ソース電極５２およびドレイン電極５３を形成する。
　次に、公知の方法で第４絶縁層２４上に画素電極５４を形成する。
　次に、図６を参照して、図１（ａ）に示したｎ型の駆動回路用ＴＦＴ１０Ａ１、ｐ型の駆動回路用ＴＦＴ１０Ｂおよびｎ型の画素用ＴＦＴ１０Ｃの他の製造方法について説明する。
　図６に記載の製造方法は、第２絶縁層（ゲート絶縁層）２２を形成する前に、ｎ型不純物ｎ１、ｐ型不純物ｐ１およびｐ２を所望の島状の結晶質半導体層３０Ａ１、３０Ｂ、３０Ｃにドーピングする方法である。
　まず、上述したように、絶縁基板１１上に第１絶縁層２１、および島状の結晶質半導体層３０Ａ１、３０Ｂ、３０Ｃをそれぞれ形成する。
　次に、図６（ａ）に示すように、ｐ型不純物ｐ１を島状の結晶質半導体層３０Ａ１、３０Ｂおよび３０Ｃの全面にドーピングする。ｐ型不純物ｐ１をドーピングする条件は、例えば電圧１３ｋＶでドーズ量１×１０12ｃｍ-2である。なお、ｐ型不純物ｐ１を島状の結晶質半導体層３０Ａ１、３０Ｂおよび３０Ｃにドーピングしなくてもよい場合もある。
　次に、図６（ｂ）に示すように、島状の結晶質半導体層３０Ｂの全面を覆うように公知の方法でフォトレジスト７７を形成する。同時に、島状の結晶質半導体層３０Ａ１のチャネル領域３３Ａ１となる領域以外を覆うようにフォトレジスト７８を公知の方法で形成する。その後、島状の結晶質半導体層３０Ｃの全面および島状の結晶質半導体層３０Ａ１のチャネル領域３３Ａ１となる領域にｐ型不純物ｐ２をドーピングする。ｐ型不純物ｐ２をドーピングする条件は、電圧１３ｋＶでドーズ量５×１０11ｃｍ-2以上５×１０12ｃｍ-2以下の範囲が好ましい。ｐ型不純物ｐ２をドーピングする条件は、例えば電圧１３ｋＶでドーズ量３×１０12ｃｍ-2である。
　次に、フォトレジスト７７および７８を除去する。
　次に、図６（ｃ）に示すように、島状の結晶質半導体層３０Ｂの全面を覆うようにフォトレジスト７９を形成する。同時に、島状の結晶質半導体層３０Ａ１のチャネル領域３３Ａ１および第１低濃度領域となる領域を覆うようにフォトレジスト８０を形成する。さらに、島状の結晶質半導体層３０Ｃのチャネル領域および第２低濃度領域となる領域を覆うようにフォトレジスト８１を形成する。その後、島状の結晶質半導体層３０Ａ１のソース領域３４Ａ１およびドレイン領域３５Ａ１、並びに、結晶質半導体層３０Ｃのソース領域およびドレイン領域となる領域にｎ型不純物ｎ１をドーピングする。ｎ型不純物ｎ１のドーピング条件は、電圧２０ｋＶでドーズ量５×１０13ｃｍ-2以上１×１０15ｃｍ-2以下の範囲が好ましい。ｎ型不純物ｎ１のドーピング条件は、例えば電圧２０ｋＶでドーズ量２×１０14ｃｍ-2である。
　その後フォトレジスト７９、８０および８１を除去する。
　次に、図６（ｄ）に示すように、公知の方法で第２絶縁層（ゲート絶縁層）２２およびゲート電極５１を形成する。その後、それぞれのゲート電極５１に対して自己整合的にｎ型不純物ｎ２を島状の結晶質半導体層３０Ａ１、結晶質半導体層３０Ｂおよび結晶質半導体層３０Ｃにドーピングする。その結果、島状の結晶質半導体層３０Ａ１に第１低濃度領域３１Ａ１および３２Ａ１、ならびにソース領域３４Ａ１およびドレイン領域３５Ａ１が形成される。同時に、島状の結晶質半導体層３０Ｃに第２低濃度領域、ソース領域およびドレイン領域を形成する。ｎ型不純物ｎ２をドーピングする条件は、電圧８０ｋＶでドーズ量５×１０12ｃｍ-2以上３×１０13ｃｍ-2以下の範囲が好ましい。ｎ型不純物ｎ２のドーピング条件は、例えば電圧８０ｋＶでドーズ量１×１０13ｃｍ-2である。その後、上述した方法で、図１（ａ）に示したｎ型の駆動回路用ＴＦＴ１０Ａ１、ｐ型の駆動回路用ＴＦＴ１０Ｂおよびｎ型の画素用ＴＦＴ１０Ｃを形成する。従って、ｎ型の駆動回路用ＴＦＴ１０Ａ１、ｐ型の駆動回路用ＴＦＴ１０Ｂおよびｎ型の画素用ＴＦＴ１０Ｃを製造する方法は少なくとも２種類あり、以下に示すｎ型の駆動回路用ＴＦＴ１０Ａ２～１０Ａ４の製造方法も同様に少なくとも２種類ある。
　次に、図１（ｂ）に示したｎ型の駆動回路用ＴＦＴ１０Ａ２について図７を参照しながら説明する。なお、同時に形成されるｐ型の駆動回路用ＴＦＴ１０Ｂおよびｎ型の画素用ＴＦＴ１０Ｃについての説明は省略する。
　上述した方法で、絶縁基板１１上に島状の結晶質半導体層３０Ａ２、および島状の結晶質半導体層３０Ａ２上に第２絶縁層（ゲート絶縁層）２２を形成する。その後、上述した方法で、ｐ型不純物ｐ１およびｐ２を島状の結晶質半導体層３０Ａ２にドーピングする。なお、ｐ型不純物ｐ１はドーピングしなくてもよい場合がある。
　次に、公知の方法で、第２絶縁層２２上に第１電極（ゲート電極）５１を形成する。次に、上述した方法で島状の結晶質半導体層３０Ａ２にチャネル領域３３Ａ２を形成する。このとき、第１電極５１の長さは、チャネル領域３３Ａ２の長さより大きい。
　次に、図７（ａ）に示すように、第１電極５１に対して自己整合的にｎ型不純物ｎ１を島状の結晶質半導体層３０Ａ２にドーピングする。このとき、島状の結晶質半導体層３０Ａ２のチャネル領域３３Ａ２の形成に寄与するフォトレジスト（例えば図４（ｄ）のフォトレジスト７１に相当）と第１電極５１とのアライメントずれ等によって生じた、ｐ型不純物ｐ２およびｎ型不純物ｎ１がドーピングされない領域３６Ａ２および３７Ａ２が島状の結晶質半導体層３０Ａ２に形成される。領域３６Ａ２は、チャネル領域３３Ａ２と後述するソース領域３４Ａ２との間に形成される。領域３７Ａ２は、チャネル領域３３Ａ２と後述するドレイン領域３５Ａ２との間に形成される。領域３６Ａ２および３７Ａ２は、いずれか一方だけ形成される場合もある。また、領域３６Ａ２および３７Ａ２のｐ型不純物の濃度は、チャネル領域３３Ａ２が有するｐ型不純物の濃度より低い。ｎ型不純物ｎ１をドーピングする条件は、電圧８０ｋＶでドーズ量５×１０12ｃｍ-2以上３×１０13ｃｍ-2以下の範囲が好ましい。ｎ型不純物ｎ１のドーピング条件は、例えば電圧８０ｋＶでドーズ量１×１０13ｃｍ-2である。なお、上述したようにｎ型不純物ｎ１、ｐ型不純物ｐ１およびｐ２は、第２絶縁層（ゲート絶縁層）２２を形成する前にドーピングされてもよい。
　次に、図７（ｂ）に示すように、島状の結晶質半導体層３０Ａ２の第１低濃度領域３１Ａ２および３２Ａ２となる領域を覆うようにフォトレジスト８２を形成する。その後、ｎ型不純物ｎ２を島状の結晶質半導体層３０Ａ２にドーピングして、第１低濃度領域３１Ａ２および３２Ａ２、ソース領域３３Ａ２ならびにドレイン領域３５Ａ２を形成する。第１低濃度領域３１Ａ２は、領域３６Ａ２とソース領域３４Ａ２との間に形成され、第１低濃度領域３２Ａ２は、領域３７Ａ２とドレイン領域３５Ａ２との間に形成される。第１低濃度領域３１Ａ２および３２Ａ２のｎ型不純物の濃度は、ソース領域３４Ａ２およびドレイン領域３５Ａ２のｎ型不純物の濃度より低い。第１低濃度領域３１Ａ２および３２Ａ２は、いずれか一方だけ形成されてもよい。ｎ型不純物ｎ２をドーピングする条件は、電圧４５ｋＶでドーズ量１×１０14ｃｍ-2以上１×１０16ｃｍ-2以下の範囲が好ましい。ｎ型不純物ｎ２をドーピングする条件は、例えば電圧４５ｋＶでドーズ量２×１０15ｃｍ-2である。
　次に、フォトレジスト８２を除去する。
　その後、上述した方法で、図１（ｂ）に示したｎ型の駆動回路用ＴＦＴ１０Ａ２を形成する。
　次に、図２（ａ）に示したｎ型の駆動回路用ＴＦＴ１０Ａ３の製造方法を説明する。なお、同時に形成されるｐ型の駆動回路用ＴＦＴ１０Ｂおよびｎ型の画素用ＴＦＴ１０Ｃについての説明は省略する。
　上述した方法で、絶縁基板１１上に島状の結晶質半導体層３０Ａ３、および島状の結晶質半導体層３０Ａ３上に第２絶縁層（ゲート絶縁層）２２を形成する。その後、上述した方法で、ｐ型不純物ｐ１およびｐ２を島状の結晶質半導体層３０Ａ３にドーピングする。なお、ｐ型不純物ｐ１はドーピングしなくてもよい場合がある。
　次に、公知の方法で第２絶縁層２２上に第１電極（ゲート電極）５１を形成する。また、上述の方法で島状の結晶質半導体層３０Ａ３にチャネル領域３３Ａ３を形成する。このとき、ゲート電極５１の長さは、チャネル領域３３Ａ３の長さより小さい。
　次に、図８（ａ）に示すように、第１電極５１に対して自己整合的にｎ型不純物ｎ１を島状の結晶質半導体層３０Ａ３にドーピングする。このとき、島状の結晶質半導体層３０Ａ３のチャネル領域３３Ａ３の形成に寄与するフォトレジスト（例えば図４（ｄ）のフォトレジスト７１に相当）とゲート電極５１とのアライメントずれ等によって生じた領域に、ｎ型不純物ｎ１がドーピングされることにより、低濃度領域３８Ａ３および３９Ａ３が島状の結晶質半導体層３０Ａ３に形成される。低濃度領域３８Ａ３および３９Ａ３は、ｐ型不純物ｐ２とｎ型不純物ｎ１のいずれも有する領域である。低濃度領域３８Ａ３は、チャネル領域３３Ａ３とソース領域３４Ａ３との間に形成され、低濃度領域３９Ａ３は、チャネル領域３３Ａ３とドレイン領域３５Ａ３との間に形成される。低濃度領域３８Ａ３および３９Ａ３は、いずれか一方だけ形成される場合もある。ｎ型不純物ｎ１をドーピングする条件は、電圧８０ｋＶでドーズ量５×１０12ｃｍ-2以上３×１０13ｃｍ-2以下の範囲が好ましい。ｎ型不純物ｎ１をドーピングする条件は、例えば電圧８０ｋＶでドーズ量１×１０13ｃｍ-2である。なお、上述したようにｎ型不純物ｎ１、ｐ型不純物ｐ１およびｐ２は、第２絶縁層（ゲート絶縁層）２２を形成する前にドーピングされてもよい。
　次に、図８（ｂ）に示すように、島状の結晶質半導体層３０Ａ３の第１低濃度領域３１Ａ３および３２Ａ３となる領域を覆うようにフォトレジスト８３を形成する。その後、ｎ型不純物ｎ２を島状の結晶質半導体層３０Ａ３にドーピングして、第１低濃度領域３１Ａ３および３２Ａ３、ソース領域３４Ａ３ならびにドレイン領域３５Ａ３を形成する。第１低濃度領域３１Ａ３は、低濃度領域３８Ａ３とソース領域３４Ａ３との間に形成され、第１低濃度領域３２Ａ３は、低濃度領域３９Ａ３とドレイン領域３５Ａ３との間に形成される。第１低濃度領域３１Ａ３および３２Ａ３は、いずれか一方だけ形成されてもよい。ｎ型不純物ｎ２をドーピングする条件は、電圧４５ｋＶでドーズ量１×１０14ｃｍ-2以上１×１０16ｃｍ-2以下の範囲が好ましい。ｎ型不純物ｎ２をドーピングする条件は、例えば電圧４５ｋＶでドーズ量２×１０15ｃｍ-2である。
　次に、フォトレジスト８３を除去する。
　その後、上述した方法で、図２（ａ）に示したｎ型の駆動回路用ＴＦＴ１０Ａ３を形成する。
　次に、図２（ｂ）に示したｎ型の駆動回路用ＴＦＴ１０Ａ４の製造方法を説明する。なお、同時に形成されるｐ型の駆動回路用ＴＦＴ１０Ｂおよびｎ型の画素用ＴＦＴ１０Ｃについての説明は省略する。
　上述した方法で、絶縁基板１１上に島状の結晶質半導体層３０Ａ４、および島状の結晶質半導体層３０Ａ４上に第２絶縁層（ゲート絶縁層）２２を形成する。その後、上述した方法で、ｐ型不純物ｐ１およびｐ２を島状の結晶質半導体層３０Ａ４にドーピングする。なお、ｐ型不純物ｐ１はドーピングしなくてもよい場合がある。
　次に、公知の方法で、第２絶縁層２２上にゲート電極５１を形成する。次に、上述した方法で島状の結晶質半導体層３０Ａ４にチャネル領域３３Ａ４を形成する。このとき、ゲート電極５１の長さは、チャネル領域３３Ａ４の長さより大きく、ゲート電極５１は、ソース領域３４Ａ４となる領域側に寄って形成される。あるいは、ゲート電極５１は、ドレイン領域３５Ａ４となる領域側に寄って形成される場合もある。
　次に、図９（ａ）に示すように、ゲート電極５１に対して自己整合的にｎ型不純物ｎ１を島状の結晶質半導体層３０Ａ４にドーピングする。このとき、島状の結晶質半導体層３０Ａ４のチャネル領域３３Ａ４の形成に寄与するフォトレジスト（例えば図４（ｄ）のフォトレジスト７１に相当）とゲート電極５１とのアライメントずれ等によって生じた領域に、ｎ型不純物ｎ１がドーピングされない領域３６Ａ４が形成され、ｎ型不純物ｎ１がドーピングされる領域に低濃度領域３８Ａ４が島状の結晶質半導体層３０Ａ４に形成される。領域３６Ａ４におけるｐ型不純物の濃度は、チャネル領域３３Ａ４におけるｐ型不純物の濃度より低い。低濃度領域３８Ａ４は、ｐ型不純物ｐ２およびｎ型不純物ｎ１のいずれも有する領域である。領域３６Ａ４は、チャネル領域３３Ａ４とソース領域３４Ａ４との間に形成され、低濃度領域３８Ａ４は、チャネル領域３３Ａ４とドレイン領域３５Ａ４との間に形成される。また、領域３６Ａ４が、チャネル領域３３Ａ４とドレイン領域３５Ａ４との間に形成され、低濃度領域３８Ａ４が、チャネル領域３３Ａ４とソース領域３４Ａ４との間に形成される場合もある。ｎ型不純物ｎ１をドーピングする条件は、電圧８０ｋＶでドーズ量５×１０12ｃｍ-2以上３×１０13ｃｍ-2以下の範囲が好ましい。ｎ型不純物ｎ１をドーピングする条件は、例えば電圧８０ｋＶでドーズ量１×１０13ｃｍ-2である。なお、上述したように、ｎ型不純物ｎ１、ｐ型不純物ｐ１およびｐ２は、第２絶縁層（ゲート絶縁層）２２を形成する前にドーピングされてもよい。
　次に、図９（ｂ）に示すように、島状の結晶質半導体層３０Ａ４の第１低濃度領域３１Ａ４および３２Ａ４となる領域を覆うようにフォトレジスト８４を形成する。その後、ｎ型不純物ｎ２を島状の結晶質半導体層３０Ａ４にドーピングして、第１低濃度領域３１Ａ４および３２Ａ４、ソース領域３４Ａ４ならびにドレイン領域３５Ａ４を形成する。第１低濃度領域３１Ａ４は、領域３６Ａ４とソース領域３４Ａ４との間に形成され、第１低濃度領域３２Ａ４は、低濃度領域３８Ａ４とドレイン領域３５Ａ４との間に形成される。第１低濃度領域３１Ａ４および３２Ａ４は、いずれか一方だけ形成されてもよい。ｎ型不純物ｎ２をドーピングする条件は、電圧４５ｋＶでドーズ量１×１０14ｃｍ-2以上１×１０16ｃｍ-2以下の範囲が好ましい。ｎ型不純物ｎ２をドーピングする条件は、例えば電圧４５ｋＶでドーズ量２×１０15ｃｍ-2である。
　次に、フォトレジスト８４を除去する。
　その後、上述した方法で、図２（ｂ）に示したｎ型の駆動回路用ＴＦＴ１０Ａ４を形成する。
　このようにＴＦＴ基板１００（１００Ａ～１００Ｄ）を製造することにより、低濃度領域（ＬＤＤ領域）を有するｎ型の駆動回路用ＴＦＴ１０Ａ（ＴＦＴ１０Ａ１～ＴＦＴ１０Ａ４）およびｎ型の画素用ＴＦＴ１０Ｃが得られ、ＬＤＤ領域を有しないｐ型の駆動回路用ＴＦＴ１０Ｂと伴にモノリシックに製造し得る。また、ｎ型の駆動回路用ＴＦＴ１０Ａの低濃度領域（ＬＤＤ領域）３１Ａ１～３１Ａ４および３２Ａ１～３２Ａ４の抵抗とｎ型の画素用ＴＦＴ１０Ｃの低濃度領域（ＬＤＤ領域）３１Ｃおよび３２Ｃの抵抗を異ならせ、製造工程およびフォトマスク数を増やすことなく各ＴＦＴを形成することができる。その結果、オフ電流を小さくしつつオン電流は大きいＴＦＴ１０Ａが得られ、オフ電流の小さいｎ型の画素用ＴＦＴ１０Ｃが得られる。ｐ型の駆動回路用ＴＦＴ１０Ｂには低濃度領域（ＬＤＤ領域）が形成されないので、オン電流が小さくならず、ＴＦＴの大きさを小さくし得る。
　本発明の適用範囲は極めて広く、ＴＦＴを備えた半導体装置、あるいは、そのような半導体装置を有するあらゆる分野の電子機器に適用することが可能である。例えば、本発明を実施して形成された回路や画素部はアクティブマトリクス型液晶表示装置や有機ＥＬ表示装置に用いることができる。このような表示装置は、例えば携帯電話や携帯ゲーム機の表示画面や、デジタルカメラのモニター等に利用され得る。従って、液晶表示装置や有機ＥＬ表示装置が組み込まれた電子機器全てに本発明を適用できる。
　１０、１０Ａ、１０Ａ１～１０Ａ４、１０Ｂ、１０Ｃ　　ＴＦＴ
　１１　　　絶縁基板
　２１、２２、２３、２４　　　絶縁層
　３０Ａ１～３０Ａ４、３０Ｂ、３０Ｃ　　　結晶質半導体層
　３３Ａ１～３３Ａ４、３３Ｂ、３３Ｃ　　　チャネル領域
　３４Ａ１～３４Ａ４、３４Ｂ、３４Ｃ　　　ソース領域
　３５Ａ１～３５Ａ４、３５Ｂ、３５Ｃ　　　ドレイン領域
　５１　　　ゲート電極
　５２　　　ソース電極
　５３　　　ドレイン電極
　５４　　　画素電極
　７１、７２、７３、７４、７５、７６、７７、７８、７９、８０、８１、８２、８３、８４　　　フォトレジスト
　１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ　　　ＴＦＴ基板

Claims (13)

  1. 　第１導電型の画素用薄膜トランジスタと、前記第１導電型の駆動回路用薄膜トランジスタと、前記第１導電型と異なる第２導電型の駆動回路用薄膜トランジスタとを有する半導体装置であって、
    　前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とソース領域との間、および、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とドレイン領域との間の少なくとも一方に、第１低濃度領域を有し、
    　前記画素用薄膜トランジスタのチャネル領域とソース領域との間、および、前記画素用薄膜トランジスタのチャネル領域とドレイン領域との間の少なくとも一方に、第２低濃度領域を有し、
    　前記第１低濃度領域は、前記第１導電型の不純物を第１不純物濃度で有し、
    　前記画素用薄膜トランジスタのチャネル領域、および、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域は、前記第２導電型の不純物を前記第１不純物濃度より低い第２不純物濃度で有し、
    　前記第２低濃度領域は、前記第１導電型の不純物を前記第１不純物濃度で有し、かつ、前記第２導電型の不純物を前記第２不純物濃度で有する、半導体装置。
  2. 　前記第１低濃度領域は、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とソース領域との間、および、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とドレイン領域との間のいずれにも形成されている、請求項１に記載の半導体装置。
  3. 　前記第２低濃度領域は、前記画素用薄膜トランジスタのチャネル領域とソース領域との間、および、前記画素用薄膜トランジスタのチャネル領域とドレイン領域との間のいずれにも形成されている、請求項１または２に記載の半導体装置。
  4. 　前記第１低濃度領域と前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域との間に形成された第３低濃度領域をさらに有し、
    　前記第３低濃度領域は、前記第１導電型の不純物を前記第１不純物濃度で有し、かつ、前記第２導電型の不純物を前記第２不純物濃度で有する、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記第１低濃度領域と前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域との間に形成された第４領域をさらに有し、
    　前記第４領域は、前記第２導電型の不純物を前記第２不純物濃度より低い第３不純物濃度で有する、請求項１から４のいずれかに記載の半導体装置。
  6. 　前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１から５のいずれかに記載の半導体装置。
  7. 　請求項１から６のいずれかに記載の半導体装置を有する表示装置。
  8. 　第１導電型の画素用薄膜トランジスタと、前記第１導電型の駆動回路用薄膜トランジスタと、前記第１導電型と異なる第２導電型の駆動回路用薄膜トランジスタとを有する半導体装置の製造方法であって、
    　前記第１導電型の不純物を第１不純物濃度でドーピングする工程ａと、
    　前記第２導電型の不純物を前記第１不純物濃度より低い第２不純物濃度でドーピングする工程ｂと、
    　前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とソース領域との間、および、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とドレイン領域との間の少なくとも一方に、前記第１導電型の不純物を前記第１不純物濃度で含有する第１低濃度領域を形成する工程ｃと、
    　前記画素用薄膜トランジスタのチャネル領域とソース領域との間、および、前記画素用薄膜トランジスタのチャネル領域とドレイン領域との間の少なくとも一方に、前記第１導電型の不純物を前記第１不純物濃度で有し、かつ、前記第２導電型の不純物を前記第２不純物濃度で含有する第２低濃度領域を形成する工程ｄとを包含する半導体装置の製造方法。
  9. 　前記工程ｃは、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とソースとの間、および、前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域とドレイン領域との間のいずれにも前記第１低濃度領域を形成する工程ｃ１を包含する、請求項８に記載の半導体装置の製造方法。
  10. 　前記工程ｄは、前記画素用薄膜トランジスタのチャネル領域とソース領域との間、および、前記画素用薄膜トランジスタのチャネル領域とドレイン領域との間のいずれにも前記第２低濃度領域を形成する工程ｄ１を包含する、請求項８または９に記載の半導体装置の製造方法。
  11. 　前記工程ａは、前記第１低濃度領域と前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域との間に、前記第１導電型の不純物を前記第１不純物濃度で有し、かつ、前記第２導電型の不純物を前記第２不純物濃度で有する第３低濃度領域を形成する工程ａ１を包含する、請求項８から１０のいずれかに記載の半導体装置の製造方法。
  12. 　前記工程ａは、前記第１低濃度領域と前記第１導電型の駆動回路用薄膜トランジスタのチャネル領域との間に形成された、前記第２導電型の不純物を前記第２不純物濃度より低い第３不純物濃度で有する第４領域を形成する工程ａ２を包含する、請求項８から１１のいずれかに記載の半導体装置の製造方法。
  13. 　前記工程ａは、ｎ型不純物を前記第１不純物濃度でドーピングする工程ａ３を、
    　前記工程ｂは、ｐ型不純物を前記第１不純物濃度より低い前記第２不純物濃度でドーピングする工程ｂ１を包含する、請求項８から１２のいずれかに記載の半導体装置の製造方法。
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