KR101087992B1 - 피모스 다결정 실리콘 박막트랜지스터 제조방법 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 title claims description 24
- 239000010409 thin film Substances 0.000 claims abstract description 50
- 230000035882 stress Effects 0.000 claims abstract description 11
- 230000032683 aging Effects 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 42
- 239000010408 film Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 7
- 238000002425 crystallisation Methods 0.000 claims description 4
- 230000008025 crystallization Effects 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 238000000151 deposition Methods 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000006356 dehydrogenation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- -1 tungsten (W) Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 다결정 실리콘(Poly Silicon) 박막트랜지스터에 관한 것으로, 좀더 상세하게는 pMOS 다결정 실리콘 박막트랜지스터 제조방법에 관한 것이다.
본 발명은 pMOS 다결정 실리콘 박막트랜지스터가 이동도 및 온 전류가 낮은 단점을 개선하기 위하여 공정 완료된 pMOS 다결정 실리콘 박막트랜지스터에 대해 직류 바이어스(DC Bias)를 인가함으로써, 스트레스 에이징을 진행하여 이동도 및 온 전류를 향상시킨다.
Description
도 1은 일반적인 다결정 실리콘 박막트랜지스터의 구성을 도시한 단면도.
도 2a내지 도 2d는 본 발명에 따른 pMOS 다결정 실리콘 박막트랜지스터의 공정에 따른 단면도.
도 3은 본 발명에 따른 pMOS 다결정 실리콘 박막트랜지스터 제조방법을 도시한 개념 블록도.
도 4a 및 도 4b는 각각 직류 바이어스 인가에 따른 이동도 및 온 전류의 변화를 도시한 그래프.
도 4c 및 도 4d는 각각 도 4a 및 도 4b를 Vds 의존성에 따라 도시한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100, 200: 기판
110, 210: 액티브층
108, 208: 게이트 전극
121, 221: 소스 전극
122, 222: 드레인 전극
본 발명은 다결정 실리콘(Poly Silicon) 박막트랜지스터에 관한 것으로, 좀더 상세하게는 pMOS 다결정 실리콘 박막트랜지스터 제조방법에 관한 것이다.
박막트랜지스터는 게이트 전극과 액티브층과 소스 및 드레인 전극으로 구성되며, 게이트 전극을 제어하여 액티브층의 전류 흐름을 제어하는 트랜지스터를 기판 상에 박막의 형태로 제작한 소자로서 현재 액정표시장치(LCD)에 널리 사용되고 있다.
박막트랜지스터의 액티브층은 실리콘으로 형성하며, 실리콘은 결정 상태에 따라 비정실 실리콘과 결정질 실리콘으로 나눌 수 있다.
비정질 실리콘을 액티브층으로 이용하는 비정질 실리콘 박막트랜지스터의 공정온도는 350℃이하로 유리기판에 쉽게 만들 수 있지만 이동도(Mobility)가 낮아서 구동 회로용 소자로 활용하기는 곤란하다.
이로 인해서, 이동도가 우수하여 고속 구동이 가능한 다결정 실리콘층을 액티브층으로 이용하는 다결정 실리콘 박막트랜지스터에 대한 연구가 진행되고 있다.
다결정 실리콘층을 형성하는 방법으로는, 다결정 실리콘을 직접 증착하는 방법과 비정질 실리콘을 증착한 후 다결정 실리콘으로 결정화하는 방법이 있는데, 일 반적으로 후자의 방법이 이용된다.
이러한, 결정화 방법에는 석영 유리 기판을 사용하여 약 1000℃의 고온에서 제작하는 고온 다결정 실리콘 공정과, 레이저를 이용하여 약 600℃ 이하의 비교적 저온에서 다결정 실리콘을 형성하는 저온 다결정 실리콘 공정으로 구분할 수 있다.
현재에는 다결정 실리콘 결정화 방법 중 저온 다결정 실리콘 공정에 대한 관심이 높아지고 있는 추세이다.
이하, 도 1을 참조하여 다결정 실리콘 박막트랜지스터의 구성을 설명한다.
도 1은 일반적인 다결정 실리콘 박막트랜지스터의 구성을 도시한 단면도이다.
도시한 바와 같이, 저온 다결정 실리콘 박막트랜지스터의 일반적인 구조는 게이트 전극(108)이 액티브층(110))의 상부에 구성된 탑 게이트(Top Gate)방식을 채택하게 된다.
이처럼, 탑게이트 방식을 채택하는 이유는 액티브층(110)을 다결정 실리콘으로 형성하는 공정 중 기판에 열이 가해지기 때문에 이러한 열에 의해 금속전극들이 영향을 받지 않도록 하기 위해서이다.
버퍼층(102)이 형성된 기판(100) 위에 다결정 실리콘으로 형성된 액티브층(110)이 먼저 형성되고, 액티브층(110)의 상부에 게이트 전극(108)이 형성되며, 액티브층(110)과 게이트 전극(108) 사이에는 실리콘 절연막(104)이 개재된다.
게이트 전극(108)은 액티브층(110)의 채널 영역(111)에 대응하여 구성되고, 채널 영역(111)의 양측은 각각 소스 전극(121)과 드레인 전극(122)이 접촉하는 오 믹 콘택영역(112)이며, 게이트 전극(108) 상부에는 층간 절연막(104)을 구성한다.
소스 및 드레인 전극(121, 122)이 형성된 기판(100)의 전면에 보호막(130)을 형성하여 다결정 실리콘 박막트랜지스터를 완성하며, 이를 액정표시장치의 스위칭 소자로 적용할 때는 보호막(130)에 콘택홀(미도시)을 형성하여 드레인 전극(122)과 접촉하는 화소 전극(미도시)을 형성한다.
한편, 게이트 전극(108)을 증착한 후에, 다결정 실리콘층(액티브층)에 p+ 불순물 또는 n+ 불순물을 도핑 하여 각각 pMOS 또는 nMOS 다결정 실리콘으로 특성화 한다.
이 때, p+ 불순물을 도핑하여 형성한 pMOS 다결정 실리콘 박막트랜지스터는 장치 특성상 이동도가 nMOS 다결정 실리콘 박막트랜지스터에 비하여 상대적으로 낮고, 온 전류(on Current)가 낮은 단점이 있다.
따라서, 본 발명은 이러한 pMOS 다결정 실리콘 박막트랜지스터의 단점 개선을 목적으로 하며, 이를 위해 완성된 pMOS 다결정 실리콘 박막트랜지스터에 DC 바이어스를 인가하여 스트레스 에이징(Stress Aging)을 진행한다. 이와 같이 하면 이동도 및 온 전류가 향상된다.
상기와 같은 목적을 위하여 본 발명에 따른 pMOS 다결정 실리콘 박막트랜지 스터 제조방법은 기판상에 다결정 액티브층을 형성하는 단계와; 상기 다결정 액티브층의 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계와; 상기 다결정 액티브층에 p+ 불순물을 도핑하는 단계와; 제1 및 제2 콘택홀을 포함하는 층간 절연막을 형성하는 단계와; 상기 p+ 불순물이 도핑된 액티브층과 접촉하는 소스 및 드레인 전극을 형성하여 박막 트랜지스터를 완성하는 단계와; 상기 박막트랜지스터에 직류 바이어스를 인가하여 스트레스 에이징을 진행하는 단계를 포함한다.
이 때, 상기 직류 바이어스 전압은 상기 소스 전극과 게이트 전극 사이의 전압 Vgs이고, 상기 소스 전극과 드레인 전극 사이의 전압 Vds이다.
상기 Vgs = -0.1 ~ -15V이고, Vds = -5 ~ -30V이며, 이러한 범위 내에서의 직류 바이어스 인가 조건은 Vds의 절대값이 Vgs의 절대값 보다 큰 값이다.
상기 직류 바이어스 인가 시간 및 온도는 각각 1 ~ 1000초 및 0℃ ~ 200℃이다.
상기 다결정 액티브층은 고온 또는 저온 결정화 공정으로 결정화 한다.
상기와 같은 목적을 위하여 본 발명에 따른 pMOS 다결정 실리콘 박막트랜지스터의 성능 개선방법은 pMOS 다결정 실리콘 박막트랜지스터를 준비하는 단계와; 상기 pMOS 다결정 실리콘 박막트랜지스터에 직류 바이어스를 인가하여 스트레스 에이징을 진행하는 단계를 포함한다.
이 때, 상기 직류 바이어스 전압은 상기 소스 전극과 게이트 전극 사이의 전압 Vgs이고, 상기 소스 전극과 드레인 전극 사이의 전압 Vds이다.
상기 Vgs = -0.1 ~ -15V이고, Vds = -5 ~ -30V이며, 이러한 범위값을 가지는 직류 바이어스 인가 조건은 Vds의 절대값이 Vgs의 절대값 보다 큰 값이다.
상기 직류 바이어스 인가 시간 및 온도는 각각 1 ~ 1000초 및 0℃ ~ 200℃이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
도 2a내지 도 2d는 본 발명에 따른 pMOS 다결정 실리콘 박막트랜지스터의 공정에 따른 단면도이다.
도 2a는 기판위에 액티브층을 형성하는 단계를 도시한 도면이다.
도면에서와 같이, 기판(200)의 전면에 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx)을 증착하여 버퍼층(202)을 형성하고, 버퍼층(202)의 상부에 다결정 실리콘층을 형성하기 위한 비정질 선행막을 증착한 후, 400℃의 열처리로 수소를 이탈시키는 탈수소화 공정을 거친다.
탈수소화 공정을 거친 비정질 선행막을 고온 또는 저온 다결정 실리콘 공정으로 결정화한 후, 패턴하여 액티브층(210)을 형성한다.
이 때, 액티브층(210)은 세 영역으로 나누어지는데, 좀더 상세하게는 중앙에 채널 영역(211)이 위치하고, 채널 영역(211) 양측으로 소스 전극 및 드레인 전극이 접촉하는 오믹 콘택영역(212)으로 나누어진다.
도 2b는 게이트 전극을 형성하는 단계를 도시한 도면이다.
액티브층(210)이 형성된 기판의 전면에 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(204)을 형성한다.
이러한, 게이트 절연막(204)이 형성된 기판(200)의 전면에 도전성 그룹 중 선택된 하나를 증착하고 패터닝하여, 액티브층(210)의 채널 영역(211)에 대응되는 게이트 절연막(204)의 상부에 게이트 전극(208)을 형성한다.
한편, 오믹 콘택영역(212)에는 이후 형성되는 소스 및 드레인 전극과의 접촉저항을 낮추는 오믹 콘택(Ohmic Contact)의 기능을 수행하도록 p+ 불순물을 도핑 한다.
도 2c는 층간 절연막을 형성하고, 제1 및 제2 콘택홀을 형성하는 단계를 도시하였다.
게이트 전극(208)이 형성된 기판의 전면에 실리콘 산화물(SiO2)과 실리콘 질화물(SiNx)등의 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 층간 절연막(206)을 형성하고, 층간 절연막(206)과 하부의 게이트 절연막(204)을 함께 식각하여, 오믹 콘택영역(212)을 노출하기 위한 제1 및 제2 콘택홀(225, 226)을 형성한다.
도 2d는 소스 및 드레인 전극을 형성하는 단계를 도시하였다.
제1 및 제2 콘택홀(225, 226)이 형성된 기판(200)의 전면에 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 몰리텅스텐(MoW) 등의 도전성 금속 그룹 중 선택된 하나를 증착하고 패터닝하여, 오믹 콘택영역(212)과 각각 접촉하면서 서로 일정간격 이격된 소스 및 드레인 전극(221, 222)을 형성한다.
다음으로, 소스 및 드레인 전극(221, 222)이 형성된 기판(200)의 전면에 벤 조사이클로부텐(BCB), 아크릴(Acryl)계 수지 등의 투명한 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(230)을 형성하며, 이로써 pMOS 다결정 실리콘 박막트랜지스터가 완성된다.
도 3은 본 발명에 따른 pMOS 다결정 실리콘 박막트랜지스터 제조방법을 도시한 개념 블록도이다.
도시한 바와 같이, 본 발명에 따른 pMOS 다결정 실리콘 박막트랜지스터 제조방법은 기판 상에 버퍼층 및 액티브층 형성 단계(310), 게이트 절연막 및 게이트 전극형성 단계(320), p+ 불순물 도핑 단계(330), 층간 절연막 및 제1, 제2 콘택홀 형성 단계(340), 소스 및 드레인 전극을 형성하는 단계(350), 보호막을 형성하는 단계(360)를 포함하며, 직류 바이어스를 인가하여 스트레스 에이징(Stress Aging)을 진행하는 단계(370)를 포함한다.
이 때, 직류 바이어스 인가는 에이징 지그(Aging Jig)등을 이용할 수 있다.
도 4a 내지 도 4d는 pMOS 다결정 실리콘 박막트랜지스터에 직류 바이어스를 인가하여 얻은 결과를 도시한 그래프이며, 이러한 결과 값은 60초(sec)동안 실온에서 직류 바이어스를 인가하는 실험으로 얻은 결과 값이다.
도 4a 및 도 4b는 각각 직류 바이어스 인가에 따른 이동도(Mobility) 및 온 전류(on Current)의 변화를 도시한 그래프이다.
pMOS 다결정 실리콘 박막트랜지스터에 직류 바이어스, 좀더 상세하게는 Vgs와 Vds 인가에 따른 이동도 및 온 전류의 변화량을 퍼센트로 도시하였으며, 이동도(Mobility) 및 온 전류(on Current)의 변화량이 0%라는 것은 변화가 없는 것으로 써, 직류 바이어스 인가 전 pMOS 다결정 실리콘 박막트랜지스터의 이동도 및 온 전류의 값을 의미한다.
이 때, Vds는 소스 전극과 드레인 전극간의 전압이며, Vgs는 소스 전극과 게이트 전극간의 전압을 의미한다.
이동도 및 온 전류 변화량이 0% 보다 높은 영역, 즉 변화량이 +인 영역이 이동도 및 온 전류가 개선된 영역이다.
도 4c 및 도 4d는 각각 도 4a 및 도 4b를 Vds 의존성에 따라 도시한 그래프이다.
앞서 설명한 바와 같이, Vds와 Vgs 인가에 따른 이동도(Mobility) 및 온 전류(on Current)의 변화량을 퍼센트(%)로 도시하였다.
도면에서와 같이, 이동도 및 온 전류의 증가치가 최고가 되는 인가 조건(400)은 Vgs에 -3V를 인가하고, Vds에 -17V를 인가하며, 실온(대략 25℃)에서 60초 동안 인가하였을 때 얻어진다.
한편, 도면에서와 같은 결과는 현재 LG 필립스 엘시디사에서 쓰여지는 pMOS 다결정 실리콘 박막트랜지스터를 일부 조건하에서 실험하여 얻은 결과이며, 일반적인 pMOS 다결정 실리콘 박막트랜지스터에 직류 바이어스를 인가하여 얻을 수 있는 결과와 크게 다르지 않다.
이러한 실험 및 연구로 얻은 pMOS 다결정 실리콘 박막트랜지스터에 직류 바이어스를 인가하여 이동도 및 온 전류가 개선되는 영역은 다음과 같다.
게이트 전극과 소스 전극 사이의 전압인 Vgs는 -0.1V ~ -15V, 소스 전극과 드레인 전극 사이의 전압인 Vds는 -5V ~ -30V이고, 이러한 각 전압 값의 범위 내에서 Vgs의 절대값이 Vds의 절대값 보다 큰(
) 조건을 만족하는 영역이다.
또한, 직류 바이어스 인가 시간은 1~1000초(sec)이며, 직류 바이어스 인가할 대 온도는 0℃ ~ 200℃이나, 이동도 및 온 전류의 개선 효과를 얻기 위한 바람직한 직류 바이어스 인가 시간 및 온도는 각각 1 ~ 180초(sec) 및 5℃ ~ 50℃이다.
한편, 간혹 이동도 및 온 전류가 개선되는 영역 중에서도 이동도 및 온 전류가 감소하는 예외 경우가 있으나, 상술한 영역에서는 이동도 및 온 전류가 개선되는 경향을 보이고 있다.
도면에서는 직류 바이어스를 기판이 완료된 후에 인가하는 경우만을 도시하였으나 기판을 포함하는 모듈(Module)의 작업이 완료된 후에 적용할 수도 있다.
모듈 공정을 개략적으로 설명하면, 완성된 패널(panel)에 편광판을 부착하고 드라이버 아이씨(Driver-IC)를 실장한 후, 인쇄회로기판(Printed Circuit Board: PCB)를 조립하고, 최종적으로 백라이트 유닛(Backlight Unit)과 기구물을 조립하는 공정으로 구성된다.
이처럼 pMOS 다결정 실리콘 박막트랜지스터를 제작하고 직류 바이어스를 인가하는 공정에 따른 스트레스 에이징을 진행하고, 이러한 스트레스 에이징에 따라 pMOS 다결정 실리콘 박막트랜지스터의 이동도 및 온 전류가 반영구적으로 개선된다.
상술한 바와 같이, pMOS 다결정 실리콘 박막트랜지스터에 직류 바이어스를 인가함으로써 이동도 및 온 전류가 증가하여 대면적 고해상도 액정표시장치와 같이 고속 구동을 필요로 하는 장치의 스위칭용 및 구동 회로용으로 활용할 수 있다.
본 발명은 상술한 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시 할 수 있다.
이와 같이 본 발명에 따른 pMOS 다결정 실리콘 박막트랜지스터 제조방법은 pMOS 다결정 실리콘 박막트랜지스터에 대해 직류 바이어스를 인가하는 스트레스 에이징을 진행시켜 이동도 및 온 전류를 개선할 수 있는 효과가 있다.
Claims (9)
- 기판상에 다결정 액티브층을 형성하는 단계와;상기 다결정 액티브층의 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계와;상기 다결정 액티브층에 p+ 불순물을 도핑하는 단계와;제1 및 제2 콘택홀을 포함하는 층간 절연막을 형성하는 단계와;상기 p+ 불순물이 도핑된 액티브층과 접촉하는 소스 및 드레인 전극을 형성하여 박막 트랜지스터를 완성하는 단계와;상기 박막트랜지스터에 직류 바이어스 전압을 인가하여 스트레스 에이징을 진행하는 단계를 포함하며, 상기 직류 바이어스 전압은 상기 소스 전극과 게이트 전극 사이의 전압 Vgs과, 상기 소스 전극과 드레인 전극 사이의 전압 Vds에 인가되는 것이 특징이며, 상기 Vgs = -0.1 ~ -15V이고, Vds = -5 ~ -30V이며, 이러한 범위 내에서의 상기 직류 바이어스 전압 인가 조건은 Vds의 절대값이 Vgs의 절대값 보다 큰 값을 갖는 것이 특징인 pMOS 다결정 실리콘 박막트랜지스터 제조방법.
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- 제 1항에 있어서,상기 직류 바이어스 전압 인가 시간 및 온도는 각각 1 ~ 1000초 및 0℃ ~ 200℃인 pMOS 다결정 실리콘 박막트랜지스터 제조방법.
- 제 1항에 있어서,상기 다결정 액티브층은 고온 또는 저온 결정화 공정으로 결정화된 pMOS 다결정 실리콘 박막트랜지스터 제조방법.
- 다결정 액티브층과, 게이트 절연막과, 게이트 전극과, 층간절연막과,소스 전극 및 드레인 전극으로 이루어진 pMOS 다결정 실리콘 박막트랜지스터를 준비하는 단계와;상기 pMOS 다결정 실리콘 박막트랜지스터에 직류 바이어스 전압을 인가하여 스트레스 에이징을 진행하는 단계를 포함하며, 상기 직류 바이어스 전압은 상기 소스 전극과 게이트 전극 사이의 전압 Vgs과, 상기 소스 전극과 드레인 전극 사이의 전압 Vds에 인가되는 것이 특징이며, 상기 Vgs = -0.1 ~ -15V이고, Vds = -5 ~ -30V이며, 이러한 범위 내에서의 상기 직류 바이어스 전압 인가 조건은 Vds의 절대값이 Vgs의 절대값 보다 큰 값을 갖는 것이 특징인 pMOS 다결정 실리콘 박막트랜지스터의 성능 개선방법.
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- 제 6항에 있어서,상기 직류 바이어스 전압 인가 시간 및 온도는 각각 1 ~ 1000초 및 0℃ ~ 200℃ pMOS 다결정 실리콘 박막트랜지스터 성능 개선방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040099049A KR101087992B1 (ko) | 2004-11-30 | 2004-11-30 | 피모스 다결정 실리콘 박막트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040099049A KR101087992B1 (ko) | 2004-11-30 | 2004-11-30 | 피모스 다결정 실리콘 박막트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060060152A KR20060060152A (ko) | 2006-06-05 |
| KR101087992B1 true KR101087992B1 (ko) | 2011-12-01 |
Family
ID=37157046
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040099049A KR101087992B1 (ko) | 2004-11-30 | 2004-11-30 | 피모스 다결정 실리콘 박막트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101087992B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101887564B1 (ko) * | 2011-08-12 | 2018-08-10 | 엘지디스플레이 주식회사 | 트랜지스터 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001274210A (ja) * | 2000-03-24 | 2001-10-05 | Toshiba Corp | 多結晶シリコン薄膜トランジスタの検査方法 |
| JP2002111000A (ja) | 2000-09-29 | 2002-04-12 | Toshiba Corp | 薄膜トランジスタ、オフ電流制御装置及び液晶表示装置 |
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2004
- 2004-11-30 KR KR1020040099049A patent/KR101087992B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001274210A (ja) * | 2000-03-24 | 2001-10-05 | Toshiba Corp | 多結晶シリコン薄膜トランジスタの検査方法 |
| JP2002111000A (ja) | 2000-09-29 | 2002-04-12 | Toshiba Corp | 薄膜トランジスタ、オフ電流制御装置及び液晶表示装置 |
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| Publication number | Publication date |
|---|---|
| KR20060060152A (ko) | 2006-06-05 |
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