JP2020522875A - アレイ基板及びその製造方法、表示パネルと表示装置 - Google Patents

アレイ基板及びその製造方法、表示パネルと表示装置 Download PDF

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Abstract

本開示は、アレイ基板及びその製造方法、表示パネルと表示装置に関する。前記アレイ基板は、サブストレートの上に設けられ、チャネル領域と、前記チャネル領域の両側に設けられたソース／ドレイン領域と、前記チャネル領域と前記ソース／ドレイン領域との間に設けられた低ドープドレイン領域とを含む能動層と、前記能動層の上に設けられたゲート電極及び第１電極と、前記ゲート電極及び前記第１電極の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられたバリア部及び第２電極と、を含み、第２電極のサブストレート上の投影と第１電極のサブストレート上の投影は少なくとも一部が重なり、バリア部のサブストレート上の投影は、低ドープドレイン領域のサブストレート上の投影を覆い、バリア部のサブストレート上の投影とソース／ドレイン領域のサブストレート上の投影は重ならず、バリア部と第２電極は同層に設けられている。

Description

［関連出願の相互参照］
本出願は、２０１７年６月８日に出願された中国特許出願第２０１７１０４２６０３４．０号の優先権を主張し、上記した中国特許出願に開示されている全ての内容を引用して本出願の一部とする。
本開示は表示技術分野に関する。より具体的には、アレイ基板及びその製造方法、表示パネルと表示装置に関する。
薄膜トランジスタ（ＴＦＴ）は表示技術分野に幅広く応用されている。しかしながら、ＴＦＴにおいてはドープによる結晶の損傷領域が現れる。当該損傷領域は、ホットキャリアによる応力を生じやすく、例えば、電子がソース領域からドレイン領域へと加速する時、ゲート絶縁層又は金属酸化物半導体（ＭＯＳ）の界面を貫通する可能性がある。なお、ホットキャリアによる応力は電子遷移率を低下させる可能性があるだけではなく、オフ電流を増大させる可能性もある。これらはいずれもＴＦＴに対して不利な影響を与える。
エージング（Ａｇｉｎｇ）工程を採用してＴＦＴにおけるリーク電流を減少させることはすでに提案されている。しかしながら、エージング工程は、例えば、焼損、輝点の追加、異常表示等の新しい不利な影響を与える。
一方、低ドープドレイン領域（ＬＤＤ）を採用してＴＦＴにおけるリーク電流を減少させる態様はすでに知られている。しかしながら、従来技術におけるＬＤＤ態様は、工程が複雑で設計が難しい。
本開示の第１発明は、アレイ基板を提供する。前記アレイ基板は、サブストレートの上に設けられ、チャネル領域と、前記チャネル領域の両側に設けられたソース／ドレイン領域と、前記チャネル領域と前記ソース／ドレイン領域との間に設けられた低ドープドレイン領域とを含む能動層と、前記能動層の上に設けられたゲート電極及び第１電極と、前記ゲート電極及び前記第１電極の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられたバリア部及び第２電極と、を含み、前記第２電極の前記サブストレート上の投影と前記第１電極の前記サブストレート上の投影は少なくとも一部が重なり、前記バリア部の前記サブストレート上の投影は、前記低ドープドレイン領域の前記サブストレート上の投影を覆い、前記バリア部の前記サブストレート上の投影と前記ソース／ドレイン領域の前記サブストレート上の投影は重ならず、前記バリア部と前記第２電極は同層に設けられている。
一実施例において、前記バリア部は開口を有し、前記開口の前記サブストレート上の投影と前記ゲート電極の前記サブストレート上の投影は少なくとも一部が重なる。
一実施例において、前記低ドープドレイン領域の幅の範囲は略０．５μｍ〜１μｍである。
一実施例において、前記アレイ基板は、前記能動層と前記ゲート電極との間に設けられた第２絶縁層と、前記第１絶縁層と前記第２絶縁層を貫通するビアと、前記第１絶縁層の上に設けられ、前記ビアを介して前記ソース／ドレイン領域と接触するソース／ドレイン電極と、をさらに含む。
一実施例において、前記ソース／ドレイン領域のドープ濃度は、前記低ドープドレイン領域のドープ濃度より大きく、前記ソース／ドレイン領域のドープ濃度の範囲は略４．５×１０１５〜６×１０１５イオン／ｃｍ３であり、前記低ドープドレイン領域のドープ濃度の範囲は略５×１０１２〜４．５×１０１５イオン／ｃｍ３である。
本開示の第２発明は、表示パネルを提供する。前記表示パネルは、上記のようなアレイ基板を含む。
本開示の第３発明は、表示装置を提供する。前記表示装置は、上記のような表示パネルを含む。
本開示の第４発明は、アレイ基板の製造方法を提供する。前記アレイ基板の製造方法は、サブストレートに能動層を形成することと、前記能動層の上にゲート電極と第１電極を形成することと、前記ゲート電極と前記第１電極の上に第１絶縁層を形成することと、前記第１絶縁層の上にバリア材料層を形成することと、一次パターニング工程により前記バリア材料層に対して処理を行うことによって、バリア部と第２電極を形成し、前記第２電極の前記サブストレート上の投影と前記第１電極の前記サブストレート上の投影は少なくとも一部が重なり、前記バリア部における前記ゲート電極の一端側から離れて外側へ延びる部分の前記サブストレート上の投影は、前記能動層における前記ゲート電極の一端側から外側へ延びる部分のサブストレート上の投影内に位置することと、前記バリア部をマスクとして用いて、前記能動層に対して第１ドープを行うことによって、能動層のチャネル領域の両側に位置するソース／ドレイン領域と、前記チャネル領域と前記ソース／ドレイン領域との間に設けられた低ドープドレイン領域を形成することと、を含む。
一実施例において、前記バリア部は開口を有し、前記開口の前記サブストレート上の投影と前記ゲート電極の前記サブストレート上の投影は少なくとも一部が重なる。
一実施例において、前記低ドープドレイン領域の幅の範囲は略０．５μｍ〜１μｍである。
一実施例において、前記第１ドープのドープエネルギーは略３０Ｋｅｖ〜４０Ｋｅｖである。
一実施例において、前記ソース／ドレイン領域のドープ濃度は前記低ドープドレイン領域のドープ濃度より大きく、前記ソース／ドレイン領域のドープ濃度の範囲は略４．５×１０１５〜６×１０１５イオン／ｃｍ３であり、低ドープドレイン（ＬＤＤ）領域のドープ濃度の範囲は略５×１０１２〜４．５×１０１５イオン／ｃｍ３である。
一実施例において、前記チャネル領域の導電タイプはＮ型であり、前記低ドープドレイン領域の導電タイプと前記ソース／ドレイン領域のドープ領域の導電タイプはＰ型である。
一実施例において、前記アレイ基板の製造方法は、前記ゲート電極と前記第１電極を形成する前に、前記能動層の上に第２絶縁層を形成することと、前記ソース／ドレイン領域を形成した後に、前記第１絶縁層と前記第２絶縁層を貫通するビアを形成することと、前記第１絶縁層の上に、ビアを介して前記ソース／ドレイン領域と接触するソース／ドレイン電極を形成することと、をさらに含む。
一実施例において、前記ゲート電極と前記第１電極を形成することは、前記第２絶縁層の上にゲート電極材料層を形成することと、前記ゲート電極材料層に対してパターニングを行うことによって、前記ゲート電極と前記第１電極を形成することと、を含む。
一実施例において、前記アレイ基板の製造方法は、前記ゲート電極と前記第１電極を形成した後に、前記ゲート電極をマスクとして用いて前記能動層に対してドープを行うことによって、前記能動層のチャネル領域を限定することを、さらに含む。
以下、本開示の実施例の態様をより明確に説明するために、実施例の図面に対して簡単に説明する。以下で説明している図面は本開示の一部の実施例に係るものであり、本開示を制限するものではないことは明らかである。
本開示の実施例によるアレイ基板の模式図である。 本開示の実施例によるアレイ基板の模式図である。 本開示の実施例によるアレイ基板の模式図である。 本開示の実施例によるアレイ基板の模式図である。 本開示の実施例によるアレイ基板の製造方法のフロー模式図である。 本開示の実施例によるアレイ基板の製造方法のフロー模式図である。 本開示の実施例によるアレイ基板の製造方法の工程フロー図である。 本開示の実施例によるアレイ基板の製造方法の工程フロー図である。 本開示の実施例によるアレイ基板の製造方法の工程フロー図である。 本開示の実施例によるアレイ基板の製造方法の工程フロー図である。 本開示の実施例によるアレイ基板の製造方法の工程フロー図である。 本開示の実施例によるアレイ基板の製造方法の工程フロー図である。
以下、本開示の実施例の目的、態様と利点をより明確にするように、図面を参照しながら、本開示の実施例の態様を明確かつ完全に説明する。説明している実施例が本開示の実施例の一部であり、全ての実施例ではないことは明らかである。本開示の実施例の説明に基づいて、当業者の進歩的な労働を必要としない前提で得られる全ての他の実施例は、いずれも本開示の保護の範囲に属する。
本開示の要素及びその実施例を紹介する時、文脈上別に明示しない限り、本明細書と請求の範囲において使用されている単語の単数形は複数形を含み、その逆も同様である。「一」、「１つ」、「当該」及び「前記」という冠詞は１つ又は複数の要素が存在することを意味する。よって、単数形を言及する場合、通常、対応する用語の複数形が含まれる。「含める」、「含有」、「含まれる」及び「有する」という用語は、包括的であり、列挙された要素以外の別の要素が存在可能であることを意味する。
以下で表面に対する説明を図るために、例えば図面において方向を表記したように、「上」、「下」、「左」、「右」、「垂直」、「水平」、「頂（上部、トップ）」、「底（下部、ボトム）」という用語及びその派生語は開示文書に関するべきである。用語「に覆う」、「……上にある」、「……に位置決め」、「……上部に位置決め」は、例えば第１構成の第１要素が例えば第２構成の第２要素の上に存在し、しかし、第１要素と第２要素との間に例えば界面構成のような中間要素が存在し得ることを意味する。用語「接触」は、例えば第１構成の第１要素と例えば第２構成の第２要素を接続するが、二つの要素の界面には他の要素があっても又はなくてもよいことを意味する。
本開示の実施例はアレイ基板を提供し、サブストレートの上に設けられ、チャネル領域と、チャネル領域の両側に設けられたソース／ドレイン領域と、チャネル領域と前記ソース／ドレイン領域との間に設けられた低ドープドレイン領域とを含む能動層と、能動層の上に設けられたゲート電極及び第１電極と、ゲート電極及び第１電極の上に設けられた第１絶縁層と、第１絶縁層の上に設けられたバリア部及び第２電極と、を含み、第２電極のサブストレート上の投影と第１電極のサブストレート上の投影は少なくとも一部が重なり、前記バリア部の前記サブストレート上の投影は、前記低ドープドレイン領域の前記サブストレート上の投影を覆い、前記バリア部の前記サブストレート上の投影と前記ソース／ドレイン領域の前記サブストレート上の投影は重ならず、前記バリア部と前記第２電極は同層に設けられている。ここで、同層に設けられているとは、同一膜層により形成されることを意味する。
以下、図面を参照しながら、本開示の実施例についてさらに説明を行う。
図１（ａ）は本開示の実施例によるアレイ基板の模式図である。図１（ａ）に示すように、本開示の実施例によるアレイ基板は、サブストレート１０の上に設けられ、チャネル領域１１Ｃと、チャネル領域１１Ｃの両側に設けられたソース／ドレイン領域１１ＳＤと、チャネル領域１１Ｃと前記ソース／ドレイン領域１１ＳＤとの間に設けられた低ドープドレイン領域１１Ｌとを含む能動層１１と、能動層１１の上に設けられたゲート電極１２１及び第１電極１２２と、ゲート電極１２１及び第１電極１２２の上に設けられた第１絶縁層１３と、第１絶縁層１３の上に設けられたバリア部１４１及び第２電極１４２と、を含み、第２電極１４２のサブストレート１０上の投影と第１電極１２２のサブストレート１０上の投影は少なくとも一部が重なり、バリア部１４１のサブストレート１０上の投影は、低ドープドレイン領域１１Ｌのサブストレート１０上の投影を覆い、バリア部１４１のサブストレート１０上の投影とソース／ドレイン領域１１ＳＤのサブストレート１０上の投影は重ならず（つまり、バリア部１４１におけるゲート電極１２１から離れたエッジと低ドープドレイン領域１１Ｌにおけるゲート電極１２１から離れたエッジが互いにアライメントしている）、バリア部１４１と第２電極１４２は同層に設けられているとともに材料が同じである。ここで、「バリア部におけるゲート電極から離れたエッジと低ドープドレイン領域におけるゲート電極から離れたエッジが互いにアライメントしている」とは、バリア部のサブストレート上の投影の外側境界と低ドープドレイン領域のサブストレート上の投影の外側境界が大体重なることを意味する。
第１電極と第２電極はキャパシタを形成することによって、安定した電圧を保持する。例えば、ＯＬＥＤ構成に用いる時、第１電極と第２電極を含むキャパシタが１つの周期内の駆動トランジスタの電圧の安定性を保持することができるため、１つの周期内のＯＬＥＤの電流も安定させることができ、よって、ＯＬＥＤの発光の均一性と安定性を保証することができる。
図１（ａ）において、チャネル領域の両側のいずれにも低ドープドレイン領域１１Ｌが設けられているものを例示している。しかしながら、実際のニーズに応じて低ドープドレイン領域の位置を設けることができる。例えば、図１（ｂ）に示すように、低ドープドレイン領域はチャネル領域の片側のみに位置してもよい。図１（ｂ）は、ソース／ドレイン領域において第１電極から離れた１つの領域をドレインとした場合を示しており、この場合、チャネル領域の第１電極から離れた側のみに低ドープドレイン領域を設けてもよい。勿論、ソース／ドレイン領域において第１電極に近接する１つの領域をドレインとした場合、チャネル領域の第１電極に近接する側のみに低ドープドレイン領域を設けてもよい。
低ドープドレイン領域を設けることによって、薄膜トランジスタのリーク電流を低減させることができる。第２電極とバリア部が同層に設けられているため、両者は一次パターニング工程を採用して形成することができる。このように、第２電極とバリア部を形成する時、１つのマスクのみを使用することによって、アレイ基板の製造工程を簡易化することができ、生産の良品率が向上され、コストも節約される。
図２は本開示の実施例によるアレイ基板の模式図である。図２に示すように、バリア部は開口Ｐを有してもよい。当該開口Ｐのサブストレート１０上の投影とゲート電極１２１のサブストレート１０上の投影は少なくとも一部が重なる。バリア部にこのような開口を設けることによって、バリア部とゲート電極との間において生成可能な寄生キャパシタを防止又は低減させることができる。
一実施例において、低ドープドレイン領域の幅（バリア部１４１におけるゲート電極１２１から離れたエッジのサブストレート１０上の投影からチャネル領域１１Ｃのサブストレート１０上の投影までの距離ｄにも対応する）の範囲は略０．５μｍ〜１μｍである。このように距離を設けることによって、トランジスタのリーク電流を良く低減させることができる。
図３は本開示の実施例によるアレイ基板の模式図である。図３に示すように、本開示の実施例によるアレイ基板は、能動層１１とゲート電極１２１との間に設けられた第２絶縁層１５と、第１絶縁層１３と第２絶縁層１５を貫通するビアＶと、第１絶縁層１３の上に設けられ、ビアＶを介してソース／ドレイン領域１１ＳＤと接触するソース／ドレイン電極１６と、をさらに含む。
一実施例において、チャネル領域の導電タイプはＮ型であってもよく、低ドープドレイン領域のドープタイプと前記ソース／ドレイン領域のドープ領域の導電タイプはＰ型であってもよい。ソース／ドレイン領域のドープ濃度が前記低ドープドレイン領域のドープ濃度より大きいことが分かる。一実施例において、ソース／ドレイン領域のドープ濃度の範囲は略４．５×１０１５〜６×１０１５イオン／ｃｍ３であってもよく、低ドープドレイン（ＬＤＤ）領域のドープ濃度の範囲は略５×１０１２〜４．５×１０１５イオン／ｃｍ３であってもよい。
一方、本開示はアレイ基板の製造方法を提供する。
図４は本開示の実施例によるアレイ基板の製造方法のフロー模式図である。図４に示すように、本開示の実施例によるアレイ基板の製造方法は、
サブストレートの上に能動層を形成するステップＳ１０１と、
能動層の上にゲート電極と第１電極を形成するステップＳ１０３と、
ゲート電極と前記第１電極の上に第１絶縁層を形成するステップＳ１０５と、
第１絶縁層の上にバリア材料層を形成するステップＳ１０７と、
一次パターニング工程によりバリア材料層に対して処理を行うことによって、バリア部と第２電極を形成し、第２電極のサブストレート上の投影と第１電極のサブストレート上の投影は少なくとも一部が重なり、バリア部におけるゲート電極の一端側から外側へ延びる部分のサブストレート上の投影は、能動層におけるゲート電極の一端側から外側へ延びる部分のサブストレート上の投影内に位置するステップＳ１０９と、
バリア部をマスクとして用いて、能動層に対して第１ドープを行うことによって、能動層のチャネル領域の両側に位置するソース／ドレイン領域と、チャネル領域とソース／ドレイン領域との間に設けられた低ドープドレイン領域を形成するステップＳ１１１と、を含む。
一実施例において、バリア部は開口を有してもよい。当該開口のサブストレート上の投影とゲート電極のサブストレート上の投影は少なくとも一部が重なる。バリア部にこのような開口を設けることによって、バリア部とゲート電極との間において生成可能な寄生キャパシタを防止又は低減させることができる。
一実施例において、低ドープドレイン領域（バリア部におけるゲート電極から離れたエッジのサブストレート上の投影からチャネル領域のサブストレート上の投影までの距離ｄに対応する）の範囲は略０．５μｍ〜１μｍである。このように距離を設けることによって、トランジスタのリーク電流を良く低減させることができる。
一実施例において、第１ドープのドープエネルギーは略３０Ｋｅｖ〜４０Ｋｅｖであってもよい。チャネル領域の導電タイプはＮ型であってもよく、低ドープドレイン領域のドープタイプとソース／ドレイン領域のドープ領域の導電タイプはＰ型であってもよい。ソース／ドレイン領域のドープ濃度の範囲は略４．５×１０１５〜６×１０１５イオン／ｃｍ３であってもよく、低ドープドレイン（ＬＤＤ）領域のドープ濃度の範囲は略５×１０１２〜４．５×１０１５イオン／ｃｍ３であってもよい。
第２導電層の材料は、モリブデン（Ｍｏ）、モリブデンニオブ合金（ＭｏＮｂ）、アルミニウム（Ａｌ）、アルミニウムネオジム合金（ＡｌＮｄ）、チタン（Ｔｉ）、銅（Ｃｕ）、及びその組み合わせの中、少なくとも１種類を含むことができる。
図５は本開示の実施例によるアレイ基板の製造方法のフロー模式図である。図５に示す一実施例において、アレイ基板の製造方法は、
ゲート電極と第１電極を形成する前に、能動層の上に第２絶縁層を形成するステップＳ１０２と、
ゲート電極と第１電極を形成した後に、ゲート電極をマスクとして用いて能動層に対してドープを行うことによって、能動層のチャネル領域を限定するステップＳ１０４と、
前記ソース／ドレイン領域を形成した後に、第１絶縁層と第２絶縁層を貫通するビアを形成するステップＳ１１３と、
前記第１絶縁層の上に、ビアを介して前記ソース／ドレイン領域と接触するソース／ドレイン電極を形成するステップＳ１１５と、を含む。
一実施例において、ゲート電極と前記第１電極を形成することは、第２絶縁層の上にゲート電極材料層を形成することと、ゲート電極材料層に対してパターニングを行うことによって、ゲート電極と第１電極を形成することと、を含む。
図６（Ａ）〜図６（Ｆ）は本開示の実施例によるアレイ基板の製造方法の工程フロー図である。以下、図６を参照して、本開示の一実施例によるアレイ基板の製造方法についてさらに説明する。
図６（Ａ）に示すように、本開示の実施例によるアレイ基板の製造方法は、以下のような工程を含む。
サブストレート１０の上に能動層１１を形成する。サブストレートはガラスサブストレートを含んでもよく、高分子ポリマー、金属シート等のサブストレートの作成に適用する任意の材料を含んでもよい。能動層はシリコン材料を含んでもよい。低温ポリシリコン材料の電子遷移率がアモルファスシリコン材料の電子遷移率より優れるため、能動層をポリシリコン材料を含むように設けてもよい。一実施例において、サブストレートの上にアモルファスシリコン層を形成してから、アモルファスシリコンに対してエキシマレーザアニール（ＥＬＡ）処理を行うことによって、アモルファスシリコンをポリシリコンに変え、更に続いてポリシリコンに対して第１導電タイプを有するドープを行うことができる。例えば、第１導電タイプがＮ型である場合、１×１０１２〜２×１０１２イオン／ｃｍ３のドープ線量を採用することができる。一実施例において、Ｐ型シリコンを提供し、Ｐ型シリコンにＮウェルを形成することができる。当該Ｎウェルの上面とＰ型シリコンの上面は同じ表面に位置する。勿論、上記したドープステップを必要とせず、第１導電タイプを有する能動層を直接に提供してもよいことが分かる。
次に、能動層１１の上に第２絶縁層１５を形成する。第２絶縁層の材料は、シリコンの酸化物（ＳｉＯｘ）、シリコンの窒化物（ＳｉＮｘ）、ハフニウムの酸化物（ＨｆＯｘ）、シリコンの窒素酸化物（ＳｉＯＮ）、ＡｌＯｘ、及びその組み合わせの中、少なくとも１種類を含むことができる。
続いて、第２絶縁層１５の上にゲート電極１２１と第１電極１２２を形成する。具体的に、第２絶縁層の上にゲート電極材料層を形成してから、ゲート電極材料層に対してパターニングを行うことによって、ゲート電極１２１と第１電極１２２を形成することができる。ゲート電極材料層は、モリブデン（Ｍｏ）、モリブデンニオブ合金（ＭｏＮｂ）、アルミニウム（Ａｌ）、アルミニウムネオジム合金（ＡｌＮｄ）、チタン（Ｔｉ）、銅（Ｃｕ）、及びその組み合わせの中、少なくとも１種類を含むことができる。続いて、ゲート電極と第１電極をマスクとして、第２導電タイプのドープを行う。例えば、能動層の第１導電タイプがＮ型である場合、第２導電タイプはＰ型である。この場合、Ｐ型の第２導電タイプのドープに対して、５×１０１２〜４．５×１０１５イオン／ｃｍ３のドープ線量を採用することができる。
図６（Ｂ）に示すように、ゲート電極１２１と第１電極１２２の上にさらに第１絶縁層１３を形成する。第１絶縁層の材料は、シリコンの酸化物（ＳｉＯｘ）、シリコンの窒化物（ＳｉＮｘ）、ハフニウムの酸化物（ＨｆＯｘ）、シリコンの窒素酸化物（ＳｉＯＮ）、ＡｌＯｘ、及びその組み合わせの中、少なくとも１種類を含むことができる。
図６（Ｃ）に示すように、第１絶縁層１３の上にさらにバリア材料層１４を形成する。バリア材料層は、モリブデン（Ｍｏ）、モリブデンニオブ合金（ＭｏＮｂ）、アルミニウム（Ａｌ）、アルミニウムネオジム合金（ＡｌＮｄ）、チタン（Ｔｉ）、銅（Ｃｕ）、及びその組み合わせの中、少なくとも１種類を含むことができる。
続いて、図６（Ｄ）に示すように、一次パターニング工程によりバリア材料層１４に対して処理を行うことによって、バリア部１４１と第２電極１４２を形成する。例えば、具体的なステップは、バリア材料層の上にフォトレジストを形成し、バリア部と第２電極のパターンを含むマスクを用いて当該フォトレジストを露光してから、現像を行い、更にフォトレジストを保護層とすることによってバリア材料層をエッチングし、最後にフォトレジストを除去することであってもよい。図６（Ｄ）から分かるように、第２電極のサブストレート上の投影と第１電極のサブストレート上の投影は少なくとも一部が重なり、バリア部におけるゲート電極の一端側から外側へ延びる部分のサブストレート上の投影は、能動層におけるゲート電極の一端側から外側へ延びる部分のサブストレート上の投影内に位置する（つまり、バリア部におけるゲート電極から離れたエッジのサブストレート上の投影は、能動層におけるゲート電極から離れたエッジのサブストレート上の投影とゲート電極の対応するエッジのサブストレート上の投影との間に位置する）。バリア部と第２電極を形成する過程において、１つのマスクのみを使用することによって、工程を簡易化し、コストを節約し、良品率を向上させることができる。
バリア部は開口Ｐを有してもよい。当該開口Ｐのサブストレート１０上の投影とゲート電極１２１のサブストレート１０上の投影は少なくとも一部が重なる。バリア部にこのような開口を設けることによって、バリア部とゲート電極との間において生成可能な寄生キャパシタを防止又は低減させることができる。
バリア部におけるゲート電極から離れたエッジのサブストレート上の投影からチャネル領域のサブストレート上の投影までの距離の範囲（その後に形成する低ドープドレイン領域の幅に対応する）は略０．５μｍ〜１μｍであってもよい。このように距離を設けることによって、トランジスタのリーク電流を良く低減させることができる。
続いて、図６（Ｅ）に示すように、バリア部をマスク１４１として用いて、能動層１１に対して第１ドープを行うことによって、能動層１１のチャネル領域１１Ｃの両側に位置するソース／ドレイン領域１１ＳＤと、チャネル領域１１Ｃとソース／ドレイン領域１１ＳＤとの間に設けられた低ドープドレイン領域１１Ｌを形成する。能動層の導電タイプがＮ型である場合、Ｐ型ドープを採用することによって、今回のドープ後に形成された低ドープドレイン領域の導電タイプとソース／ドレイン領域のドープ領域の導電タイプがＰ型である。ドープのドープエネルギーは略３０Ｋｅｖ〜４０Ｋｅｖであってもよい。ソース／ドレイン領域のドープ濃度が前記低ドープドレイン領域のドープ濃度より大きいことが分かる。一実施例において形成されたソース／ドレイン領域のドープ濃度の範囲は略４．５×１０１５〜６×１０１５イオン／ｃｍ３であってもよく、低ドープドレイン領域のドープ濃度の範囲は略５×１０１２〜４．５×１０１５イオン／ｃｍ３であってもよい。
次に、図６（Ｆ）に示すように、第１絶縁層１３と第２絶縁層１５を貫通するビアＶを形成し、更に第１絶縁層１３の上にソース／ドレイン電極１６を形成する。ソース／ドレイン電極１６はビアＶを介してソース／ドレイン領域１１ＳＤと接触することが分かる。
本開示の実施例はさらに表示パネルと表示装置を提供する。本開示の実施例における表示パネルは、上記のようなアレイ基板を含む。本開示の実施例における表示装置は、携帯電話、タブレットコンピュータ、テレビ、ノードパソコン、デジタルフォトフレーム、カーナビ等の表示機能を有する任意の製品や部件であってもよい。
ある特定の実施例を説明したが、これらの実施例は単に例示的に開示したものであり、本開示の範囲を限定しているのではない。実際に、本明細書で説明している新規実施例は他の様々な形態で実施することができる。なお、本開示の要旨を逸脱しない範囲で、本明細書で説明している実施例の形態の種々の省略、置き換えや改善を行うことができる。添付の特許請求の範囲及びそれらの等価物は、本開示の範囲や精神内に落ちる類似な形式や修正を覆うように意図されている。
１０ サブストレート
１１ 能動層
１１Ｃ チャネル領域
１１ＳＤ ソース／ドレイン領域
１１Ｌ 低ドープドレイン領域
１３ 第１絶縁層
１５ 第２絶縁層
１２１ ゲート電極
１２２ 第１電極
１４１ バリア部
１４２ 第２電極
Ｖ ビア
Ｐ 開口

Claims (17)

  1. サブストレートの上に設けられ、チャネル領域と、前記チャネル領域の両側に設けられたソース／ドレイン領域と、前記チャネル領域と前記ソース／ドレイン領域との間に設けられた低ドープドレイン領域とを含む能動層と、
    前記能動層の上に設けられたゲート電極及び第１電極と、
    前記ゲート電極及び前記第１電極の上に設けられた第１絶縁層と、
    前記第１絶縁層の上に設けられたバリア部及び第２電極と、を含み、
    前記第２電極の前記サブストレート上の投影と前記第１電極の前記サブストレート上の投影は少なくとも一部が重なり、前記バリア部の前記サブストレート上の投影は、前記低ドープドレイン領域の前記サブストレート上の投影を覆い、前記バリア部の前記サブストレート上の投影と前記ソース／ドレイン領域の前記サブストレート上の投影は重ならず、前記バリア部と前記第２電極は同層に設けられている、
    アレイ基板。
  2. 前記バリア部は開口を有し、前記開口の前記サブストレート上の投影と前記ゲート電極の前記サブストレート上の投影は少なくとも一部が重なる、
    請求項１に記載のアレイ基板。
  3. 前記低ドープドレイン領域の幅の範囲は略０．５μｍ〜１μｍである、
    請求項２に記載のアレイ基板。
  4. 前記アレイ基板は、
    前記能動層と前記ゲート電極との間に設けられた第２絶縁層と、
    前記第１絶縁層と前記第２絶縁層を貫通するビアと、
    前記第１絶縁層の上に設けられ、前記ビアを介して前記ソース／ドレイン領域と接触するソース／ドレイン電極と、をさらに含む、
    請求項１〜３のいずれか１項に記載のアレイ基板。
  5. 前記ソース／ドレイン領域のドープ濃度は、前記低ドープドレイン領域のドープ濃度より大きく、前記ソース／ドレイン領域のドープ濃度の範囲は略４．５×１０１５〜６×１０１５イオン／ｃｍ３であり、前記低ドープドレイン領域のドープ濃度の範囲は略５×１０１２〜４．５×１０１５イオン／ｃｍ３である、
    請求項４に記載のアレイ基板。
  6. 前記能動層は、低温ポリシリコンを含む、
    請求項１〜５のいずれか１項に記載のアレイ基板。
  7. 請求項１〜６のいずれか１項に記載のアレイ基板を含む、
    表示パネル。
  8. 請求項７に記載の表示パネルを含む、
    表示装置。
  9. サブストレートの上に能動層を形成することと、
    前記能動層の上にゲート電極と第１電極を形成することと、
    前記ゲート電極と前記第１電極の上に第１絶縁層を形成することと、
    前記第１絶縁層の上にバリア材料層を形成することと、
    一次パターニング工程により前記バリア材料層に対して処理を行うことによって、バリア部と第２電極を形成し、前記第２電極の前記サブストレート上の投影と前記第１電極の前記サブストレート上の投影は少なくとも一部が重なり、前記バリア部における前記ゲート電極の一端側から外側へ延びる部分の前記サブストレート上の投影は、前記能動層における前記ゲート電極の一端側から外側へ延びる部分の前記サブストレート上の投影内に位置することと、
    前記バリア部をマスクとして用いて、前記能動層に対して第１ドープを行うことによって、能動層のチャネル領域の両側に位置するソース／ドレイン領域と、前記チャネル領域と前記ソース／ドレイン領域との間に設けられた低ドープドレイン領域を形成することと、を含む、
    アレイ基板の製造方法。
  10. 前記バリア部は開口を有し、前記開口の前記サブストレート上の投影と前記ゲート電極の前記サブストレート上の投影は少なくとも一部が重なる、
    請求項９に記載のアレイ基板の製造方法。
  11. 前記低ドープドレイン領域の幅の範囲は略０．５μｍ〜１μｍである、
    請求項１０に記載のアレイ基板の製造方法。
  12. 前記第１ドープのドープエネルギーは略３０Ｋｅｖ〜４０Ｋｅｖである、
    請求項９に記載のアレイ基板の製造方法。
  13. 前記ソース／ドレイン領域のドープ濃度は前記低ドープドレイン領域のドープ濃度より大きく、前記ソース／ドレイン領域のドープ濃度の範囲は略４．５×１０１５〜６×１０１５イオン／ｃｍ３であり、前記低ドープドレイン領域のドープ濃度の範囲は略５×１０１２〜４．５×１０１５イオン／ｃｍ３である、
    請求項９に記載のアレイ基板の製造方法。
  14. 前記チャネル領域の導電タイプはＮ型であり、前記低ドープドレイン領域の導電タイプと前記ソース／ドレイン領域のドープ領域の導電タイプはＰ型である、
    請求項９に記載のアレイ基板の製造方法。
  15. 前記アレイ基板の製造方法は、
    前記ゲート電極と前記第１電極を形成する前に、前記能動層の上に第２絶縁層を形成することと、
    前記ソース／ドレイン領域を形成した後に、前記第１絶縁層と前記第２絶縁層を貫通するビアを形成することと、
    前記第１絶縁層の上に、ビアを介して前記ソース／ドレイン領域と接触するソース／ドレイン電極を形成することと、をさらに含む、
    請求項９〜１４のいずれか１項に記載のアレイ基板の製造方法。
  16. 前記ゲート電極と前記第１電極を形成することは、
    前記第２絶縁層の上にゲート電極材料層を形成することと、
    前記ゲート電極材料層に対してパターニングを行うことによって、前記ゲート電極と前記第１電極を形成することと、を含む、
    請求項１５に記載のアレイ基板の製造方法。
  17. 前記アレイ基板の製造方法は、
    前記ゲート電極と前記第１電極を形成した後に、前記ゲート電極をマスクとして用いて前記能動層に対してドープを行うことによって、前記能動層のチャネル領域を限定することを、さらに含む、
    請求項９〜１４のいずれか１項に記載のアレイ基板の製造方法。
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