KR20010004417A - 반도체장치의 듀얼 게이트산화막 형성 방법 - Google Patents
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Abstract
본 발명은 얇은 게이트산화막은 질화산화막으로 형성하고 두꺼운 게이트산화막은 열산화막을 사용하여 형성함으로써 기술의 변동을 최소화하여 형성할 수 있도록 한 반도체장치의 듀얼 게이트산화막 형성 방법에 관한 것으로서, 반도체 기판(10)에 소자격리막(20)을 형성한 후 질화산화막(30)을 형성하는 단계와, 질화산화막(30)을 형성한 후 감광막(40)을 이용하여 제 1게이트산화막(32) 영역을 정의하는 단계와, 감광막 마스크를 이용하여 제 1게이트산화막(32) 영역을 제외한 나머지 영역의 질화산화막(30)을 제거하는 단계와, 질화산화막(30)을 제거한 후 전면에 열산화막(50)을 두껍게 형성하는 단계와, 열산화막(50)을 두껍게 형성한 후 전면에 게이트폴리(60)를 증착하고 감광막(40)으로 게이트영역을 정의하는 단계와, 감광막(40)을 게이트마스크로 게이트폴리(60) 및 열산화막(50)을 식각하여 제 2게이트산화막(52) 및 게이트전극(70)을 형성하는 단계를 포함하여 이루어져 기술의 변동을 최소화하여 이전세대의 공정조건을 적용함으로써 공정 개발 기간을 크게 단축시킬 수 있다는 이점이 있다.
Description
본 발명은 반도체장치의 듀얼 게이트산화막 형성 방법에 관한 것으로서, 보다 상세하게는 얇은 게이트산화막은 질화산화막으로 형성하고 두꺼운 게이트산화막은 열산화막을 사용하여 형성함으로써 기술의 변동을 최소화하여 형성할 수 있도록 한 반도체장치의 듀얼 게이트산화막 형성 방법에 관한 것이다.
FET(Field-Effect Transistor; 전계효과 트랜지스터)는 다수 캐리어가 반도체 표면을 따라서 드리프트 하는 것을 게이트 전계에 의해 제어하는 방식의 트랜지스터를 말하는 것으로서 소수캐리어의 주입이 없으므로 축적효과에 의한 응답 속도의 저하가 없고, 잡음이 적은 장점이 있다.
게이트산화막은 반도체장치에서 주전류를 제어하기 위한 신호가 입력되는 게이트전극과 반도체 기판과의 절연을 위해 형성되는 산화막으로 이 게이트산화막 위해 게이트전극을 형성하게 된다. 그리고 게이트전극의 형성은 다결정실리콘막을 증착시키고 전기전도성을 띠도록 하기 위해 보론이온을 주입시켜 게이트전극을 형성하게 된다.
위와 같은 FET를 사용하는 반도체 소자의 경우, 소자 동작시 역할에 따라 작동 전류가 달라질 수 있기 때문에 작동전류를 다르게 하려면 소자의 크기에 차이를 두거나 소자에 전압을 다르게 전달해야 한다. 그리고 또 하나의 방법은 게이트산화막의 두께를 다르게 만드는 방법이다.
예를 들어, 메모리셀 어레이와 제어회로가 원칩으로 형성된 MML(Merged Memory Logic) 소자는 크기가 같아도 각 부분에 따라 동작전류가 다르기 때문에 제어회로와 메모리셀 어레이를 원칩으로 제조할 때 소자의 크기를 바꾸지 않고 제어회로와 메모리셀 어레이에 동작전류를 다르게 하여야 한다. 그러기 위해서는 반도체장치의 게이트산화막의 두께를 다르게 형성하여야 한다.
이와 같은 듀얼 게이트산화막 형성기술은 동일한 산화막 재료를 바탕으로 이루어지고 있다.
즉, 열산화막을 바탕으로 하여 얇은 산화막과 두꺼운 산화막을 동일한 웨이퍼위에 형성하는 것을 기본으로 하여왔다. 그러나, 제조기술이 발전할수록 게이트산화막의 두께는 얇아지고 또한, 듀얼 도프드 폴리실리콘을 게이트전극으로 사용하면서 듀얼 게이트산화막 공정기술을 채택함에 있어 몇가지 문제점이 발생하고 있다. 그중에서도 특히 듀얼 도프드 폴리실리콘 게이트 전극을 채택한 기술에서 얇은 게이트산화막을 보론 침투를 방지하기 위하여 질화산화막을 사용할 때에는 두꺼운 게이트산화막도 질화산화막을 사용하여 왔다.
그런데, 통상적으로 듀얼 게이트산화막 형성 공정에서 두꺼운 게이트산화막은 이전 기술에서 사용하던 공정을 변경하지 않는 것을 원칙으로 하고 있으며 이렇게 함으로써 개발기간을 단축하여 왔다.
그러나, 얇은 게이트산화막을 보론 침투의 방지를 위하여 질화산화막을 사용할 경우에는 두꺼운 게이트산화막 부분에서 동일한 산화막 두께를 가진 트랜지스터에 비해 특성 변화하여 그대로 사용할 수 없는 문제가 있다.
예를 들어 0.18㎛ 디자인룰에서는 듀얼 도프드 폴리 게이트를 사용하는에 이때에는 PMOS에서 보론의 침투현상이 심각하게 대두된다. 따라서 이를 방지하기 위하여 게이트산화막을 질화산화막을 사용하는데 이렇게 되었을 때 두꺼운 게이트산화막을 질화산화막을 사용하게 되면 이미 개발되어 완료되어 있는 0.25㎛ 디자인룰 공정의 이온주입 조건등 일부 공정의 수정이 불가피한다. 왜냐하면 0.25㎛까지는 열산화막을 상용하여 셋업되었는데 전기적으로 동일한 두께의 게이트산화막을 사용한다고 하더라도 질화산화막은 질소의 영향으로 열산화막의 게이트산화막 보다 트랜지스터 특성이 크게 변하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 듀얼 게이트산화막 형성시 얇은 게이트산화막은 질화산화막으로 형성하고 두꺼운 게이트산화막은 열산화막을 사용하여 형성함으로써 기술의 변동을 최소화하여 형성할 수 있도록 한 반도체장치의 듀얼 게이트산화막 형성 방법을 제공함에 있다.
도 1내지 도 4는 본 발명에 의한 반도체장치의 듀얼 게이트산화막 형성 방법을 설명하기 위한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 소자격리막
30 : 열산화막 32 : 제 1게이트산화막
40 : 감광막 50 : 열산화막
52 : 제 2게이트산화막 60 : 게이트폴리
70 : 게이트전극
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판에 소자격리막을 형성한 후 질화산화막을 형성하는 단계와, 질화산화막을 형성한 후 감광막을 이용하여 제 1게이트산화막 영역을 정의하는 단계와, 감광막 마스크를 이용하여 제 1게이트산화막 영역을 제외한 나머지 영역의 질화산화막을 제거하는 단계와, 질화산화막을 제거한 후 전면에 열산화막을 두껍게 형성하는 단계와, 열산화막을 두껍게 형성한 후 전면에 게이트폴리를 증착하고 감광막으로 게이트영역을 정의하는 단계와, 감광막을 게이트마스크로 게이트폴리 및 열산화막을 식각하여 제 2게이트산화막 및 게이트전극을 형성하는 단계를 포함하여 이루어진다.
위와 같이 이루어진 본 발명은 얇은 제 1게이트산화막을 질화산화막으로 형성하고 두꺼운 제 2게이트산화막은 열산화막으로 형성하여 기술의 변동을 최소화하여 이전세대의 공정조건을 적용할 수 있도록 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 1내지 도 4는 본 발명에 의한 반도체장치의 듀얼 게이트산화막 형성 방법을 설명하기 위한 단면도들이다.
도 1에서 보는 바와 같이 기판(10)에 소자격리막(20)을 형성한 후 실리콘 기판(10) 위에 제 1게이트산화막(32)을 성장시킨다. 이때 제 1게이트산화막(32)은 열산화막으로 두께는 25Å정도 성장시킨다. 다음으로 NO가스 분위기에서 약 850℃∼900℃정도에서 열처리를 한다음 감광막(40)을 이용하여 얇은 제 1게이트산화막(32) 영역을 정의한다.
그런다음, 도 2와 같이 감광막 마스크를 이용하여 얇은 제 1게이트산화막(32) 영역을 제외한 나머지 영역은 HF로 제거한다음 황산 수조에서 감광막(40)을 제거하고 NH4OH 수조에서 표면을 세정한다. 이때 최초 25Å이었던 얇은 제 1게이트산화막(32)은 약 32Å정도가 된다.
그리고, 도 3에 도시된 바와 같이 도 2에서 얇은 제 1게이트산화막(32)을 질화산화막(30)으로 성장시킨 다음 열산화막(50)으로 두꺼운 제 2게이트산화막(52)을 성장시킨다. 이때 두꺼운 제 2게이트산화막(52)의 두께는 약 50Å으로 하며 이때 얇은 제 1게이트산화막(32) 영역은 Si와 게이트 절연체의 계면에 있는 질소의 영향으로 산화막의 성장이 억제된다. 실리콘 기판(10)위에서 열산화막(50)을 약 50Å정도 성장시킬 때 제 1게이트산화막(32) 위에서는 약 3Å정도의 절연막이 증가한다. 따라서, 두꺼운 제 2게이트산화막(52)을 50Å으로 했을 때 얇은 제 1게이트산화막(32)은 약 35Å정도가 된다. 다음에 게이트폴리(60)를 증착하고 감광막으로 게이트영역을 정의한다.
그런다음 도 4와 같이 게이트마스크를 이용하여 게이트 폴리(60) 및 제 2게이트산화막(52)을 건식식각하여 듀얼 게이트산화막 공정을 완료한다.
이렇게 함으로써 얇은 제 1게이트산화막(32)은 질화산화막(30)을 사용한 얇은 제 1게이트산화막(32)을 형성하고 두꺼운 제 2게이트산화막(52)은 종래의 열산화막(50)을 사용하여 듀얼 게이트산화막 공정을 달성할 수 있으며 이때 두꺼운 제 2게이트산화막을 위한 이온주입공정 조건은 전세대의 기술을 그대로 사용할 수 있는 것이다.
상기한 바와 같이 본 발명은 듀얼 게이트산화막 공정시 얇은 게이트산화막은 질화산화막으로 형성하고 두꺼운 게이트산화막은 열산화막을 사용하여 형성함으로써 기술의 변동을 최소화하여 이전세대의 공정조건을 적용함으로써 공정 개발 기간을 크게 단축시킬 수 있다는 이점이 있다.
Claims (5)
- 반도체 기판에 소자격리막을 형성한 후 질화산화막을 형성하는 단계와,상기와 같이 질화산화막을 형성한 후 감광막을 이용하여 제 1게이트산화막 영역을 정의하는 단계와,상기 감광막 마스크를 이용하여 상기 제 1게이트산화막 영역을 제외한 나머지 영역의 상기 질화산화막을 제거하는 단계와,상기와 같이 질화산화막을 제거한 후 전면에 열산화막을 두껍게 형성하는 단계와,상기 열산화막을 두껍게 형성한 후 전면에 게이트폴리를 증착하고 감광막으로 게이트영역을 정의하는 단계와,상기 감광막을 게이트마스크로 상기 게이트폴리 및 상기 열산화막을 식각하여 제 2게이트산화막 및 게이트전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 듀얼 게이트산화막 형성방법.
- 제 1항에 있어서, 상기 질화산화막은열산화막을 증착한 후 약 850℃∼900℃정도의 NO가스 분위기에서 열처리를 진행하여 형성하는 것을 특징으로 하는 반도체장치의 듀얼 게이트산화막 형성 방법.
- 제 2항에 있어서, 상기 열산화막은 25Å정도의 두께로 성장시키는 것을 특징으로 하는 반도체장치의 듀얼 게이트산화막 형성 방법.
- 제 1항에 있어서, 상기 질화산화막을 제거하는 단계는HF로 제거한 다음 황산 수조에서 감광막을 제거하고 NH4OH 수조에서 표면을 세정하는 것을 특징으로 하는 반도체장치의 듀얼 게이트산화막 형성 방법.
- 제 1항에 있어서, 상기 열산화막은 약 50Å 두께로 성장시키는 것을 특징으로 하는 반도체장치의 듀얼 게이트산화막 형성 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |