KR20010017084A - 반도체장치의 듀얼 게이트산화막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체장치의 듀얼 게이트산화막 형성 방법에 관한 것으로서, 보다 상세하게는 단일 기판상에 게이트산화막 두께가 서로 다른 2종류의 트랜지스터를 형성하기 위해 두꺼운 게이트산화막이 형성되는 부위(15)에 아르곤 스퍼터링 공정을 진행하여 산화막이 빨리 성장되도록 함으로써 한번의 산화 공정으로 서로 다른 두께의 게이트산화막을 동시에 형성시킴으로써 공정의 단순화 및 정확한 두께의 조정을 꾀할 수 있게 된다.
Description
본 발명은 반도체장치의 듀얼 게이트산화막 형성 방법에 관한 것으로서, 보다 상세하게는 단일 기판상에 게이트산화막 두께가 서로 다른 2종류의 트랜지스터를 형성하기 위해 두꺼운 게이트산화막이 형성되는 부위에 아르곤 스퍼터링 공정을 진행하여 산화막이 빨리 성장되도록 함으로써 한번의 산화 공정으로 서로 다른 두께의 게이트산화막을 동시에 형성시킴으로써 공정의 단순화 및 정확한 두께의 조정을 꾀할 수 있도록 한 반도체장치의 듀얼 게이트산화막 형성 방법에 관한 것이다.
FET(Field-Effect Transistor; 전계효과 트랜지스터)는 다수 캐리어가 반도체 표면을 따라서 드리프트 하는 것을 게이트 전계에 의해 제어하는 방식의 트랜지스터를 말하는 것으로서 소수캐리어의 주입이 없으므로 축적효과에 의한 응답 속도의 저하가 없고, 잡음이 적은 장점이 있다.
게이트산화막은 반도체장치에서 주전류를 제어하기 위한 신호가 입력되는 게이트전극과 반도체 기판과의 절연을 위해 형성되는 산화막으로 이 게이트산화막 위해 게이트전극을 형성하게 된다. 그리고 게이트전극의 형성은 다결정실리콘막을 증착시키고 전기전도성을 띠도록 하기 위해 보론이온을 주입시켜 게이트전극을 형성하게 된다.
위와 같은 FET를 사용하는 반도체 소자의 경우, 소자 동작시 역할에 따라 작동 전류가 달라질 수 있기 때문에 작동전류를 다르게 하려면 소자의 크기에 차이를 두거나 소자에 전압을 다르게 전달해야 한다. 그리고 또 하나의 방법은 게이트산화막의 두께를 다르게 만드는 방법이다.
예를 들어, 메모리셀 어레이와 제어회로가 원칩으로 형성된 MML(Merged Memory Logic) 소자는 크기가 같아도 각 부분에 따라 동작전류가 다르기 때문에 제어회로와 메모리셀 어레이를 원칩으로 제조할 때 소자의 크기를 바꾸지 않고 제어회로와 메모리셀 어레이에 동작전류를 다르게 하여야 한다. 그러기 위해서는 반도체장치의 게이트산화막의 두께를 다르게 형성하여야 한다.
도 1 내지 도 8에 종래기술에 의한 반도체장치의 듀얼 게이트산화막 형성 방법을 설명하기 위한 단면도들을 도시하였다.
도 1에 도시된 바와 같이 실리콘 기판(10)상에 소자분리용 필드산화막(20)을 형성한다.
그런다음 도 2와 같이 게이트산화막(30)을 소자가 형성될 활성영역위로 형성한다.
그리고, 도 3과 같이 포토공정을 통하여 두꺼운 게이트산화막(32)이 형성될 부분의 감광막(40)은 남게하고, 얇은 게이트산화막(34)이 형성될 부분은 습식식각을 실시하여 기판이 드러날때까지 게이트산화막(30)을 제거한다.
그런다음, 도 4와 같이 감광막(40)을 제거한 후 전면에 산화공정을 실시하여 두꺼운 게이트산화막(32)과 얇은 게이트산화막(34)이 단일 기판(10)상에 존재하도록 한다.
그런다음, 도 5와 같이 두꺼운 게이트산화막(32)과 얇은 게이트산화막(34)을 형성한 후 그 위로 폴리실리콘막(50)을 전면 증착한다.
그리고, 도 6과 같이 포토공정을 통해 게이트전극을 패터닝하고 식각공정을 통해 두꺼운 게이트산화막(32)을 갖는 제 1게이트전극(52)과 얇은 게이트산화막(34)을 갖는 제 2게이트전극(54)을 형성한다.
그런다음, 도 7과 같이 제 1게이트전극(52) 및 제 2게이트전극(54) 형성을 위한 식각공정에서 발생된 손상을 치유하기 위해 얇은 산화막(60)을 형성시키고, 낮은 농도로 이온주입을 하여 소오스 및 드레인 영역(80)에 LDD(Light Doped Drain)을 형성한다.
그리고, 도 8과 같이 제 1게이트전극(52) 및 제 2게이트전극(54) 측면에 스페이서(70)를 형성한 후 높은 농도의 소오스 및 드레인 영역(80)에 이온주입을 실시하게 된다.
이와 같이 형성된 듀얼 게이트산화막은 두꺼운 게이트산화막(32)을 형성하기 위해 1차로 게이트산화막을 형성한 후 감광막 증착, 감광막 제거 및 2차로 산화 공정을 진행하여 두꺼운 게이트산화막(32) 및 얇은 게이트산화막(34)를 형성되므로 이 과정에서 불순물에 의한 전하 함유 및 산화막질 특성 저하를 초래할 수 있고, 특히 미세 트랜지스터 형성시 상대적으로 두꺼운 게이트산화막(32)도 절대적으로는 100Å미만의 얇은 막으로 형성될 수 있으므로 막질특성 저하 및 두께 조절상의 문제점이 더욱 심화된다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 두꺼운 게이트산화막이 형성될 부위에 아르곤 스퍼터링을 실시하여 비정질상태로 만든 후 산화공정을 진행함으로써 산화막 성장 속도에 따라 두께가 서로 다른 게이트산화막을 형성함으로써 공정의 단순화 및 게이트산화막의 정확한 두께의 조정을 꾀할 수 있도록 한 반도체장치의 듀얼 게이트산화막 형성 방법을 제공함에 있다.
도 1 내지 도 8은 종래기술에 의한 반도체장치의 듀얼 게이트산화막 형성 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 15는 본 발명에 의한 반도체장치의 듀얼 게이트산화막 형성 방법을 설명하기 위한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 필드산화막
30 : 게이트산화막 40 : 감광막
50 : 폴리실리콘막 52 : 제 1게이트전극
54 : 제 2게이트전극 60 : 산화막
70 : 스페이서 80 : 소오스 및 드레인
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 상에 소자분리용 필드산화막을 형성하고, 두꺼운 게이트산화막이 형성될 부분을 오픈시킨 감광막을 도포하는 단계와, 감광막이 오픈된 부분의 기판을 비정질상태로 변화시킨 후 산화공정을 진행하는 단계와, 산화공정을 진행한 후 전면에 폴리실리콘막을 증착하는 단계와, 실리콘막을 증착한 후 포토공정 및 식각공정을 통해 게이트전극을 형성하는 단계를 포함하여 이루어진다.
위와 같이 이루어진 본 발명은 두꺼운 게이트산화막이 형성될 부분의 기판 상태를 비정질상태로 변화시켜 산화공정시 산화막 형성속도를 빠르게 함으로써 다른 부분보다 두꺼운 게이트산화막이 증착되도록 하여 한 번의 산화공정으로 두께가 서로 다른 듀얼 게이트산화막을 형성할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 9 내지 도 15는 본 발명에 의한 반도체장치의 듀얼 게이트산화막 형성 방법을 설명하기 위한 단면도들을 도시하였다.
도 9에 도시된 바와 같이 실리콘 기판(10)상에 소자분리용 필드산화막(20)을 형성한다.
그런다음 도 10과 같이 두꺼운 게이트산화막(32)이 형성될 부분을 오픈시킨 감광막(40)을 도포하고 아르곤 스퍼터링을 진행하여 오픈된 부분(15)의 기판(10) 표면을 비정질 상태로 만든다.
그리고, 도 11과 같이 산화공정을 진행하여 두꺼운 게이트산화막(32)과 얇은 게이트산화막(34)을 동시에 형성한다.
아르곤 스퍼터링에 의해 기판 표면이 비정질 상태로 변화된 부분(15)이 그렇지 않은 부분에 비해 산화막 형성속도가 빠르기 때문에 동일한 조건에서 산화공정을 진행하여도 서로 다른 두께의 게이트산화막(32)(34)이 형성된다.
그런다음, 도 12와 같이 두꺼운 게이트산화막(32)과 얇은 게이트산화막(34)을 형성한 후 그 위로 폴리실리콘막(50)을 전면 증착한다.
그리고, 도 13과 같이 포토공정을 통해 게이트전극을 패터닝하고 식각공정을 통해 두꺼운 게이트산화막(32)을 갖는 제 1게이트전극(52)과 얇은 게이트산화막(34)을 갖는 제 2게이트전극(54)을 형성한다.
그런다음, 도 14와 같이 제 1게이트전극(52) 및 제 2게이트전극(54) 형성을 위한 식각공정에서 발생된 손상을 치유하기 위해 얇은 산화막(60)을 형성시키고, 낮은 농도로 이온주입을 하여 소오스 및 드레인 영역(80)에 LDD(Light Doped Drain)을 형성한다.
그리고, 도 15와 같이 제 1게이트전극(52) 및 제 2게이트전극(54) 측면에 스페이서(70)를 형성한 후 높은 농도의 소오스 및 드레인 영역(80)에 이온주입을 실시하게 된다.
상기한 바와 같이 본 발명은 두꺼운 게이트산화막이 형성될 부분에 아르곤 스퍼터링 공정을 실시하여 비정질상태로 변환시켜 산화막 성장 속도를 다른 부분보다 빠르게 함으로써 한 번의 산화공정으로 서로 다른 두께의 게이트산화막을 형성할 수 있도록 하여 공정의 단순화는 물론, 불순물 및 전하에 오염되지 않은 고신뢰성의 듀얼 게이트산화막을 한 번의 산화공정으로 형성할 수 있다는 이점이 있다.
또한, 아르곤 스퍼터링 공정을 통해 기판 표면의 비정질층의 두께를 조절함으로써 정확한 게이트산화막의 두께 조절이 가능하다는 이점이 있다.
Claims (2)
- 반도체 기판 상에 소자분리용 필드산화막을 형성하고, 두꺼운 게이트산화막이 형성될 부분을 오픈시킨 감광막을 도포하는 단계와,상기 감광막이 오픈된 부분의 기판을 비정질상태로 변화시킨 후 산화공정을 진행하는 단계와,상기 산화공정을 진행한 후 전면에 폴리실리콘막을 증착하는 단계와,상기 실리콘막을 증착한 후 포토공정 및 식각공정을 통해 게이트전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 듀얼 게이트산화막 형성 방법.
- 제 1항에 있어서, 상기 기판을 비정질상태로 변화시키는 공정은 아르곤 스퍼터링 공정으로 진행하는 것을 특징으로 하는 반도체장치의 듀얼 게이트산화막 형성 방법.
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Cited By (3)
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1999
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