KR19990062230A - 반도체장치의 듀얼 게이트산화막 형성 방법 - Google Patents

Abstract

본 발명은 메모리셀 어레이와 제어회로를 원칩으로 형성하는 메모리소자의 경우 메모리셀 어레이와 제어회로에 각기 다른 동작전류가 공급되도록 하기 위해 게이트산화막의 두께를 각기 다르게 형성하는 반도체장치의 듀얼 게이트산화막 형성 방법에 관한 것으로, 반도체 기판에 소자간 분리를 위한 필드산화막을 형성한 다음 상부 전면에 제1산화막을 형성하는 단계와, 상기 제1산화막위에 실리콘박막을 형성하는 단계와, 얇은 게이트산화막이 형성될 부분의 실리콘박막이 노출되도록 마스크를 형성하는 단계와, 상기 마스크를 통해 실리콘박막을 식각하여 제1산화막을 노출시키는 단계와, 상기 구조물을 산화시켜 제2산화막을 형성하는 단계와, 상기 구조물 전체 상부에 도전층을 형성한 후 게이트전극 마스크를 통해 게이트산화막을 형성하는 단계로 이루어져 소자의 역할에 따라 동작전류를 달리하여 구동될 수 있다.

Description

반도체장치의 듀얼 게이트산화막 형성 방법

본 발명은 반도체장치의 듀얼 게이트산화막 형성 방법에 관한 것으로서, 보다 상세하게는 메모리셀 어레이와 제어회로를 원칩으로 형성하는 메모리소자의 경우 메모리셀 어레이와 제어회로에 각기 다른 동작전류가 공급되도록 하기 위해 게이트산화막의 두께를 각기 다르게 형성하는 반도체장치의 듀얼 게이트산화막 형성 방법에 관한 것이다.

FET(Field-Effect Transistor; 전계효과 트랜지스터)는 다수 캐리어가 반도체 표면을 따라서 드리프트 하는 것을 게이트 전계에 의해 제어하는 방식의 트랜지스터를 말하는 것으로서 소수캐리어의 주입이 없으므로 축적효과에 의한 응답 속도의 저하가 없고, 잡음이 적은 장점이 있다.

게이트산화막은 반도체장치에서 주전류를 제어하기 위한 신호가 입력되는 게이트전극과 반도체 기판과의 절연을 위해 형성되는 산화막으로 이 게이트산화막 위해 게이트전극을 형성하게 된다. 그리고 게이트전극의 형성은 다결정실리콘막을 증착시키고 전기전도성을 띠도록 하기 위해 보론이온을 주입시켜 게이트전극을 형성하게 된다.

위와 같은 FET를 사용하는 반도체 소자의 경우, 소자 동작시 역할에 따라 작동 전류가 달라질 수 있기 때문에 작동전류를 다르게 하려면 소자의 크기에 차이를 두거나 소자에 전압을 다르게 전달해야 한다. 그리고 또 하나의 방법은 게이트산화막의 두께를 다르게 만드는 방법이다.

예를 들어, 메모리셀 어레이와 제어회로가 원칩으로 형성된 MML(Merged Memory Logic) 소자는 크기가 같아도 각 부분에 따라 동작전류가 다르기 때문에 제어회로와 메모리셀 어레이를 원칩으로 제조할 때 소자의 크기를 바꾸지 않고 제어회로와 메모리셀 어레이에 동작전류를 다르게 하여야 한다. 그러기 위해서는 반도체장치의 게이트산화막의 두께를 다르게 형성하여야 한다.

그런데 일반적으로 게이트산화막은 도1에 도시된 바와 같이 기판(10)위에 각 셀간을 격리시키기 위해 필드산화막(20)을 형성하고, 게이트산화막(30)과 폴리실리콘을 차례대로 증착한 후 부분식각하여 게이트전극(40)을 형성하게 된다. 이때 형성된 게이트산화막(30)은 각각 동일한 두께로 형성되기 때문에 원칩으로 메모리셀 어레이와 제어회로를 설계할 경우 작동전류가 차이나기 때문에 설계상 수정이 필요하다는 문제점이 있을 뿐만 아니라 설계변경이 없을 경우 작동전류의 차이로 메모리의 성능이 저하된다는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 메모리셀 어레이와 제어회로를 원칩으로 형성하는 메모리장치에 적용되는 반도체장치의 게이트산화막을 비대칭으로 형성하여 각각 동작전류를 다르게 할 수 있도록 한 반도체장치의 듀얼 게이트산화막에 관한 것이다.

도1은 일반적인 반도체장치의 게이트를 나타낸 단면도이다.

도2 내지 도9는 본 발명에 의한 반도체장치의 듀얼 게이트산화막 형성 과정을 단계적으로 나타낸 단면도이다.

- 도면의 주요부분에 대한 부호의 설명 -

10 : 기판 20 : 필드산화막

30 : 게이트산화막 32 : 제1산화막

34 : 제2산화막 40 : 게이트전극

45 : 폴리실리콘 50 : 실리콘박막

60 : 감광막

상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판에 소자간 분리를 위한 필드산화막을 형성한 다음 상부 전면에 제1산화막을 형성하는 단계와, 상기 제1산화막위에 실리콘박막을 형성하는 단계와, 얇은 게이트산화막이 형성될 부분의 실리콘박막이 노출되도록 마스크를 형성하는 단계와, 상기 마스크를 통해 실리콘박막을 식각하여 제1산화막을 노출시키는 단계와, 상기 구조물을 산화시켜 제2산화막을 형성하는 단계와, 상기 구조물 전체 상부에 도전층을 형성한 후 게이트전극 마스크를 통해 게이트산화막을 형성하는 단계로 이루어지는 것을 특징으로 한다.

상기와 같이 이루어진 본 발명은 제1산화막위에 형성된 양질의 실리콘박막을 게이트산화막의 두께를 얇게 만들 부분의 실리콘 박막을 식각하여 실리콘박막이 존재하는 부분은 두 번째 산화막을 형성하는 과정에서 성장속도가 빠르고 실리콘박막이 존재하지 않는 부분은 성장속도가 느려 산화막의 성장속도의 차이로 서로 다른 두께의 산화막을 형성하게 된다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도2 내지 도9는 본 발명에 따른 반도체장치의 듀얼 게이트산화막 형성 방법의 실시예로서 형성과정을 단계적으로 나타낸 단면도이다.

도2는 실리콘 기판(10)위에 소자간의 절연을 위한 필드산화막(20)이 형성된 상태를 나타낸 단면도이다.

도3은 도2에서와 같이 형성된 필드산화막(20)이 형성된 결과물 위에 얇은 두께의 제1산화막(32)이 형성된 상태를 나타낸 단면도이다.

이때 제1산화막(32)의 두께를 얇게 형성하는 이유는 이후에 다시 산화막을 더 성장시키는 단계를 위해 미리 얇게 형성하는 것이다.

도4는 도3에서와 같이 얇게 형성된 제1산화막(32)위에 에피텍셜 방법으로 양질의 실리콘박막(50)이 형성된 상태를 나타낸 단면도이다.

도5는 게이트산화막이 얇게 형성될 부분의 실리콘박막(50)을 식각시키기 위해 도4에서와 같이 형성된 실리콘박막(50)위에 감광막(60)이 형성된 상태를 나타낸 단면도이다.

도6은 도5에서와 같이 형성된 감광막(60)을 통해 선택비가 뛰어난 식각으로 실리콘박막(50)이 제거하여 제1산화막(32)이 노출된 상태를 나타낸 단면도이다.

도7은 도6에서와 같이 실리콘박막(50)을 선택적으로 식각시킨 결과물을 감광막(60)을 제거하고 제1산화막(32)을 성장시켜 실리콘박막(50)이 있는 부분에서는 제1산화막(32) 성장속도가 실리콘박막(50)이 식각된 부분에서 보다 빨리 형성되어 제2산화막(34)의 두께가 다르게 형성된다.

도8은 도7에서와 같이 두께가 다르게 형성된 제1산화막(32)과 제2산화막(34)위에 게이트전극으로 사용할 도전층인 폴리실리콘(45)이 증착된 상태를 나타낸 단면도이다.

도9는 도8에서와 같이 형성된 폴리실리콘(45)을 소오드와 드레인이 형성된 부위의 폴리실리콘(45)과 제2산화막(34)과 제1산화막(32)을 차례대로 식각하여 게이트전극(40)과 게이트산화막(30)이 형성된 상태를 나타낸 단면도이다.

상기한 바와 같이 본 발명은 소자의 특성별로 동작 전류가 다른 소자를 제조할 때 게이트산화막의 두께를 부분적으로 다르게 형성함으로서 별도의 소자를 원칩으로 집적화할 때 설계의 변경없이 작동전류가 다른 소자들을 만들 수 있다는 이점이 있다.

또한 각각 소자의 작동전류에 맞게 작동전류로 구동시킬 수 있기 때문에 소자의 특성을 향상시킬 수 있다는 이점이 있다.

Claims (3)

1. 반도체 기판에 소자간 분리를 위한 필드산화막을 형성한 다음 상부 전면에 제1산화막을 형성하는 단계와,

   상기 제1산화막위에 실리콘박막을 형성하는 단계와,

   얇은 게이트산화막이 형성될 부분의 실리콘박막이 노출되도록 마스크를 형성하는 단계와,

   상기 마스크를 통해 실리콘박막을 식각하여 제1산화막이 노출되도록 하는 단계와,

   상기 구조물 상부에 제2산화막을 형성하는 단계와,

   상기 구조물 전체 상부에 도전층을 형성한 후 게이트전극 마스크를 통해 게이트산화막을 형성하는 단계

   로 이루어지는 것을 특징으로 한 반도체장치의 듀얼 게이트산화막 형성 방법.
2. 제1항에 있어서, 상기 실리콘박막은

   에피텍셜 성장에 형성하는 것을 특징으로 한 반도체장치의 듀얼 게이트산화막 형성 방법.
3. 제1항에 있어서, 상기 도전층은 폴리실리콘인 것을 특징으로 하는 반도체장치의 듀얼 게이트산화막 형성 방법.