KR19990006154A

KR19990006154A - 반도체 소자의 듀얼 게이트절연막 및 그 형성방법

Info

Publication number: KR19990006154A
Application number: KR1019970030376A
Authority: KR
Inventors: 안희균; 황정웅
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-25

Abstract

본 발명은 반도체 소자의 듀얼 게이트절연막 및 그 형성방법에 관한 것으로, 보다 자세하게는 고전압영역의 게이트절연막을 질화막으로 사용하여, 게이트절연막의 형성공정중, 특성이 저하되는 공정을 대체하고, 게이트절연막의 형성공정을 단순화하여 게이트절연막의 특성을 향상시킬 수 있는 반도체 소자의 듀얼 게이트절연막 및 그 형성방법에 관한 것이다.

본 발명은, 고전압영역과 저전압영역이 정의되고, 상기 고전압영역과 저전압 영역을 전기적으로 격리하는 필드옥사이드가 형성된 웨이퍼를 제공하는 단계; 상기 고전압영역에 질화막(Si₃O₄)으로 형성된 소정의 유전율을 갖는 게이트절연막과, 상기 저전압영역에 산화막으로 형성된 소정의 유전율을 갖는 게이트절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법을 제공한다.

Description

반도체 소자의 듀얼 게이트절연막 및 그 형성방법

본 발명은 반도체 소자의 듀얼 게이트절연막 및 그 형성방법에 관한 것으로, 특히, 게이트절연막의 형성공정중, 특성이 저하되는 공정을 대체하여, 게이트절연막의 특성을 향상시킬 수 있는 반도체 소자의 듀얼 게이트절연막 및 그 형성방법에 관한다.

반도체 소자의 고집적화에 대한 요구에 따라, 최근 하나의 소자 내에 고전압과 저전압용의 트랜지스터가 동시에 형성된 트랜지스터가 대두되었다. 여기서, 상기 고전압용 및 저전압용 트랜지스터의 게이트절연막은 그 유전율이 상대적으로 각각 크고 작게 형성되어야 한다.

따라서, 상기 게이트절연막의 유전율의 요구조건을 달성하기 위해, 종래의 일반적인 경우, 산화막으로 형성된 게이트절연막의 두께를 조절하는 방법이 사용되었다. 즉, 고전압용 게이트산화막은 그 두께를 상대적으로 두껍게 형성하고, 반대로 저전압용 게이트산화막은 그 두께를 상대적으로 얇게 형성하는 방법이 사용되었다.

도 1A 내지 도 1C는 종래의 일반적인 반도체 소자의 듀얼 게이트절연막 및 그 형성방법을 설명하기 위한 공정도이다.

도 1A는 실리콘 기판(11)상에 열공정으로 옥시데이션을 실시하여, 제1산화막(12)을 소정의 두께로 형성한 상태를 도시한 것이다. 상기 제1산화막(12)은 이후 공정에서, 고전압용 게이트절연막으로 사용됨을 고려하여 그 두께를 설정한다.

다음으로 도 1B에 도시된 바와 같이, 도 1A의 구조물의 고전압영역(H)에 포토리지스트(13)을 형성한다. 그후 도시되지는 않았지만, 건식식각과 같은 등방성식각을 실시하여, 저전압영역(L)의 제1산화막(12)을 제거한다.

이후, 도 1C에 도시된 바와 같이, 포토리지스트(13)를 제거하고, 다시 옥시데이션 공정을 실시하여, 제2산화막(14)을 형성한다. 여기서, 도시되지는 않았지만, 상기 포토리지스트(13)를 제거한 이후에 희생산화막을 형성하여 제거함으로써, 포토리지스트(13)의 잔존물(Residue)을 제거한다.

또다른 종래의 일반적인 듀얼 게이트절연막 형성방법은, 상기 제1산화막(12) 형성후, 고전압영역에 포토리지스트(13)를 형성한 다음, 식각공정으로 저전압영역의 게이트절연막을 필요한 두께만큼 식각하는 방법이다.

그러나, 상기와 같은 종래 기술은 다음과 같은 문제점을 내재한다.

첫째, 고전압영역의 게이트절연막, 즉 제1산화막의 형성시, 포토리지스트마스킹을 형성하고 제거한후 다시 산화막을 도포하는 공정을 필요로 하기 때문에, 제1산화막의 계면이 손상되어 제2산화막과의 접합 상태가 불안정해져, 게이트절연막으로서의 특성저하를 필연적으로 수반한다.

둘째, 고전압영역의 게이트절연막은 도 1C에 도시된 바와 같이 제1 및 제2산화막으로 구성되기 때문에, 그 두께는 서로 종속되어 설정되야 한다. 이는 공정을 복잡하게 하며, 게이트절연막의 유전율을 정확하게 구현하는데 확률적으로 저해요인이 된다.

셋째, 제1산화막을 식각하여 저전압영역의 게이트절연막을 형성하는 공정의 경우, 산화막이 손상되고, 또한 바람직한 두께를 일정하게 구현하는 것이 어렵다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여, 고전압영역의 게이트절연막 형성시, 그 특성저하를 유발하는 2차에 걸친 산화막 형성을 배제하여, 게이트절연막의 특성을 향상시킬 수 있는 반도체 소자의 듀얼 게이트절연막 및 그 형성방법을 제공하는데 그 목적이 있다.

도 1A 내지 도 1C은 종래 기술에 따른 반도체 소자의 게이트절연막을 설명하기 위한 공정도.

도 2A 내지 도 2D는 본 발명에 따른 반도체 소자의 게이트절연막을 설명하기 위한 공정도.

도 3은 본 발명에 따른 반도체 소자의 게이트절연막을 설명하기 위한 도면.

도면의 주요 부분에 대한 부호의 설명

21: 웨이퍼22: 필드산화막

23: 질화막24: 포터리지스트

25: 산화막33: 산화박막

H: 고전압영역L: 저전압영역

상기와 같은 목적을 달성하기 위해 본 발명은, 고전압영역과 저전압영역이 정의되고, 상기 고전압영역과 저전압영역을 전기적으로 격리하는 필드옥사이드가 형성된 웨이퍼를 제공하는 단계; 상기 고전압영역에 질화막(Si₃O₄)으로 형성된 소정의 유전율을 갖는 게이트절연막과, 상기 저전압영역에 산화막으로 형성된 소정의 유전율을 갖는 게이트절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법을 제공한다.

본 발명에 따르면, 고전압영역의 게이트절연막의 형성공정이 단순화된다.

또한 고전압영역과 저전압영역의 게이트절연막 형성시 각각 독립적으로 그 두께를 조절한다.

[실시예]

이하, 도면을 참조하여 본 발명을 보다 상세하게 설명한다.

도 2A 내지 도 2D는 본 실시예를 설명하기 위한 공정도이다.

우선 도 2A에 도시된 바와 같이 웨이퍼(21)의 소정위치에 필드산화막(22)을 형성하고 그위에 고전압영역(H) 바람직한 게이트절연막의 유전율을 고려한 소정의 두께로 질화막(Si₃N₄)(23)을 형성한다.

다음으로 도 2B에 도시된 바와 같이 고전압영역(H)에 포토리지스트(24)를 형성한 후 저전압영역(L)의 질화막(23)을 건식식각과 같은 등방성식각으로 식각하여 제거한다. 그후 도 2C에 도시된 바와 같이 포토리지스트(24)를 제거한다.

그후 산화막(25)을 저전압영역(L)의 유전율을 고려한 소정의 두께로 형성한다. 이때, 질화막(23)상에는 산화막이 형성되지 않는다.

다음으로 도 3을 참조하여 본 실시예를 설명한다.

상기 도 2A 내지 도 2D에 도시되고 설명한 바에 의하면, 웨이퍼(21)와 질화막(23)은 직접적으로 접합되어 있다. 그러나 많은 경우, 실리콘 웨이퍼(21)와 질화막(23)의 접합계면에 트랩이 형성될 수 있다.

이를 방지하기 위해 도 3에 도시된 바와 같이, 질화막(34) 형성전에 완충층으로서 산화박막(33)을 형성하는 공정을 추가할 수 있다. 산화박막(33)을 형성하는 공정에서 도 3에 도시된 바와 같이, 버즈비크(300)가 형성될 수 있으나, 산화박막(33)의 얇은 두께와, 형성되는 위치가 필드옥사이드(32) 상부라는 점에서 무시할 수 있다.

이상에서와 같이, 본 발명에 의하면 듀얼 게이트절연막 형성시 질화막을 이용함으로써, 고전압영역 게이트절연막의 2차에 걸친 산화막 형성공정을 배제하여 게이트 절연막의 특성저하를 방지할 수 있다.

또한 고전압영역의 게이트절연막 형성공정이 단순화되기 때문에, 게이트절연막의 유전율 조절이 용이하다. 따라서, 게이트절연막의 신뢰도가 향상된다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims

고전압영역과 저전압영역이 정의되고, 상기 고전압영역과 저전압 영역을 전기적으로 격리하는 필드옥사이드가 형성된 웨이퍼를 제공하는 단계;

상기 고전압영역에 질화막(Si₃O₄)으로 형성된 소정의 유전율을 갖는 게이트절연막과, 상기 저전압영역에 산화막으로 형성된 소정의 유전율을 갖는 게이트절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.
제1항에 있어서, 상기 고전압영역에 질화막(Si₃O₄)으로 형성된 소정의 유전율을 갖는 게이트절연막과, 상기 저전압영역에 산화막으로 형성된 소정의 유전율을 갖는 게이트절연막을 형성하는 단계는,

고전압영역의 소정의 유전율을 고려한 두께의 질화막을 고전압영역에 형성하는 공정;

상기 저전압영역에서 질화막을 제거하는 공정; 및

저전압영역의 소정의 유전율을 고려한 두께의 산화막을 저전압영역에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.
제2항에 있어서, 상기 저전압영역의 질화막을 제거하는 공정은,

상기 질화막에 포토리지스트를 마스킹하는 스텝;

상기 웨이퍼에 등방성식각을 하여 저전압영역의 질화막을 제거하는 스텝; 및

상기 포토리지스트를 제거하는 스텝을 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.
제1항 또는 제2항에 있어서, 상기 고전압영역의 게이트절연막의 유전율은 저전압영역의 게이트절연막의 유전율보다 상대적으로 큰 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.
제1항에 있어서, 상기 고전압영역에 질화막(Si₃O₄)으로 형성된 소정의 유전율을 갖는 게이트절연막과, 상기 저전압영역에 산화막으로 형성된 소정의 유전율을 갖는 게이트절연막을 형성하는 단계 이전에, 고전압영역에 소정두께의 산화박막을 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.
제5항에 있어서, 상기 산화박막은 상기 질화막과 상기 웨이퍼의 접합계면에 트랩의 발생을 방지하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.
고전압영역과 저전압영역이 정의된 반도체 소자의 듀얼 게이트절연막에 있어서,

상기 고전압영역에 질화막(Si₃O₄)으로 형성된 소정의 유전율을 갖는 게이트절연막이 형성되고;

상기 저전압영역에 산화막으로 형성된 소정의 유전율을 갖는 게이트절연막이 형성된 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막.
제7항에 있어서, 상기 고전압영역의 게이터절연막의 유전율은 저전압영역의 게이트절연막의 유전율보다 상대적으로 큰 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막.
제7항에 있어서, 상기 고전압영역의 게이트절연막과 웨이퍼 사이에 산화박막이 형성된 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막.
제9항에 있어서, 상기 산화박막은 고전압영역의 게이트절연막과 웨이퍼의 접합계면에 트랩이 형성되는 것을 방지하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막.