KR20030050179A - 듀얼 게이트 산화막의 형성 방법 - Google Patents
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Abstract
본 발명은 듀얼(Dual) 게이트 산화막의 형성 방법에 관한 것으로, 특히 고 신뢰성이 요구되는 영역의 열 산화막 성장 공정과 고 스피드(Speed)가 요구되는 영역의 고 유전율의 Ta2O5층 형성 공정에 의해 듀얼 게이트 산화막을 형성하므로, 서로 다른 유전율을 지닌 게이트 절연막을 형성하여 종래의 산화막으로만 형성된 듀얼 게이트 산화막의 터널링(Tunneling) 현상을 방지하고 두께에 대한 한계를 극복하여 소자의 특성, 속도 및 신뢰성을 증가시키는 특징이 있다.
Description
본 발명은 듀얼(Dual) 게이트 산화막의 형성 방법에 관한 것으로, 특히 고 신뢰성이 요구되는 영역의 열 산화막 성장 공정과 고 스피드(Speed)가 요구되는 영역의 고 유전율의 Ta2O5층 형성 공정에 의해 듀얼 게이트 산화막을 형성하여 소자의 특성, 속도 및 신뢰성을 증가시키는 듀얼 게이트 산화막의 형성 방법에 관한 것이다.
듀얼 게이트 산화막 공정은 동일 웨이퍼 내에서 두께가 서로 다른 두 가지 종류의 게이트 산화막을 형성하는 공정으로서, 빠른 동작을 요구하는 코아(Core) 칩 부분과 신뢰성이 중요시되는 입/출력 블록(Block)으로 구성되는 회로 소자에서 일반적으로 사용하는 공정이다.
도 1a 내지 도 1c는 종래 기술에 따른 듀얼 게이트 산화막의 형성 방법을 도시한 단면도로서,“Ⅰ”는 고 신뢰성이 요구되는 영역인 제 1 영역을 도시한 것이고,“Ⅱ”는 고 스피드가 요구되는 영역인 제 2 영역을 도시한 것이다.
도 1a에서와 같이, 열산화 공정으로 반도체 기판(11)상에 제 1 게이트 산화막(13)을 성장시킨다.
도 1b에서와 같이, 상기 제 1 게이트 산화막(13) 상에 감광막을 도포한다.
그리고, 상기 감광막을 상기 제 1 영역(Ⅰ)에만 남도록 선택적으로 노광 및 현상하여 감광막 패턴(15)을 형성한다.
이어, 상기 감광막 패턴(15)을 마스크로 상기 제 2 영역(Ⅱ)의 제 1 게이트 산화막(13)을 식각한다.
도 1c에서와 같이, 상기 감광막 패턴(15)을 제거한 다음, 열산화 공정으로 상기 반도체 기판(11)과 제 1 게이트 산화막(13) 상에 제 2 게이트 산화막(17)을성장시킨다.
그러나 종래의 듀얼 게이트 산화막의 형성 방법은 열 산화막의 두께를 다르게 하여 듀얼 게이트 산화막을 형성하므로, 소자의 고집적화로 상기 열 산화막의 두께가 얇아지기 때문에 상기 열 산화막을 안정적으로 성장시킬 수 있는 두께에 한계가 있고 전기적으로 상기 40Å 이하 두께의 열 산화막은 터널링(Tunneling)을 일으켜 게이트 절연막으로써의 역할을 할 수 없으므로 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 고 신뢰성이 요구되는 영역의 열 산화막 성장 공정과 고 스피드가 요구되는 영역의 고 유전율의 Ta2O5층 형성 공정에 의해 듀얼 게이트 산화막을 형성하므로, 종래의 산화막으로만 형성된 듀얼 게이트 산화막의 터널링 현상을 방지하고 두께에 대한 한계를 극복하는 듀얼 게이트 산화막의 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 듀얼 게이트 산화막의 형성 방법을 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 듀얼 게이트 산화막의 형성 방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31 : 반도체 기판13 : 제 1 게이트 산화막
15, 37 : 감광막 패턴17 : 제 2 게이트 산화막
33 : 질화막35 : Ta2O5층
39 : 산화막
이상의 목적을 달성하기 위한 본 발명은 고 신뢰성이 요구되는 제 1 영역과 고 스피드가 요구되는 제 2 영역이 각각 정의된 기판 상에 질화막을 형성하는 단계, 상기 질화막 상에 유전율이 산화막 이상인 유전막을 형성하는 단계, 상기 제 2 영역의 유전막과 질화막을 식각하는 단계 및 상기 제 2 영역의 반도체 기판 상에 산화막을 성장시키는 단계를 포함하는 듀얼 게이트 산화막의 형성 방법을 제공하는것과,
상기 유전막을 Ta2O5층으로 형성하는 것과,
상기 Ta2O5층을 H3PO4와 HF의 혼합액을 사용한 습식 식각 공정으로 식각하는 것을 특징으로 한다.
본 발명의 원리는 트랜지스터의 드레인 전류(Ids)와 비례하는 게이트 절연막의 캐패시턴스(Capacitance)(Cox)는 상기 게이트 절연막의 유전율과 비례하기 때문에, 상기 게이트 절연막의 두께를 감소시키거나 유전 상수가 큰 게이트 절연막을 사용하므로 상기 Cox 값을 높여 트랜지스터의 속도를 높일 수 있기 때문에 고 신뢰성이 요구되는 영역에 열 산화막을 성장시키고 고 스피드가 요구되는 영역에 고 유전율의 Ta2O5층을 형성하여 듀얼 게이트 산화막을 형성하는 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 듀얼 게이트 산화막의 형성 방법을 도시한 단면도로서,“Ⅰ”는 고 신뢰성이 요구되는 영역인 제 1 영역을 도시한 것이고,“Ⅱ”는 고 스피드가 요구되는 영역인 제 2 영역을 도시한 것이다.
도 2a에서와 같이, 반도체 기판(31) 상에 질화막(33)을 형성한다. 이때, 후속 공정에 형성될 Ta2O5층이 산화막보다 누설 전류가 크기 때문에 상기 질화막(33)은 누설 전류를 감소시키는 역할을 한다.
그리고, 상기 질화막(33) 상에 Ta2O5층(35)을 형성한다. 이때, 상기Ta2O5층(35) 대신에 유전율이 산화막 이상인 다른 유전막으로 형성할 수도 있다.
도 2b에서와 같이, 상기 Ta2O5층(35) 상에 감광막을 도포한다.
그리고, 상기 감광막을 상기 제 1 영역(Ⅰ)에만 남도록 선택적으로 노광 및 현상하여 감광막 패턴(37)을 형성한다.
이어, 상기 감광막 패턴(37)을 마스크로 상기 제 2 영역(Ⅱ)의 Ta2O5층(35)과 질화막(33)을 식각한다. 이때, H3PO4와 HF의 혼합액을 사용한 습식 식각 공정으로 상기 Ta2O5층(35)을 식각한다.
도 2c에서와 같이, 상기 감광막 패턴(37)을 제거한 다음, 세정 공정을 실시한다.
그리고, 열산화 공정으로 상기 제 2 영역(Ⅱ)의 반도체 기판(31) 상에 산화막(39)을 성장시킨다. 이때, 상기 산화막(39)의 성장 공정 시 상기 Ta2O5층(35)의 막질이 치밀하게 되어 상기 Ta2O5층(35)에 의한 누설 전류가 감소된다.
여기서, 상기 제 1 영역(Ⅰ)에는 상기 질화막(33)/Ta2O5층(35)/산화막(39)의 적층 구조의 게이트 절연막이 형성되고, 상기 제 2 영역(Ⅱ)에는 상기 산화막(39)의 게이트 절연막이 형성된다.
본 발명의 듀얼 게이트 산화막의 형성 방법은 고 신뢰성이 요구되는 영역의열 산화막 성장 공정과 고 스피드가 요구되는 영역의 고 유전율의 Ta2O5층 형성 공정에 의해 듀얼 게이트 산화막을 형성하므로, 서로 다른 유전율을 지닌 게이트 절연막을 형성하여 종래의 산화막으로만 형성된 듀얼 게이트 산화막의 터널링 현상을 방지하고 두께에 대한 한계를 극복하여 소자의 특성, 속도 및 신뢰성을 증가시키는 효과가 있다.
Claims (3)
- 고 신뢰성이 요구되는 제 1 영역과 고 스피드가 요구되는 제 2 영역이 각각 정의된 기판 상에 질화막을 형성하는 단계;상기 질화막 상에 유전율이 산화막 이상인 유전막을 형성하는 단계;상기 제 2 영역의 유전막과 질화막을 식각하는 단계;상기 제 2 영역의 반도체 기판 상에 산화막을 성장시키는 단계를 포함하는 듀얼 게이트 산화막의 형성 방법.
- 제 1 항에 있어서,상기 유전막을 Ta2O5층으로 형성함을 특징으로 하는 듀얼 게이트 산화막의 형성 방법.
- 제 2 항에 있어서,상기 Ta2O5층을 H3PO4와 HF의 혼합액을 사용한 습식 식각 공정으로 식각함을 특징으로 하는 듀얼 게이트 산화막의 형성 방법.
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Cited By (3)
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|---|---|---|---|---|
| KR100408001B1 (ko) * | 2001-12-28 | 2003-12-01 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 절연막 형성 방법 |
| KR100505893B1 (ko) * | 2003-06-27 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7910421B2 (en) | 2007-06-08 | 2011-03-22 | Samsung Electronics Co., Ltd. | Methods of forming devices including different gate insulating layers on PMOS/NMOS regions |
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2001
- 2001-12-18 KR KR1020010080578A patent/KR20030050179A/ko not_active Application Discontinuation
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| KR100408001B1 (ko) * | 2001-12-28 | 2003-12-01 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 절연막 형성 방법 |
| KR100505893B1 (ko) * | 2003-06-27 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7910421B2 (en) | 2007-06-08 | 2011-03-22 | Samsung Electronics Co., Ltd. | Methods of forming devices including different gate insulating layers on PMOS/NMOS regions |
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